KR950009793B1 - 반도체 장치 - Google Patents

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순페이 야마자끼
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Abstract

내용 없음.

Description

반도체 장치
제1a도는 선행기술의 반도체 메모리의 기억소자를 도시한 단면도.
제1b도는 제1a도에 도시된 기억소자의 등가회로를 도시한 회로도.
제2a도~제2e도는 본 발명의 제1실시형태에 따라 수직 채널 전계효과 트랜지스터의 제조방법을 도시한 단면 및 평면도.
제2f도는 본 발명에 따른 수직채널 전계효과 트랜지스터를 이용한 인버터(inverter)를 도시한 평면도.
제3a도와 제3b도는 본 발명의 제2실시형태에 따른 수직 채널 전계효과 트랜지스터를 보인 단면 및 평면도.
제3c도는 제3a도와 제3b도에 도시된 구조의 등가회로를 도시한 회로도.
제4a도 내지 제4d도는 본 발명의 제3실시형태에 따른 수직 채널 전계효과 트랜지스터의 제조방법을 도시한 단면도.
제4e도는 본 발명의 제3실시형태에 따른 수직 채널 전계효과 트랜지스터를 도시한 평면도.
제5a도와 제5b도는 본 발명의 제4, 제5실시형태에 따른 수직 채널 전계효과 트랜지스터를 도시한 단면도.
제5c도는 제5a도와 제5b도에 도시된 기억소자의 등가회로를 도시한 회로도.
제6a도 내지 제6d도는 본 발명의 제6실시형태에 따른 수직채널 전계효과 트랜지스터의 제조방법을 도시한 단면도.
제6e도는 본 발명의 제6실시형태에 따른 소자의 등가회로를 도시한 회로도.
제7a도와 제7b도는 본 발명의 제7, 제8실시형태에 따른 수직채널 전계효과 트랜지스터를 도시한 단면도.
제7c도는 제7a도와 제7b도에 도시된 소자의 등가회로를 도시한 회로도.
본 발명은 반도체장치와 그 제조 방법에 관한 것으로서, 특히 16메가(M) 비트~16기가(G)비트의 범위인 ULSI의 패킹(packing)밀도에 알맞는 개선기술에 관한 것이다.
커패시턴스와 관련이 있는 엠아이에스(MIS)전계효과 트랜지스터의 실시형태가 반도체 메모리장치의 한개의 비트 기억소자를 형성하기 위해 제1a도에서 도시된다. 반도체기판(1)의 다수의 활성영역으로 전계 절연막(3)에 의해 분할되며, 구중 하나만이 도면에 도시된다.
기판(1)의 활성영역내 형성된 FET(10)는 오믹접촉(ohmic contact)의 형성을 촉진시키기 위해 강하게 도핑된 불순물영역(14)(15)의 측면에 각각 접한 약하게 도핑된 소오스 및 드레인 영역(4)(5), 및 절연막(2)의 수단에 의해 소오승(4)와 드레인여(5) 사이에 위치된 채널영역으로부터 절연된 게이트전극(18)을 포함한다. 커패시터(20)는 제1전극으로서 기능하는 불순물 반도체 영역(21)과 간접절연막(22)에 의해 제1전극(21)으로부터 절연된 제2전극으로서 기능하는 폴리실리콘막(23)을 포함한다. 도면에서 부호 38과, 38'는 그런 이중구조에서 소오스영역(4)과 드레인 영역(5)의 형성 목적으로 제공된 어깨부(38)(38')를 가리킨다. 이런 구조의 상용회로도가 제1b도에 도시되며, 그것은 1Tr/cell DRAM의 단위인 메모리셀(unit memory cell)을 구성한다.
이런 선행기술의 단위구조가 일차원 결합구조에서 구성되기 때문에, 집적화의 패킹(packing)밀도를 제한하게 된다. 더 단순하고 효과적인 구조가 패킹밀도의 증가를 위해 요구된다.
본 발명의 목적은 높은 패킹 밀도를 갖는 VLSI를 구성하는데 적당한 게이트 절연형 전계효과 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 그런 게이트절연형 전계효과 트랜지스터를 이용한 반도체 장치를 제공하는데 있다.
이후 본 발명의 다른 목적, 잇점 및 독특한 특징들이 설명될 것이며, 이후 설명되는 실시형태로 본 발명의 기술분야에 정통한 전문가라면 일부는 명백히 알 것이고 또는 본 발명의 실시에 의하여 체득하게 될 것이다. 본 발명의 목적과 잇점은 첨부된 청구범위에서 특별히 한정한 구성과 조합에 의하여 달성되고 또는 실현될 수 있다.
상기 언급된 목적이나 다른 목적을 달성하기 위하여, 엘레베이션이 반도체 기판상에 형성되고 한쌍의 삼각 또는 직각 게이트 전극에 의해 측면에 위치하게 되어 한쌍의 수직­측면형 전계효과 트랜지스터를 구성한다.
트랜지스터의 채널 영역은 한쌍의 게이트 전극의 장점에 의해 수직방향으로 엘레베이션(elevation)의 대향측표면상에 형성되는 반면, 드레인과 소오스영역은 엘레베이션의 상부표면, 및 측방향으로 엘레베이션에 바로 인접하여 위치된 기판의 주요 표면상에 형성된다.
본 발명의 실시형태에 따르면 직각 평행육면체(rectangular parallepiped)의 단결정성 엘레베이션이 엘레베이션으로서 이용되고 대향측표면의 배향은(100)면 또는 결정성 구조인 평행육면체 엘레베이션의 등가면이 되도록 선택된다. 이런 선택은 실리콘원자의 공유결합에 의해 야기된 양전하 발생에 기인한 계면상태의 형성을 감소시킨다. 그에 직각인 다른 반대 측표면의 배향이 (100)면 또는 결정성 구조인 평행육면체 엘레베이션의 등가면이 되도록 또한 선택되어 기생채널의 형성이 방지된다. 0.1~0.5㎛ 평방의 차수의 콘택트 홀(contact hole)은 수평면에 제공된 소오스 또는 드레인 영역위로 쉽게 개방될 수 있다. 그런 작은 구멍(hole)의 형성은 엘레베이션의 수직면에 형성된 소오스 및 드레인 영역의 경우 매우 어렵다. 채널 영역은 게이트전극의 바닥 바로 아래 기판의 주요표면까지 약간 연장된다.
소오스 및 드레인 영역은 측방향 또는 수직방향으로 마스크로서의 게이트전극을 이용한 이온주입에 의해 전형적으로 형성된다. 이런 구조에 의해, 한개의 트랜지스터는 주파수 응답 속도 1~10GHz를 갖는 16메가비트~16기가비트 ULSI가 전자빔 프로세스 없이 제조될 수 있도록 채널길이가 0.03㎛~1㎛ 범위로 간소되어 1㎛평방~10㎛평방의 면적내에 형성될 수 있다.
바람직하게, 드레인 및 소오스 영역은 각각이 약하게 도핑된 영역과 강하게 도핑된 영역을 포함하는 이중구조(보통 LDD 구조라 불림)로 각각 형성된다. 게이트 전극의 단부는 채널영역의 단부에 위치 하거나 또는 인접한 약하게 도핑된 영역에 약간 연장하지만, 게이트 전극의 오프셋(offset) 구조의 형성을 피하고 제작을 쉽게 하기위해 약하게 도핑된 영역까지는 도달하지 않는다.
발명의 제1 우선된 실시형태를 도시한 2a도~제2d도에 따르면, n­채널 엠 아이 에스 전계효과 트랜지스터(MISFET)를 위한 제조 방법이 언급될 것이다. 제2d도는 제2e도의 A­A'선을 따른 단면도에서 한쌍의 완성된 전계효과 트랜지스터를 보여준다.
10~500Ωcm의 단결정성 P형 실리콘 반도체가 기판(1)으로서 이용된다. 기판의 배향(orientation) 및 입방체 작업은 기판의 주요표면이 결정성 구조의(001) 면에 평행하도록 실행되어야 한다. 주요표면과 (001) 면사이의 허용 가능한 각도변위는 실제로 10°이내이다.
포토레지스트(32)는 기판(1)상에 포토마스크 ①를 이용함으로써 형성된다. 기판(1)의 표면부는 엘레베이션(35)을 남기기 위해 마스크로서 포토레지스트(32)를 갖는 에칭에 의해 부분적으로 제거된다. 엘레베이션은 (100), (010) 면에 평행한 측표면을 갖는 평행육면체이고, 90°에서 엘레베이션의 상부부표면의 에지(edge)로 부터 하향으로 예리하게 연장된다. 이런 이유로, 에칭은 이방성으로 실행되야 한다. 엘레베이션의 높이는 0.5~4㎛이고, 예를 들면 1.5㎛이다.
결정성구조의 이런 배향에 의해 측표면의 고정 전하 밀도는 (011),(101) 또는 (111)면과 같은 다른 결정성 면의 50%까지 감소될 수 있다. 엘레베이션(35)이 형성된 기판(1)은 약 0.1㎛ 두께의 질화실리콘 막(33)으로 피복된다.
질화 실리콘막(33)은 산화분위기의 효과로 부터 기저 표면을 마스킹 할 수 있는 다결정성 실리콘막 및 질화실리콘막을 포함하는 라미네이트 막 또는 산화실리콘막 같은 다른 적당한 막으로 대체될 수 있다.
질화 실리콘막(33)은 제2a도에 도시된 대로 제2포토마스크 ②의 수단에 의해 패터닝 된다. 질화실리콘막이 제거된 표면영역을 채널절단을 위한 P형 불순물로 도핑한 후, 0.5~2㎛ 두께의 전계절연막(3)은 그들사이에서 활성면적을 규정하도록 매몰된다. 질화 실리콘막(33)은 제거되고 산화실리콘막(2)이 대신 형성된다.
비소 또는 인이 3000Å~1㎛, 예를 들면 5000Å의 깊이까지 수직방향으로 이온 주입에 의해 기판에 주입된다. 도핑은 n-형 약하게 도핑된 소오스 및 드레인(5)(5') 및 (4)을 형성하도록, 예를들면 3×1016~5×1018cm-3과 같은 비교적 낮은 밀도에서 수행된다.
그 다음, 붕소 또는 붕소와 비소의 이온 주입이 화살표 29,29'에 의해 표시된 것처럼 수평 또는 경사진 방향으로 소오스 영역(5)(5')과 드레인 영역(4) 사이의 대향 측표면에 적당한 마스크를 가지고 수행된다.
이런 이온주입은 제2a도에서 화살표(29)(29')에 의해 표시된 것처럼 소오스 영역(5)(5')와 드레인 영역(4)의 형성전에 실행된다. 또한 응용에 따라 이온 주입은 측표면중 하나에 대해서만 실행될 수있다.
게다가, 이온주입은 매몰된 채널을 형성하도록 다른 불순물로 두번 실행 될 수 있다. 이온주입의 불순물밀도(도즈 량)는 요구된 역치전압을 갖는 채널영역을 형성하도록 선택되어야 한다.
증가 모드(enhancement mode)를 위해, 역치전압은 평상시­오프(normally off)구조를 얻도록 ＋0.1V와 ＋1.0V사이, 예를 들면 ＋0.5V에서 선택된다.
축소모드(depression mode)를 위해, 역치전압은 평상시­온(normally on)구조를 얻도록 －0.1과 －1.0V사이 예를 들면 －0.5에서 선택된다.
물론 전압부호는 P채널 구조의 경우에 반전된다.
제2e도에서 참조번호 36과 36'에 의해 표시된 것 처럼, 다른 측표면은 드레인과 소오스영역사이를 흐르는 누설전류를 허용하는 기생채널을 형성하는 경향이 있다. 붕소 또는 붕소와 비소의 이온 주입이 이런 채널을 절단하기 위해 이들 측표면에 수행된다.
도핑밀도는 기판(1)의 밀도와 소오스 및 드레인 영역의 밀도사이에서 예를들면 1×1018cm-3~2×1018cm-3범위에서 선택된다. 기판과 절연막(33) 또는 (2)이 이온 주입에 의해 손상되기 때문에, 전체 구조는 단결정성이 되도록 기판(1)과 엘레베이션(35)을 만들기 위해 강한 빛 또는 고온에서 어닐링된다.
산화 실리콘막(2)은 제거되고, 다음에 100~500Å의 두께를 갖는 산화실리콘막, 질화실리콘막, 산화탄탈막 또는 그것의 다층막을 산화 실리콘막(2) 대신에 형성할 수 있다.
콘택트홀은 포토마스크 ③를 이용하여 산화실리콘막(2)에서 개방된다. 잔여 산화실리콘막을 세척한 후에, n형 실리콘 반도체막(7)이 0.5 내지 2.5㎛의 두께까지 저압 CVD에 의해 증착된다.
반도체막(7)은, 예를 들면 토오코 오카 코쿄 주식회사에 의해 제조된 OMR­83으로 만들어진 포토레지스트막으로 피복되고 다음에 소오스 영역(5)(5')과 접촉하는 소오스 전극(12) 및 (12')이 되도록 마스크 커버링 영역을 남기기 위해 패터닝 된다. 이런 포토레지스트 패턴④으로, 반도체막(7)은 이방성 에칭을 받게 된다. 이방성 에칭은 실제로 측면 및 테이퍼 에칭이 전혀 없이 실행되어야 한다. 예를 들면, 이방성 에칭은 바이아스 전압이 인가된 기판(1)에서 수직 방향으로 반도체 막(7)을 위해 NF3또는 CF4와 같은 부식가스의 화학적 활성화로 발생된 플르오르 플라즈마를 마이크로파 에너지(2.45GHz)로 샤워함으로써 0.1~0.001 Torr, 전형적으로 0.005~0.01 Torr의 진공에서 실행된 저온에칭이다.
더우기 다른 측표면(36)(36')상에 형성된 잔여 반도체막(7)의 부분은 포토마스크 ⑤를 이용한 에칭에 의해 제거된다. 결과로서, 직각 또는 거의 삼각인 게이트전극(18)(18')은 제2f도에 도시된 바와 같이 게이트전극(18)(18')에 통합적으로 연결된 확장리드(38)(38')와 함께 엘레베이션(35)의 측표면에서 형성된다. 에칭은 이후에 제거된 포토마스크 ④의 장점에 의해 접촉(11)(11')에서 소오스영역(5)(5')에 연결된 소오스전극(12)(12')을 동시에 남긴다.
이런 경우에 있어서, 게이트전극(18)(18')의 폭은 반도체막(7)의 두께에 의해 그리고 포토리소그래피 보다는 오히려 에칭의 이방성 효과에 의해 결정된다. 그것의 하부단부에서 게이트전극(18)(18')의 폭은 0.1~1.0㎛이고 확장리드(38)(38')의 폭은 다른 회로와 연결될 수 있는 1~10㎛이다.
게이트전극(18)(18')의 형성과정에 있어서, n형 반도체막(7)은 1×1020cm-3~1×1021cm-3에서 인으로 도핑된다. 도핑은 막(7)이 도판트가스를 이용함으로써 증착되는 때에 확산에 의한 이방성 에칭후에 수행될 수 있다.
교대로, 반도체막은 금속 또는 금속간 화합물막 또는 P형 또는 n형 반도체층 및 금속층 또는 Mo, W, MoSi2와 WSi2와 같은 금속성 화합물층의 이중막으로 대체될 수 있다. 결국, 강하게 도핑된 영역(14)(15)(15')이 오믹 접촉의 형성을 촉진시키기 위해 1×1019~1×1021cm-3의 밀도까지 30~150Kev에서 비소의 이온주입에 의해 소오스와 드레인영역내에서 형성된다. 강하게 도핑된 영역(15)(15')의 단부(47)와 게이트전극(18)(18')의 단부는 각각 자기 정합된다.
결과로서, 0.1~1㎛ 채널길이를 갖는 한쌍의 소위 수직­및 ­측면형 MISFET가 LDD 구조로 형성된다. 전계효과 트랜지스터(10)는 다른 전계효과 트랜지스터(10')가 제2e도에 도시된 것처럼 구조에 있어서 부하(loader)로서 기능하는 동안 구동기(driver)로서 기능한다.
다층회로는 필요하다면 구조위에 층간 절연막을 증착하여 패터닝하고 포토리소그래피에 의해 절연막 위에 금속 막을 증착하여 패터닝함으로써 형성될 수 있다. 인버터는 아래 과정을 제외하고는 제1실시형태와 같은 방법으로 구성될 수 있다.
제2b도의 단계에 있어서, 이온주입은 트랜지스터(10)가 증가모드를 작동시키고 트랜지스터(10')가 축소모드를 작동시키도록 다른 도즈량으로 실행된다. 제2c도의 단계에 있어서, 잔여 반도체막의 에칭은 제2f도시된 것처럼 연결된 게이트 전극을 형성하기 위해서 포토마스크 ⑤ 및 ⑧을 이용함으로써 실행된다. 이런 공정에 따라, 인버터는 입력단자로서의 단축된 게이트전극 및 츨력단자로서의 드레인전극(14)으로 형성된다. 또한, 콤플리멘터리 MOS FET는 상기 언급된 n 채널 전계효과 트랜지스에 인접한 P형 채널 전계효과 트랜지스터를 형성하고 그것을 결합시킴으로써 LSI 또는 VLSI 구조에서 형성된다. P채널 전계효과 트랜지스터(FET)는 전도성 형태를 제외하고는 동일 방법으로 형성된다.
발명의 제2실시형태를 도시한 제3a~제3c도를 참조하여, 한쌍의 n채널 MIS FET에 대해 언급할 것이다. 제3a도는 제3b도의 A­A'선을 따른 단면도에서의 한쌍의 전계효과 트랜지스터를 나타낸다.
FET의 제조를 위한 대부분의 공정은 다음을 제외하고는 제2a도~제2e도에 도시된 FET의 제조공정과 동일하여 중복설명은 생략될 것이다.
FET의 채널 영역은 각각이 P형 영역(56)(56'), n형 또는 p－형 영역(46)(46') 및 n형 영역(6)(6')을 포함하는 삼중층 매몰구조로 형성된다. 채널영역은 적당한 도즈량을 갖는 이온주입을 적당한 가속전압에서 경사진 또는 측면 방향으로 반복함으로써 형성된다. 표면으로 부터 분리형성된 그런 매몰 채널들은 핫 캐리어(hot carrier)의 발생을 방지하는 기능을 갖는다. 이온 주입동안, 다른 측표면(3b)(3b')이 포토레지스트에 의해 마스크되는 반면, 다른 측표면(36)(36')은 그 위의 기생 P채널의 형성을 피하기 위해 측표면(6)(6')을 덮는 마스크를 이용하여 붕소로 도핑된다.
제2실시형태에 따르면, 소오스 및 드레인 접촉(11)(11')(11″)은 폴리이미드(palyimide)로 제조된 층간절연막(17)에서 텅스텐을 개방된 콘택트 홀에서 선택적으로 성장시킴으로써 형성된다.
결국, 알루미늄 리드(12)(12')(24)는 대응 접촉(11)(11')(11″) 각각과 전기적으로 접촉하는 소오스와 드레인 전극으로서 절연막(17) 상에 형성된다. 제3전극패턴이 필요하다면 제2층간 절연막을 통해 알루미늄리드상에 부가하여 형성될 수 있다.
이런 경우에 있어서, 게이트 전극(38')과 리드(12')는 등가회로도가 제3c도에 도시된 것처럼 도시되도록 연결되지 않는다.
리드(12)(12')에 커패시터를 단독으로 연결함으로써, 1Tr/cell의 한쌍의 스택형(stack­type) 메모리 셀이 구성된다. 그런 커패시턴스는 엘레베이션(35)위의 유전막을 통해 구조위에 형성되고 전계절연막(3)까지 연장한다.
발명의 제3 우선 실시형태를 도시한 다음의 제4a도~제4e도를 참조하면, n채널 MIS FET의 제조방법이 설명될 것이다. 제4d도는 제4e도의 A­A'선에 따른 단면도에서 한 쌍의 완성된 전계효과 트랜지스터를 도시한다.
10~500Ωcm의 단결정성 P형 실리콘 반도체가 기판(1)으로서 사용된다. 기판의 배향 및 입방체 작업은 그의 주요 표면이 결정성 구조의 (100)면에 평행하도록 실행되어야 한다. 주요 표면과 (100)면 사이의 허용가능한 각도변위는 실제로 ±10°이내이다. 포토레지스트는 기판(1)상에 포토마스크를 이용함으로써 형성된다. 기판(1)의 표면부는 엘레베이션(35)을 남기기 위해 마스크로서 포토레지스트를 갖는 에칭에 의해 부분적으로 제거된다. 엘레베이션(100) 및 (010)면에 평행한 측표면을 갖고 90°에서 그의 상부표면의 에지로부터 하향으로 예리하게 연장하는 평행육면체이다.
이런 이유로, 에칭은 이방성으로 실행되어야 한다. 엘레베이션의 높이는 0.5~4㎛이고, 예를 들면 1.5㎛이다.
엘레베이션(35)이 형성된 기판(1)은 약 0.1㎛ 두께의 질화실리콘막(33)으로 피복된다. 질화실리콘막(33)은 산화분위기의 효과로 부터 기저 표면을 마스킹 할 수 있는 산화실리콘막 또는 다결정성 실리콘막과 질화실리콘막을 포함하는 라미네이트막 같은 다른 적당한 막으로 대체될 수 있다.
질화 실리콘막(33)은 제4a도에 도시된 제2포토마스크 ②의 수단에 의해 패터닝 된다. 질화 실리콘막이 제거된 표면영역을 채널 절단을 위한 P형 불순물로 도장한 후에, 0.5~2㎛ 두께의 전계절연막(3)이 그것사이의 활성면적을 규정하도록 메몰된다. 질화실리콘막(33)은 제거되고 산화실리콘막(2)이 대신 형성된다.
그런다음, 붕소 또는 붕소와 비소의 이온주입은 화살표 29,29'로 표시된 것처럼 수평 또는 경사진 방향으로 적어도 대향 측표면(6)(6')에 수행된다. 이 이온주입은 반도체막(7)의 다음 형성 후에 실행 될 수 있다. 또한, 이온주입은 응용에 따라 측표면중 하나에 대해서만 실행될 수 있다. 게다가, 이온주입은 매몰 채널을 형성하도록 다른 불순물로 두번, 또는 세번 실행될 수 있다.
이온주입의 불순물 밀도(도즈량)는 요구된 역치전압을 갖도록 채널 영역을 형성하기 위해 선택되어야 한다. 증가 모드를 위해 역치전압은 평상시­오프 구조를 얻도록 ＋0.1V와 ＋1.0V 사이에서 선택되며, 예를 들면 ＋0.5V이다. 축소모드를 위해, 역치전압은 평상시­온 구조를 얻도록 －0.1과 －1.0V사이에서 선택되며, 예를들면 －0.5이다. 물론 전압부호는 P채널 구조의 경우에 반전된다. 제4e도에서 참조번호 36과 36'에 의해 표시된 다른 측표면은 드레인과 소오스영역 사이를 흐르는 누설전류를 허용하는 기생 채널을 형성하는 경향이 있다. 붕소 또는 붕소와 비소의 이온 주입이 이런 채널 절단하기 위해 이들 측표면에 수행된다. 도핑밀도는 기판(1)의 밀도와 소오스 드레인 영역의 밀도사이에서 선택되며, 예를들면 1×1018cm-3~2×1018cm-3범위에서 선택된다.
기판(1)과 절연막(33)(2)이 이온 주입에 의해 손상되기 때문에, 전체 구조는 강한 빛 또는 고온에서 어닐링되어 기판(1)과 엘레베이션(35)을 단결정성이 되게 한다.
콘택트홀은 포토마스크 ③의 이용으로 산화실리콘(2)에서 개방된다. 잔여산화실리콘막을 세척한 후에, n형 실리콘 반도체막(7)이 0.5~2.5㎛의 두께로 저압 CVD에 의해 증착된다. 반도체막(7)은, 예를들면 토오쿄 오카 코쿄 주식회사 OMR­83으로 제조된 포토레지스트막으로 피복되며, 다음에 소오스 영역(5)과 접촉하는 소오스전극(12)이 되도록 마스크 커버 영역을 남기기 위해 패터닝 된다. 이런 포토레지스트 패턴으로, 반도체막(7)은 이방성에칭을 받게 된다. 이방성에칭은 실제로 측면 및 테이퍼(taper) 에칭이 전혀 없이 수행되야만 한다. 예를들면, 이방성에칭은 바이아스 전압이 인가된 기판(1)에서 수직 방향으로 마이크로파 에너지(2.45GHz)에 의한 NF3또는 CF4와 같은 부식가스의 화학적 활성화에 의해 발생된 플로오르 플라즈마를 반도체막(7)상에 샤워(shower)함으로써 0.1~0.001 Torr, 전형적으로 0.005~0.01 Torr의 진공에서 실행되는 저온에칭이다.
더우기 다른 측표면(36)(36')에 형성된 잔여 반도체막(7)의 부분은 포토마스크 ⑤를 이용한 에칭에 의해 제거된다. 결과로서, 직각 또는 거의 삼각인 게이트전극(18)(18')은 제4e도에 도시된 바와 같이 게이트전극(18)(18')에 통합적으로 연결된 확장리드(38)(38')와 함께 엘레베이션(35)의 측표면에서 형성된다. 에칭은 이후에 제거된 포토마스크 ④의 장점에 의한 확장리드(38) 및 접촉(11)에서 소오스영역(5)에 연결된 소오스전극(12)을 동시에 남긴다.
이런 경우에 있어서, 게이트 전극(18)(18')의 폭은 반도체막(7)의 두께에 의해 그리고 포토리소그래피 보다는 오히려 에칭의 이방성효과에 의해 결정된다.
그의 하부단부에서의 게이트 전극(18)(18')의 폭은 0.1~1.0㎛이고, 확장리드(38)(38')의 폭은 다른 회로에 연결될 수 있는 1~10㎛이다.
게이트 전극(18)(18')의 형성과정에 있어서, n형 반도체막(7)은 1×1020cm-3~1×1021cm-3에서 인으로 도핑되었다. 에칭은 막(7)이 도판트 가스를 이용함으로써 증착되는 때와 같은 때에 확산에 의한 이방성 에칭후에 수행될 수 있다. 교대로, 반도체막은 금속층 또는 Mo, W, MoSi2와 WSi2와 같은 금속성 화합물층 및 P형 또는 n형 반도체층의 이중막 또는 금속 또는 금속간 화합물막으로 대체될 수 있다.
구조의 상부전체표면은 300~2000Å의 두께로 산화실리콘막(47)을 형성하도록 산화된다. 비소 또는 인은 30~100KeV의 가속전압으로 3000Å~1㎛, 예를 들면 500Å의 깊이까지 경사진방향으로, 예를들면 화살표37과 37'로 표시된 것처럼 ±30~±60°의 각으로 기판(1)의 법선에 관련하여 마스크로서 게이트 전극(18)(18')을 갖는 이온주입에 의해 기판에 주입된다.
도핑은 n-형 약하게 도핑된 소오스와 드레인 영역(5)(5') 및 (4)을 형성하도록 비교적 낮은 밀도, 예를들면 5×1014~5×1015cm-3에서 수행된다. 드레인 영역(4)은 측표면(6)(6')에서 종결되고 참조번호 44'에 의해 도시된 것처럼 게이트 전극(18)(18')의 상부단부(44)에 자기정합되며, 한쌍의 소오스 영역(5)(5')은 전극(18)(18')의 외부단부에 자기­정합된다. 드레인 영역(4)의 깊이는 표면(6)(6')으로 부터 일정 거리 떨어진 위치(44″)에서 증가된다. 소오스 영역(5)(5')는 참조번호 48″에 의해 표시된 것처럼 게이트전극(18)(18') 바로 아래의 기판의 안쪽으로 동일한 방법으로 연장된다. 내부확장(48″)(44″)은 이온주입의 경사각도에 의해 결정된다.
그 다음, 강하게 도핑된 영역(14)(15)(15')이 오믹 접촉의 형성을 촉진시키기 위해 1×1019~1×1021cm-3의 밀도로 30~150Kev에서 비소이온 주입에 의해 소오스와 드레인 영역내에서 형성된다. 강하게 도핑된 영역(15)(15')의 단부(46')와 게이트전극(18)(18')의 단부는 각각 자기 정합된다. 이들 강하게 도핑된 영역은 높은 가속전압에서의 작은 도즈량, 예를 들면, 최초100KcV에서 1×1014cm-2, 다음 50KeV에서 3×1014cm-2과 최종 30KeV에서 2×1014cm-2를 갖는 이온주입의 조건을 변화시킴으로써 약하게 도핑된 영역(4)(5)과 (5')와 동시에 형성될 수 있다.
구조는 0.1∼1.0㎛ 두께의 층간절연막(17)으로 구조위에 피복되고, 다음에 드레인과 소오스 영역(14)(15)(15')위에 콘택트홀을 개방시킨다. 드레인과 소오스전극(24)(12)(13)은 텅스텐의 선택적 성장에 의해 콘택트홀에서 형성된다. 결국, 드레인과 소오스전극(24'), (12'), (13')은 드레인과 소오스 영역과 접촉한 알루미늄으로부터 형성된다.
결과로서, 0.1~1㎛ 채널 길이를 갖는 한쌍의 소위 수직­및 ­측면형(vertical­and­Iateral)MIS 전계효과 트랜지스터는 LDD 구조로 형성된다. 전계효과 트랜지스터(10')는 다른 전계효과 트랜지스터(10)가 제4e도에 도시된 것처럼 구조에 있어서 부하로서 기능하는 동안 구동기로서 기능한다. 다층회로는 요구된다면 구조상에 층간 절연막을 증착하여 패터닝하고 포토리소그래피에 의해 절연막위에 금속막을 증착하여 패터닝함으로써 형성될 수 있다.
발명의 제4실시형태를 도시한 제5a도에 따르면, 한쌍의 n-채널 MIS 전계효과 트랜지스터에 대해 언급될 것이다.
제5a도는 단면에서의 한쌍의 전계효과 트랜지스터를 도시한다.
전계효과 트랜지스터 제조의 많은 단계들은 제4a도~제4e도에 도시된 전계효과 트랜지스터에 대한 단계와 동일하여 다음을 제외하고는 중복설명을 생략한다. 전계효과 트랜지스터의 쌍에는 제5c도에 도시된 것처럼 두 비트의 정보를 저장할 수 있는 한 단위의 1Tr/Cell 스택형 메모리를 구성하기 위해 한쌍의 커패시턴스가 각각 제공된다.
커패시턴스는 규화텅스텐으로 만들어진 제1전극(21)(21'), 유전막(22)(22') 및 알루미늄으로 만들어진 제2전극(23)(23')을 포함한다.
유전막(dielectreic film)은 산화탄탈, 산화티타늄, 질화실리콘과 티탄산바륨과 같은 고유전 상수를 갖는 물질로 만들어진다.
규화텅스텐 전극(21)(21')은 선택적 성장에 의해 성장된 텅스텐 접촉(13)(13')과 훌륭한 오믹 접촉을 이룰 수 있다.
기판(1)상에 많은 수의 그런 구조를 형성함으로써, 높은 패킹밀도를 갖는 스택 메모리장치가 워드라인으로서의 게이트(18)(18')와 비트라인으로서의 드레인(14)으로 구성된다.
발명의 제5실시형태를 도시한 제5b도에 따르면, 한쌍의 n채널 MIS 전계효과 트랜지스터에 대한 것이 언급될 것이다.
제5b는 단면에서의 전계효과 트래지스터쌍를 도시한다.
전계효과 트랜지스터 제조의 많은 단계들은 제4a도~제4e도에 도시된 전계효과 트랜지스터에 대한 단계와 동일하여 다음을 제외하고는 중복설명이 생략된다. 전계효과 트랜지스터의 쌍에는 제5c도에 도시된 것처럼 두 비트의 정보를 저장할 수 있는 한 단위의 1Tr/Cell 스택형 메모리를 구성하기 위해 한쌍의 커패시턴스가 각각 제공된다.
커패시턴스는 인으로 강하에 도핑된 실리콘반도체로 만들어진 0.1~1.0㎛ 두꺼운 제1전극(21)(21'), 유전막(22)(22') 및 금속 또는 반도체로 만들어진 제2전극(23)(23')으로 구성된다.
유전막은 100~500Å 두께의 산화탄탈, 산화티탄, 질화실리콘 또는 티탄산 바륨막으로 만들어진다. 실리콘 반도체 전극(21)(21')은 접촉(11)(11')에서 강하게 도핑된 소오스 영역(15)(15')과 직적 접촉하여 증착된다.
전계효과 트랜지스터의 채널영역은 붕소로 도핑된 P형 영역(46)(46')과 비소로 도핑된 n형 영역(6)(6')을 각각 포함하는 이중층 매몰 구조로 형성된다. 채널영역은 적당한 가속전압에서 경사진 또는 측면방향으로 적당한 종류의 도즈량을 갖는 이온주입을 반복함으로써 형성된다.
제3실시형태와 동일한 방법으로 0.1~1.0㎛ 두꺼운 층간절연막(17)에서 개방된 콘택트홀에서 텅스텐을 선택적으로 성정시켜 형성된 드레인 접촉(24)를 통해 영역(14)과 전기적으로 접촉하는 드레인 리드(24')가 드레인 영역(14)에 제공된다.
기판(1)상에 많은 수의 그런 구조를 형성함으로써, 높은 패킹밀도를 갖는 스택 메모리장치는 워드라인으로서의 게이트(18)(18')와 비트라인으로서의 드레인(14)으로 구성된다.
발명의 제6우선 실시형태를 도시한 제6a~제6d도에 따르면, n-채널 MIS 전계효과 트랜지스터의 제조방법에 대한 언급될 것이다. 제6e도는 제6a~제6d도에 도시된 소자의 등가회로를 보여주는 회로도이다. 10~500Ωcm의 단결정성 P형 실리콘 반도체는 기판(61)로서 이용된다. 기판의 배향 및 입방체 작업은 그의 주요표면이 결정성 구조의 (100)면에 평행하도록 실행되야 한다.
주요표면과 (100)면사이의 허용 가능한 각도 변위는 실제로 ±10°이내이다. 포토레지스트(92)는 기판(61)상에 포토마스크(81)를 이용함으로써 형성된다. 기판(61)의 표면부분은 엘레베이션(95)을 남기기 위해 마스크로서 포토레지스트(92)를 갖는 에칭에 의해 부분적으로 제거된다.
엘레베이션은 90°에서 그의 상부표면의 에지로부터 하향으로 예리하게 연장한다. 이런 이유로, 에칭은 이방성으로 실행되어야 한다. 엘레베이션의 높이는 0.5~4㎛이고, 예를 들면 1.5㎛이다.
엘레베이션(95)이 형성된 기판(61)은 약 0.1㎛ 두께의 질화실리콘막(93)으로 피복된다. 질화실리콘막(93)은 산화분위기의 효과로부터 아래표면을 마스킹 할 수 있는 다결정성 실리콘막과 질화실리콘막을 포함하는 라미네이트막 또는 산화실리콘막 같은 다른 적당한 막으로 대체될 수 있다. 질화실리콘막(93)은 제6a도에 도시된 제 2포토 마스크(82)의 수단에 의해 패터닝된다. 질화실리콘막이 제거된 표면영역을 채널 절단을 위한 P형 불순물로 도핑한 후, 0.5~2㎛ 두께의 전계절연막(63)은 그것 사이의 활성면적을 규정하도록 매몰된다. 질화 실리콘막(93)은 제거되고 산화실리콘막(62)이 대신 형성된다.
비소 또는 인이 3000Å~1㎛, 예를 들어 5000Å의 깊이까지 수직방향으로의 이온 주입에 의해 기판에 도입된다. 도핑은 n형 약하게 도핑된 소오스 및 드레인(65)(65'), (64')을 형성하도록 예를들면 3×1016~5×1013cm-3과 같은 비교적 낮은 밀도에서 수행된다. 그 다음, 붕소의 이온 주입은 적당한 마스크로 수평 또는 경사방향으로 엘레베이션(95)의 대행 측표면에 수행된다. 이온주입의 불순물밀도(도즈 량)는 요구된 역치전압을 갖기 위해 채널영역을 형성하도록 선택되어야만 한다.
기판과 절연막(93) 또는 (62)은 이온주입에 의해 손상되기 때문에, 전체 구조는 엘레베이션(95)과 기판(61)이 단결정성이 되도록 강한 빛 또는 고온에서 어닐링된다.
산화실리콘막(62)은 제거되고, 다음에 100~500Å 두께의 산화실리콘막, 질화실리콘막, 산화탄탈막 또는 그의 다층막을 산화실리콘막(62) 대신 형성할 수 있다.
콘택트홀은 포토마스크(83)의 이용에 의해 산화실리콘(62)에서 개방된다. 잔여 산화실리콘막의 세척후에, n형 실리콘 반도체막(67)이 0.5~2.5㎛의 두께까지 저압 CVD에 의해 증착된다. 반도체막(67)은 예를들면 토오쿄오카코쿄 주식회사의 OMR­83으로 만들어진 포토레지스트막으로 피복되고, 다음에 소오스 영역(65)과 접촉하는 리드와 소오스전극(71)이 되도록 마스크 커버링 영역을 남기기 위해 패터닝 한다. 이런 포토레지스트 패턴으로, 반도체막(67)은 이방성 에칭을 받게 된다. 이방성 에칭은 실제로 측면 및 테이퍼 에칭이 전혀 없이 실행되야 한다. 이방성 에칭은 예를들면, 마이크로파 에너지(2.45GHz)에 의한 NF3또는 CF4와 같은 부식가스의 화확적 활성화에 의해 발생된 플루오르 플라즈마를 바이아스 전압이 인가된 기판(61)에 대한 법선 방향으로 반도체막(67)상에 샤워함으로써, 0.1~0.001 Torr, 전형적으로 0.005~0.01 Torr의 진공에서 실행되는 저온에칭이다. 더욱이, 측표면상에 형성된 잔여 반도체막(67)의 부분은 제5실시형태와 동일한 방법으로 에칭에 의해 제거된다. 결과로서, 직각 또는 거의 삼각인 게이트전극(78)(78')이 엘레베이션(95)의 측표면애서 형성된다.
에칭은 이후에 제거되는 포토레지스트 패턴(85)의 장점에 의해 소오스영역(65)과 연결된 소오스전극(71)을 동시에 남긴다. 이런 경우에 있어서, 게이트 전극(78)(78')의 폭은 반도체막(67)의 두께에 의해 그리고 포토리소그래피 보다 오히려 에칭의 이방성 효과에 의해 결정된다.
그것의 하부단부에서의 게이트전극(78)(78')의 폭은 0.05㎛~1.5㎛이고 전형적으로 0.2~1.0㎛범위이다. 게이트전극(78)(78')은 1~10㎛의 폭을 갖는 전기리드로서 전계절연층상에 연장할 수 있다. 이들 리드는 다른 MIS 전계효과 트랜지스터 커패시터, 또는 기판(61)상에 형성된 저항에 전기적으로 연결될 수 있다.
게이트전극(78)(78')의 형성과정에 있어서, n형 반도체(67)은 1×1020cm-3~1×1021cm-3의 인으로 도핑되었다. 도핑은 막이 도판스 가스를 이용함으로써 증착되는 때와 같은 때에 또는 확산에 의한 이방성 에칭후에 수행되었다. 교대로, 반도체막은 금속 또는 금속산 화합물막 또는 P형 또는 n형 반도체층 및 금속층 또는 Mo, W, MoSi2, WSi2와 같은 금속성화합물층의 이중막으로 대체될 수 있다. 다음, 강하게 도핑된 영역(74)(75)(75')은 오믹 접촉의 형성을 촉진시키기 위해 1×1019~1×1021cm-3의 밀도까지 마스크로서 게이트전극(78)(78')을 갖는 30~150Kev의 비소이온 주입에 의해 소오스와 드레인 영역내 형성된다. 강하게 도핑된 영역(75)(75')의 단부(97)와 게이트전극(78)(78')의 단부(80)는 각각 자기 정합된다. 게이트전극(78)(78')의 단부(98)는 영역(64)의 단부(99) 및 그의 단부(89) 사이의 레벨에 존재하는 것이 바람직하다.
다음에, 절연막이 형성되고 개방(73)이 절연막에서 형성되어 절연층(72)(77)을 남긴다.
전극(73)은 개방부에 형성되고 전기리드(79)는 절연층(77) 및 전극(73)상에 형성된다. 결과로서, 0.05~0.1㎛ 채널 길이를 갖은 한쌍의 소위 수직­및 ­측면형 MIS 전계효과 트랜지스터가 LDD구조로 형성된다. 전계효과 트랜지스터(70')는 다른 전계효과 트랜지스터(70)가 구조에서 부하로서 기능하는 동안 구동기로서 기능한다. 다층회로는 필요하다면 구조상에 이를테면 PIQ, 폴리이미드로 이루어진 층간 절연막을 증착하여 패터닝하고 포토리소그래피에 의해 절연막위에 금속막을 증착하고 패터닝함으로써 형성될 수 있다. 또한, 전계효과 트랜지스터는 전계효과 트랜지스터 사이에 전계절연막을 제공함으로써 LSI 또는 VLSI구조로 형성될 수 있다.
제7a도에 따르면, 발명의 제7우선된 실시형태에 따라 직렬로 커패시터(120)에 연결된 MIS 전계효과 트랜지스터(110)과 직렬로 커패시터(120')에 연결된 MIS 전계효과 트랜지스터(110')를 포함하는 반도체 장치가 언급될 것이다. 반도체 장치는 채널영역(106)(106'), 소오스 또는 드레인(104), 및 반도체 기판(101)의 엘레베이션(135)에 제공된 강하게 도핑된 제2불순물 영역을 포함한다. 반도체 장치는 전계절연층(103), N형 제1불순물 영역(115)(115'), 드레인 또는 소오스(105), 및 기판(101)에 구비된 드레인 또는 소오스(105')를 추가로 포함한다. 반도체장치는 기판상에 구비된 게이트 절연막(102)(102') 및 게이트 절연막상에 구비된 게이트전극(118)(118')을 추가로 포함한다.
제1불순물 영역(115)는 전극(113)을 통해 커패시터(120)의 하부전극에 연결되고, 커패시터(120)의 유전막(122)은 하부전극(121)상에 구비되며, 커패시터(120)의 상부전극(123)은 유전막(122)상에 구비된다.
제1불순물 영역(115')은 전극(113')을 통해 커패시터(120')의 하부전극(121')에 연결되고, 커패시터(120')의 유전막(122')상에 구비된다.
제2불순물영역(114)은 비트라인에 연결되고 게이트전극(118)(118')은 워드라인에 연결된다.
유전막(122)(122')은 예를 들면 산화탄탈막, 산화티타늄막, 질화실리콘막, 티탄염산 바륨막 또는 그의 다층막과 같은 큰 유전상수를 갖는 막일 수 있다. 게이트전극(118)(118')은 산화층 층간절연막(117)에 의해 절연된다. 전극(113)(113')은 선택적 성장에 의해 형성된 텅스텐 전극이다. 하부전극(121)(121')는 규화 텅스텐 전극이다. 반도체장치의 형성은 제7우선된 실시형태에서 언급된 형성을 제외하고는 제6우선된 실시형태에 따라 실행된다. 제7b도에 따르면, 발명의 제8우선된 실시형태에 따라 직렬로 커패시터(120)에 연결된 MIS 전계효과 트랜지스터(110)과 직렬로 커패시터(120')에 연결된 MIS 전계효과 트랜지스터(110')를 포함하는 반도체 장치에 대해 설명할 것이다.
단결정 반도체로 만들어진 엘레베이션(135)은 게이트 절연막(102)(102)으로 피복되고 게이트 전극(118),(118')은 게이트절연막상에 형성된다. 약하게 도핑된 소오스와 드레인(104)(105)(105')이 정확하게 채널길이(106)(106)를 조절하기 위해 구비된다. 이온주입은 마스크로서 게이트전극을 갖는 자기정합 공정에 의해 강하게 도핑된 제1불순물 영역(115)(115') 및 강하게 도핑된 제2불순물영역(115)(115')을 얻기 위해 실행된다.
커패시터(120)(120')의 하부전극(121)(121'), 예를들면 도핑된 실리콘 전극은 0.1~1㎛의 두께로 형성된다. 하부전극(121)(121')은 콘택트홀(109)(109')을 통해 제1불순물 영역(115)(115')에 연결된다.
산화탄탈막(122)(122')은 커패시터(120)(120')의 유전막으로서 스퍼터링에 의해 100~500Å 두께로 하부전극상에 형성된다.
커패시터의 상부전극(123)(123')은 금속 또는 그의 반도체막을 형성하여 포토에칭에 의해 금속 또는 반도체막을 패터닝함으로써 산화 탄탈막상에 형성된다. 따라서 스택형 메모리 셀이 얻어진다. 다층 전기적 리드(124)는 층간절연막상에 워드라인으로서 형성된다. 리드(124)는 접촉을 통해 제2불순물 영역(114)에 연결된다. 게이트전극(118)(118')은 비트라인에 연결된다. 교대로, 리드(124)는 비트라인으로 사용될 수 있고 게이트전극(118)(118')은 워드라인에 연결될 수 있다.
이상 몇가지 실시형태의 설명은 예시 및 설명 목적으로 제공된 것이다.
이들이 본 발명을 한정할 수는 없으며 상기 교시내용으로 비추어 여러가지 수정이나 변경이 가능할 것이다. 실시형태는 본 발명의 원리와 그 적용을 설명하기 위하여 선택된 것이므로 본 발명의 기술분야에 정통한 자이면 여러가지 실시형태와 수정형태를 이용하여 본 발명을 더욱 효과적으로 이용할 수 있을 것이다.
그런 수정의 일부 실시예는 다음과 같다.
게이트전극이 이방성 에칭에 의해 엘레베이션의 측면에 형성될때, 그것의 확장은 MIS 전계효과 트랜지스터, 커패시터, 저항 또는 다른 전기적 장치와 전기적으로 연결시키기 위해 동일 반도체칩의 인접한 활성영역내에 형성된 전계절연막 위로 가로지르는 동시에 남겨질 수 있다.
상기 언급된 실시형태의 전도성 타입이 n형으로서 명시되지만, P형 트랜지스터는 실질적인 변화없이 동일한 방법으로 형성된다. 이를테면 각각의 반도체 영역의 전도성 타입을 반전시킴으로써만 형성된다. 또한 도면에서 소오스와 드레인 영역은 응용 또는 전도성 형태에 의존하여 상호 교환가능하다.

Claims (23)

  1. 상부표면을 갖는 단결정성 반도체기판 ; 상기 기판의 상부표면으로부터 직립하고 한쌍의 제1평행 측표면과 제2평행 측표면을 가지며, 상기 제1평행 측표면의 배향이 결정성 구조의 직각 평행육면체의 단결정성 엘레베이션의 등가면 또는 실제로 (100)면인 직각 평행육면체의 단결정성 엘레베이션 ; 한쌍의 게이트전극 사이에 한쌍의 게이트 절연막을 갖는 상기 제1측면면 상에 형성된 상기 한쌍의 게이트전극 ; 상기 반도체 기판내 형성되고, 상기 엘레베이션의 바깥쪽으로 옆에 위치된 제1전도성 형태의 한쌍의 제1불순물영역 ; 상기 엘레베이션의 상부부분에 위치된 상기 제1전도성 형태의 제2불순물 영역 ; 상기 제1불순물 영역과 상기 제2불순물 영역 사이에 위치된 한쌍의 채널영역을 포함하며, 상기 한쌍의 제2평행 측표면 각각이 불순물로 도핑되어 (a) 상기 한쌍의 제1불순물 영역과 (b) 상기 제2불순물영역 사이의 바람직하지 못한 누설전류를 방지하는 한쌍의 게이트 절연형 전계효과 트랜지스터.
  2. 제1항에 있어서, 각각의 상기 제1불순물 영역이 약하게 도핑된 제1영역 및 강하게 도핑된 제1영역을 포함하는 전계효과 트랜지스터.
  3. 제2항에 있어서, 각각의 상기 게이트 전극이 측면단부를 갖고 상기 게이트전극의 측면단부가 상기 약하게 도핑된 제1영역의 바로 위에 각각 위치되는 전계효과 트랜지스터.
  4. 제2항에 있어서, 한쌍의 제1불순물 영역의 각각의 상기 강하게 도핑된 제1영역과 오믹 접촉을 이루는 한쌍의 제1전극을 추가로 포함하는 전계효과 트랜지스터.
  5. 제1항에 있어서, 상기 제2불순물 영역이 약하게 도핑된 제2영역과 강하게 도핑된 제2영역을 포함하는 전계효과 트랜지스터.
  6. 제5항에 있어서, 각각의 상기 게이트 전극이 상부단부를 가지며 상기 약하게 도핀된 제2영역이 반대단부를 갖고 상기 게이트 전극의 상부단부가 상기 약하게 도핑된 제2영역의 반대단부의 바로 곁에 각각 위치되는 전계효과 트랜지스터.
  7. 제6항에 있어서, 제2불순물 영역의 상기 강하게 도핑된 제2영역과 오믹 접촉을 이루는 제2전극을 추가로 포함하는 전계효과 트랜지스터.
  8. 제1항에 있어서, 상기 한쌍의 제1불순물 영역이 제1평행 측표면에 관하여 상기 기판이 안쪽 일정 깊이에서 내향으로 연장하는 전계효과 트랜지스터.
  9. 제1항에 있어서, 상기 엘레베이션이 상부표면을 갖고 상기 제2불순물 영역이 상기 제1측표면으로부터의 일정 간격에서 하향을 연장하는 전계효과 트랜지스터.
  10. 제1항에 있어서, 한쌍의 커패시턴스가 상기 트랜지스터에 각각 연결되는 전계효과 트랜지스터.
  11. 제1항에 있어서, 상기 채널영역이 상기 제1측표면으로부터의 일정간격으로 상기 엘레베이션내에 매몰되는 전계효과 트랜지스터.
  12. 제1항에 있어서, 상기 제2측표면이 불순물로 도핑되어 바람직하지 못한 그 표면을 통한 누설전류를 방지하는 전계효과 트랜지스터.
  13. 반도체 기판 ; 상기 반도체기판의 상부표면으로부터 돌출된 엘레베이션 ; 상기 반도체 기판의 상부표면과 상기 엘레베이션의 측표면상에 제공된 절연막 ; 상기 반도체기판에 제공된 제1불순물 영역 ; 상기 제1불순물 영역과 동일한 전도성 형태를 갖고 상기 엘레베이션에 제공된 제2불순물 영역 ; 상기 제2불순물 영역상에 제공되고, 상기 제2불순물의 밀도 보다 더 큰 불순물 밀도에서 상기 제2불순물 영역과 동일한 전도성 형태를 갖는 제3불순물 영역 ; 게이트전극 사이에 상기 절연막을 갖는 측면상에 제공되고 상기 제1불순물 영역과 상기 제3불순물 영역 상에 제공되는 상기 게이트전극 ; 상기 제1불순물 영역과 상기 제2불순물 영역 사이에 위치된 채널영역 ; 상기 반도체 기판내에 제공되고, 상기 제1불순물 영역의 밀도 보다 더 큰 불순물 밀도에서 상기 제1불순물 영역과 동일한 전도성 형태를 갖는 제4불순물 영역을 포함하고, 상기 제4불순물 영역의 단부와 상기 게이트 전극의 단부가 자기정합되는 반도체 장치.
  14. 제13항에 있어서, 상기 제1불순물 영역이 소오스 영역이고 상기 제2불순물 영역이 드레인 영역인 반도체 장치.
  15. 제13항에 있어서, 상기 제1불순물 영역이 드레인 영역이고 상기 제2불순물 영역이 소오스 영역인 반도체 장치.
  16. 제13항에 있어서, 상기 게이트 전극이 직사각형 및 삼각형으로 구성된 그룹으로부터 선택된 형태를 갖는 반도체 장치.
  17. 제13항에 있어서, 상기 반도체 장치가 절연된 게이트 전계효과 트랜지스터인 반도체 장치.
  18. 제17항에 있어서, 상기 제4불순물 영역에 연결된 제1전극층, 제2전극층, 및 상기 제1전극층과 상기 제2전극층 사이에 제공된 유전층을 포함하는 커패시터를 추가로 포함하는 반도체 장치.
  19. 제18항에 있어서, 상기 커패시터가 직렬로 상기 절연된 게이트 전계효과 트랜지스터에 연결되는 반도체 장치.
  20. 한쌍의 절연된 게이트 전계효과 트랜지스터(a)와 한쌍의 커패시터(b)를 포함하고, 상기 한쌍의 절연된 게이트 전계효과 트랜지스터(a)는 상부표면을 갖는 반도체기판 ; 상기 반도체기판의 상부표면으로부터 돌출되고 한쌍의 제1평행 측표면 및 한쌍의 제2평행 측표면을 갖는 엘레베이션 ; 상기 반도체기판에 제공되고 예정된 전도성 형태를 갖는 한쌍의 제1불순물 영역 ; 상기 제1불순물 영역과 동일한 전도성 형태를 갖고 상기 엘레베이션에 제공되는 제2불순물 영역 ; 상기 제2불순물 영역상에 제공되고 상기 제2불순물영역의 밀도보다 더 큰 불순물 밀도에서 상기 제2불순물 영역과 동일한 전도성 형태를 갖는 제3불순물 영역 ; 한쌍의 게이트 전극 사이에 각각 한쌍의 게이트 절연막을 갖는 상기 엘베이션의 제1평행측표면상에 제공되며, 각각의 상기 게이트 전극이 기판에 근접하게 단부 포인트를 갖고 각각의 게이트 전극의 단부 포인트가 그의 관련된 게이트 절연막으로부터 가장 멀리 배치된 게이트 전극의 포인트에 실제로 대응하는 상기 제3불순물 영역과 상기 제1불순물 영역 사이에 제공되는 상기 한쌍의 게이트 전극 ; 상기 제2불순물 영역과 제1불순물 영역사이에 위치되는 한쌍의 채널영역 ; 및 한쌍의 제4불순물 영역이 상기 반도체 기판에 제공되며, 각각의 상기 제4불순물 영역이 그와 관련된 제1영역에 인접한 단부표면을 갖는 상기 제1불순물 영역의 밀도 보다 더 큰 불순물 밀도에서 상기 제1불순물 영역과 동일한 전도성 형태를 갖는 상기 한쌍의 제4불순물 영역을 포함하며, 제4불순물, 영역의 단부표면 및 게이트전극의 단부 포인트가 각각 실제로 장기 정합되고 상기 한쌍의 제2평행 측표면 각각이 불순불로 도핑되어 (a) 상기 한쌍의 제1불순물 영역 및 (b) 상기 제2불순물 영역사이의 바람직하지 못한 누설전류를 방지하며, 상기 한쌍의 커패시터(v)는 상기 제4불순물 영역에 각각 연결된 한쌍의 제1전극층 ; 한쌍의 제2전극층 ; 및 상기의 제1전극층과 상기 제2전극층 사이에 각각 제공되는 한쌍의 유전막을 포함하며, 상기 제3불순물 영역일 비트라인에 연결되고 상기 게이트전극이 워드라인에 연결되는 반도체 장치.
  21. 제1항에 있어서, 상기 기판은 예정된 제1도핑 밀도로 도핑되고 제1 및 제2불순물영역은 예정된 제2도핑 밀도로 제공되며, 상기 각각의 제2평행측 표면에서의 도핑밀도는 상기 제1 및 제2도핑밀도 사이인 한쌍의 전계효과 트랜지스터.
  22. 제2항에 있어서, 상기 각각의 제2평행 측표면에서의 상기 도핑밀도가 1016cm-3내지 2×1018cm-3인 한쌍의 전계효과 트랜지스터.
  23. 상표면을 갖는 단결정성 반도체기판 ; 상기 기판의 상부표면으로부터 직립하고 한쌍의 제1평행 측표면 및 한쌍의 제2평행 측표면을 가지면, 상기 제1평행측표면의 배향이 직각 평행육면체 단결정성 엘레베이션의 결정성 구조의 등가면 또는 실제로 (100)면인 상기 엘레베이션 ; 한쌍의 게이트전극 사이에 한쌍의 게이트 절연막을 갖는 상기 제1측면표면상에 형성된 상기 게이트전극 ; 상기 반도체 기판내에 형성되며, 상기 엘레베이션의 바깥쪽 측면으로 위치되는 제1전도성형태의 한쌍의 제1불순물영역 ; 상기 엘레베이션의 상부부분에 위치된 상기 제1전도성 형태의 제2불순물영역 ; 상기 제1불순물영역 및 상기 제2불순물영역 사이에 위치된 한쌍의 채널영역을 포함하며, 상기 한쌍의 제2평행측표면 각각이 불순물로 도핑되어 (a) 상기 한쌍의 제1불순물 영역 및 (b) 상기 제2불순물영역 사이의 바람직하지 못한 누설전류를 방지하고, 상기 기판이 예정된 제1도핑 밀도로 도핑되고 제1 및 제2불순물 영역이 예정된 제2도핑밀도로 도핑되며 상기 각각의 제2평행 측표면에서의 도핑밀도가 상기 제1 및 제2도핑밀도 사이인 한쌍의 게이트 절연형 전계효과 트랜지스터.
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