KR0144242B1 - 반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조 - Google Patents
반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조Info
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Abstract
1.청구범위에 기재된 발명이 속하는 기술 분야 :
반도체 메모리장치의 모오스 캐패시터에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제 :
본 발명은 일반적인 사용범위에서 캐패시턴스값을 일정하게 고정시키고 동일한 면적에서 캐패시턴스를 늘리고, 분리 산화막의 양쪽 끝부분의 전압 바이어스에 의한 질화막의 크랙을 방지하기 위한 모오스 캐패시터를 제공한다.
3. 발명의 해결방법의 요지 :
본 발명은 반도체 메모리장치의 모오스 캐패시터에 있어서, 하부가 제1전도형의 불순물로 도핑되어 형성된 반도체 기판과, 상기 반도체 기판의 상부 주표면에 각각 소정간격을 사이에 두고 제2도전형의 불순물로 확산되어 웰 형태로 형성된 제1확산영역들과, 상기 제1확산영역들의 상부표면에서 내부로 확산되어 제2도전형의 불순물로 고농도 이온주입되어 형성된 제2확산영역들과, 상기 제1확산영역들사이의 상기 반도체 기판 상부에 이온주입으로 형성된 제1절연막과, 상기 반도체 기판가 제1확산영역들 상부표면과 상기 제2확산영역들 일부표면에 걸쳐 형성되어 전하를 저장하는 제2절연막과, 상기 제2절연막 상부 표면에 형성되어 외부와 접촉되는 게이트 전극과, 상기 게이트 전극 상부 표면중 상기 제1절연막이 차지하는 거리만큼 형성된 제1전극과, 상기 제2확산영역 상부 표면에 형성된 제2전극을 포함한다.
4. 발명의 중요한 용도 :
반도체 메모리장치의 모오스 캐패시터에 적합하게 사용된다.
Description
제1도는 종래기술에 따른 모오스 캐패시터의 구조도.
제2도는 제1도는 인가전압(V)에 대한 캐패시턴스의 특성도.
제3도는 종래기술에 따른 개선된 캐패시턴스 특성을 갖는 모오스 캐패시터의 구조도.
제4도는 제3도의 인가전압에 대한 캐패시턴스의 특성도.
제5도는 본 발명에 따른 모오스 캐패시터의 구조도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 모오스 캐패시터 사용영역에서의 캐패시턴스 값을 고정시키고 절연막의 크랙(crack)을 방지하는 개선된 구조의 모오스 캐패시터에 관한 것이다.
일반적으로, 반도체 메모리장치의 모오스 캐패시터(Metal Oxide Semiconductor Capacitor)에 있어서 중요한 관건은 동일한 면적내에서 유효한 저장용량을 늘리는 것이고 인가전압에 의한 전계에 의해 파괴되지 않는 게이트 산화막을 가지는 것이다. 현재 모오스 공정에서 사용되어지는 모오스 캐패시터는 보통 두가지 구조로 만들어진다. 그중 한가지 구조가 제1도에서 도시되어 있다.
제1도는 종래기술에 따른 모오스 캐패시터의 구조도이다. 또한 제1도는 모오스 캐패시터의 기호도와 평면도 및 단면도를 도시하고 있다. 제1도를 참조하면, 상기 모오스 캐패시터는 하부가 접지전압단자 1에 접속되어 제1도전형 예를들면 3가 불순물이 도핑된 피형(P-type)으로 형성한 반도체 기판 2와, 상기 반도체 기판 2의 상부 표면에 소정간격 예를들면 게이트 전극이 차지하는 영역만큼의 거리를 두고 내부로 제2도전형 예를들면 5가 불순물로 도핑된 엔형(N-type)으로 확산하여 형성한 제1확산 영역들 9와, 상기 제1확산 영역들 9사이에 위치하고 상기 반도체 기판 2의 상부 표면에 위치하여 산소 주입으로 확산된 분리 산화막인 제1절연막 5와, 상기 제1확산 영역들 9의 상부 표면 일부와 상기 제1확산 영역들 9사이의 상기 반도체 기판 2 및 제1절연막 5의 상부 표면에 규소 산화막으로 증착되어 형성된 제2절연막 11과, 상기 제2절연막 11의 상부 표면에 폴리실리콘으로 증착된 게이트 전극 7과, 상기 게이트 전극 7 상부 표면에 상기 제1절열막 5가 차지하는 영역만큼 알루미늄으로 접착하여 배선한 제1전극 3과, 상기 제1확산 영역들 9에 접속되어 전하를 공급하는 제2전극 10으로 구성한다.
동작을 살펴보면, 제1전극 3에 내부전원전압을 인가하고 제2전극 10을 통하여 제1확산 영역들 9중 소오스에 접지전압을 인가하면 드레인을 향해 전자채널이 형성된다. 상기 전자채널의 전자들에 의해서 제2절연막에 전자들이 충전된다. 이 때, 모오스 캐패시터의 제1전극 3과 제2전극 10사이에 걸리는 전압 바이어스(bias)조건에 따라서 캐패시턴스(capacitance) 값이 일정하지 않고 변화하는 문제점이 있다.
제2도는 제1도의 인가전압에 따른 캐패시턴스의 특성도이다. 제2도를 참조하면, 접지전압 0V에서 내부전원전압 Vcc까지 전압이 인가될 때 인가된 전압 바아어스에 따라 캐패시턴스가 서서히 증가하게 되어 초기 충전에서부터 완전히 충전되기 까지 소정의 시간이 지연되게 된다. 그러므로, 보통의 사용범위에서 인가 전압 바이어스의 조건에 따라 캐패시턴스가 달라지는 것을 알수 있다. 따라서, 상기 캐패시턴스의 변화에 의한 제품의 신뢰성이 떨어지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 개선되 캐패시턴스를 갖는 다른 한가지 구조로서 제3도에 도시한다. 제3도는 종래기술에 따른 캐패시턴스가 개선된 모오스 캐패시터의 구조도이다. 제1도를 참조하여 제3도를 설명하면, 모오스 캐패시터는 제1도의 구조에 첨가하여 고농도 이온주입된 제1확산영역들 9를 포함하고 상기 제1확산영역들이 형성되기 이전에 반도체 기판 2의 상부 표면에서 내부로 확산되어 형성된 웰(well) 형태의 제1도전형 예를들면 엔형의 확산영역 20으로 구성한다. 동작을 살펴보면, 제1도와 거의 유사한 동작을 하나 다른 점은 초기 접지전압을 인가하기 이전에 이미 제1확산영역들 9중 소오스에서 드레인으로 상기 확산영역 20을 통하여 전자가 생성되어서 상기 제2절연막 11에 전자가 충전되어 있다는 점이다. 따라서, 웰 형태의 상기 확산영역 20을 형성함으로써 일반적인 사용영역 예를들면 접지전압에서 내부전원전압까지의 영역에서는 캐패시턴스값이 변화하지 않고 일정하게 할 수 있다.
제4도는 제3도의 인가 전압에 따른 캐패시턴스의 특성도이다. 제4도에서 알 수 있듯이 인가되는 전압 바이어스가 접지전압 0V에서부터 내부전원전압 Vcc까지 변화할 때 초기상태부터 최대의 캐패시턴스를 일정하게 유지하게 된다. 따라서, 인가 전압 바이어스의 변화에도 캐패시턴스가 변하지 않으므로 동일한 면적에서도 보다 큰 용량의 모오스 캐패시터를 형성할 수 있는 효과가 있다. 그러나, 제3도에서의 모오스 캐패시터의 문제점은 공정적인 요인에 의해 나타난다. 모오스 캐패시터의 제1전극 3을 형성하기 위해 폴리 사이드(polycide)로 이루어진 게이트에 접촉창을 형성한다. 게이트 전극 7로 이용되는 폴리 사이드 아래에는 제2절연막 11 예를 들면 실리콘 질화막으로 얇게 형성되어 있다. 상기 접촉창을 만들부분에는 보통 두꺼운 제1절연막 5 예를들면 규소 산화막인 분리 산화막을 형성한다. 따라서, 제3도에서 구조적으로 알 수 있듯이 상기 분리 산화막 양쪽 끝 부분이 취약하게 되어 취약한 이 부분에 제1, 2 전극 3, 10의 전압 바이어스 조건에 따라 크랙(crack)을 유발하여 모오스 캐패시터가 파괴되는 문제점이 있다. 제1도의 경우에는 게이트 아래 부분이 억셉터(Acceptor)로 도핑된 피형이고 소오스는 도우너(Donor)로 도핑한 엔형이므로 제2절연막 11에 실제로 걸리는 전계는 PN접합의 전위장벽만큼 낮은 전압이 걸리게 되어 제3도보다 제2절연막 11에 인가되는 전계는 실제로 줄어들게 된다. 즉, 제2절연막 11에 인가되는 전압은 제1, 2 전극 3, 10의 전압 바이어스 차이에 모오스 캐패시터의 문턱전압이 감해진 값이 인가되게 된다.
제1도에 대비하여 제3도는 게이트 전극과 게이트 전극의 아래부분이 엔형 웰로 형성되어 있어서 상기 제2절연막 11 예를들면 실리콘 질화막에 걸리는 실제적인 전계(electric field)는 상기 제1, 2 전극 3, 10의 전압 바이어스 차이만큼 그대로 걸리게 되어 제1도의 모오스 캐패시터보다 상기 제2절연막 11 예를들면 실리콘 질화막에 걸리는 바이어스 전압이 커지게 되어 취약한 제2절연막 11 예를들면 실리콘 질화막에 크랙을 유발하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 일반적인 사용범위에서 캐패시턴스값을 일정하게 고정시키고 동일한 면적에서 캐패시턴스를 늘이기 위한 모오스 캐패시터를 제공함에 있다.
본 발명의 다른 목적은 분리 산화막의 양쪽 끝부분의 전압 바이어스에 의한 실리콘 질화막의 크랙을 방지하기 위한 모오스 캐패시터를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 메모리장치의 모오스 캐패시터에 있어서, 하부가 제1전도형의 불순물로 도핑되어 형성된 반도체 기판과, 상기 반도체 기판의 상부 주표면에 각각 소정간격을 사이에 두고 제2도전형의 불순물로 확산되어 웰 형태로 형성된 제1확산영역들과, 상기 제1확산영역들의 상부 표면에서 내부로 확산되어 제2전도형의 불순물로 고농도 이온주입되어 형성된 제2확산영역들과, 상기 제1확산영역들사이의 상기 반도체 기판 상부에 이온주입으로 형성된 제1절연막과, 상기 반도체 기판과 제1확산영역들 상부 표면과 상기 제2확산영역들 일부표면에 걸쳐 형성되는 전하를 저장하는 제2절연막과, 상기 제2절연막 상부 표면에 형성되어 외부와 접촉되는 게이트 전극과, 상기 게이트 전극 상부 표면중 상기 제1절연막이 차지하는 거리만큼 형성된 제1전극과, 상기 제2확산영역 상부 표면에 형성된 제2전극을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설정된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제5도는 본 발명에 따른 모오스 캐패시터의 구조도이다. 제3도를 참조하여 제5도를 설정하면, 구성은 제3도와 거의 동일하나 단지 다른 부분은 제3도에서는 웰 형태의 확산영역 20이 제2확산영역들 9와 제1절연막 5 예를들면 분리 산화막을 통틀어 싸고 있는 반면에 제5도에서는 제1확산영역들 20이 제2절연막 11 예를들면 실리콘 산화막아래의 부분에 위치됨과 동시에 제2확산영역들 9의 각각에서 제1절연막 5 예를들면 분리 산화막의 양쪽 끝 부분까지만 각각 웰 형태를 이루며 상기 제2확산영역들 9 각각을 싸고 있는 것이다.
본 발명은 제2도에서와 같은 인가되는 바이어스 전압의 변화에도 캐패시턴스 값이 변하지 않아 동일한 면적에서보다 큰 저장용량을 갖는 효과를 가지면서 제2도에서의 문제점인 제1절연막 5 예를들면 분리 산화막의 양쪽 끝 부분의 취약한 제2절연막 11 예를들면 실리콘 산화막에 바이어스 전압에 의해 크랙이 발생하여 소자가 오동작을 일으키는 문제점을 제거하기 위함이다. 전술한 문제점은 반도체 기판 2로 억셉터로 도핑된 피형을 사용할 때 제2도전형 예를들면 엔형으로 도핑된 제1확산영역들 20 각각이 제1절연막 5 예를들면 분리산화막의 양쪽 끝부분까지만 확산함과 동시에 상기 제1확산영역들 20과 동일한 도전형으로 고농도로 도핑한 제2확산영역들 9의 각각을 웰 형태로 감싸도록 함으로써 해결할 수 있다.
또한, 게이트 전극 7이 도우너(Donor)로 도핑한 엔형 폴리사이드(polycide)인 경우에는 제1절연막 5 예를들면 분리 산화막아래의 인접부분은 억셉터(acceptor)로 도핑된 피형의 반도체 기판 2을 사용하고, 상기 게이트전극 7이 피형 폴리사이드인 경우에는 제1절연막 5 예를들면 분리 산화막아래의 인접부분은 엔형 반도체 기판 2를 사용하여 해결할 수 있다. 즉, 제1절연막 5 예를들면 분리 산화막아래의 인접부분은 게이트 전극 7과 다른 불순물로 도핑된 반도체 기판 2가 존재하여서 상기 제1절연막 5의 양쪽 끝 부분의 취약한 제2절연막 11 예를들면 실리콘 질화막에 PN 접합의 전위장벽만큼 바이어스 전압이 줄어들어 상기 바이어스 전압에 의한 영향이 줄어들어 이 부분에 크랙이 발생하는 것을 방지하는 효과가 있고, 제1절연막 5와 일정 거리를 갖는 게이트전극 7의 아래부분은 웰 형태의 제1확산영역들 20을 형성하여서 인가된 바이어스 전압에 의한 캐패시턴스값이 일정하게 유지되므로 동일한 면적에서 보다 큰 저장용량을 가지는 효과가 있다.
상기한 바와 같이 본 발명에 따르면, 종래기술에 비해 동일한 면적에서 줄어드는 저장용량을 최소한 가져가서 보다 큰 저장용량을 가지며, 또한 인가되는 바이어스 전압에 따른 캐패시턴스값이 변하는 문제를 제거할 수 있으며, 분리 산화막 예를들면 규소 산화막의 양쪽 끝의 취약한 부분에 걸리는 바이어스 전압이 줄어들게 되므로 크랙을 방지할 있어서 모오스 캐패시터의 불량빈도를 낮출 수 있고 신뢰성을 확보 및 수율향상을 가져오는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들면 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (13)
- 반도체 메모리장치의 모오스 캐패시터에 있어서, 하부가 제1도전형의 불순물로 도핑되어 형성된 반도체 기판과, 상기 반도체 기판의 상부 주표면에 각각 소정간격을 사이에 두고 제2도전형의 분순물로 확산되어 웰 형태로 형성된 제1확산영역들과, 상기 제1확산영역들의 상부표면에서 내부로 확산되어 제2도전형의 불순물로 고농도 이온주입되어 형성된 제2확산영역들과, 상기 제1확산영역들사이의 상기 반도체 기판 상부에 이온주입으로 형성된 제1절연막과, 상기 반도체 기판과 제1확산영역들 상부 표면과 상기 제2확산영역들 일부표면에 걸쳐 형성되어 전하를 저장하는 제2절연막과, 상기 제2절연막 상부 표면에 형성되어 외부와 접촉하는 게이트 전극과, 상기 게이트 전극 상부 표면중 상기 제1절연막이 차지하는 거리만클 형성된 제1전극과, 상기 제2확산영역 상부 표면에 형성된 제2전극을 구비함을 특징으로하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제1도전형은 피형임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제1도전형의 불순물은 억셉터임을 특징으로하는 반도체 메모리장치의 모오스 캐패시터
- 제1항 내지 제3항에 있어서, 상기 억셉터는 5가원소임을 특징으로하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제2도전형은 엔형임을 특징으로 하는 반도체메모리 장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제2도전형의 불순물은 도우너임을 특징으로하는 반도체 메모리 장치의 모오스 캐패시터
- 제1항 내지 제6항에 있어서, 상기 도우너는 3가원소임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 반도체 기판은 상기 게이트 전극과 도전형이 반대임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제1절연막이 분리 산화막으로 두껍게 형성됨을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항 또는 제9항에 있어서, 상기 제1절연막이 규소 산화막임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제2절연막이 실리콘 질화막임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 게이트 전극이 폴리사이드임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
- 제1항에 있어서, 상기 제1전극과 제2전극은 알루미늄임을 특징으로 하는 반도체 메모리장치의 모오스 캐패시터
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