KR940009624B1 - 반도체 메모리소자의 구조 및 제조방법 - Google Patents
반도체 메모리소자의 구조 및 제조방법 Download PDFInfo
- Publication number
- KR940009624B1 KR940009624B1 KR1019910020128A KR910020128A KR940009624B1 KR 940009624 B1 KR940009624 B1 KR 940009624B1 KR 1019910020128 A KR1019910020128 A KR 1019910020128A KR 910020128 A KR910020128 A KR 910020128A KR 940009624 B1 KR940009624 B1 KR 940009624B1
- Authority
- KR
- South Korea
- Prior art keywords
- node
- trench
- semiconductor memory
- storage node
- memory device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000003860 storage Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000010902 straw Substances 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
내용 없음.
Description
제 1 도는 종래의 반도체 메모리소자 구조 단면도.
제 2 도는 제 1 도에 따른 회로 구성도.
제 3 도는 본 발명의 반도체 메모리소자 구조 단면도.
제 4 도는 제 3 도에 따른 회로 구성도.
제 5 도는 본 발명의 반도체 메모리소자 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘기판 2 : 필드산화막
3 : 소오스/드레인 4 , 4a : 유전체막
5, 5a : 플레이트 노드 6 : 게이트
7 : 스토리지 노드
본 발명은 반도체 메모리소자에 관한 것으로 특히 2개의 커패시터를 병렬로 연결한 구조 및 제조방법에 관한 것이다. 종래의 반도체 메모리소자는 거패시터 하나에 데이타를 저장하는 것으로 하나의 스토리지 노드와 하나의 유전체막 하나의 플레이트 노드로 구성되어 있다.
이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 제 1 도는 종래의 반도체 메모리소자의 구조 단면도를 나타낸 것으로, p형 실리콘 기판(1)에 필드산화막(2)을 형성하고, 액티브영역에 게이트 산화막을 성장하여 캡 게이트산화막과 게이트(6)를 형성하고, LDD(Lightly Doped Drain)구조의 소오스/드레인(3)을 형성하고, 소오스/드레인(3) 영역의 상측에 유전체막(4)을 형성하고 그위에 플레이트노드(5)를 형성하여서 이루어진 구조이다.
이와같은 구조는 제 2 도와 같이 하나의 트랜지스터와 하나의 커패시터로 구성된다. 따라서 커패시터에 데이타 저장은 트랜지스터를 통하여 게이트의 "온""오프"에 따라 데이타를 커패시터로 전송하는 커패시터는 스토리지 노드와 플레이트 노드 간의 전압차에 의해 데이타를 저장한다. 그러나 종래의 반도체 메모리 소자는 커패시터 하나를 사용하여 일정한 면적에서 용량을 증가시키는데 한계가 있다.
또한 절연체막 두께에도 현대 사용되는 산화막이나 질화막으로는 더 이상 두께를 줄일 수 없고, 트랜치구조는 모서리 부분에 결함이 발생하게 되어 용량을 증가시키는데 어려움이 있다.
본 발명은 이와같은 문제점을 해결하기 위해 안출한 것으로서, 커패시터를 2개 형성하여 이를 병렬연결하는 방법으로 커패시터의 용량을 늘리는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 스토리지 노드를 공통으로하고 유전체막과 플레이트노드를 각각 2개로 하여 제조하는 반도체 메모리소자이다.
상기와 같은 본 발명의 실시예를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제 3 도는 본 발명의 반도체 메모리소자 구조 단면도를 나타낸 것으로, p형 실리콘기판(1)에 필등산화막(2)이 형성되고, 실리콘 기판 표면에 게이트(6)가 형성되고 게이트(6) 양측 기판에 LDD 구조의 소오스/드레인(3)이 형성되어 트랜지스터가 형성되고, 트랜지스터 일측에 트랜치를 형성하여 트랜치 바닥에 플레이트노드(5a)가 형성되고, 그 위에 유전체막(4a)이 형성되고, 그위에 스토리지 노드(7)가 형성되어 하나의 커패시터가 형성되고, 상기 스토리지 노드(7)위에 유전체막(4)이 형성되고 필드산화막(2)과 유전체막(4) 상측에 플레이트노드(5)가 형성되어 상기 스토리지 노드(7)를 공통으로 하여 또하나의 커패시터가 형성된 구조이다.
이와같은 구조를 제 4 도에 표시하였다. 즉, 트랜지스터에 커패시터가 2개 병렬로 연결되어 있다.
제 5 도는 본 발명의 반도체 메모리소자중 커패시터의 공정단면도를 나타낸 것으로 제 5a 도와 같이 p형 실리콘 기판에 트랜치를 형성하고 제 5b 도와 같이 필드산화막(2)을 성장한 다음 제 5c 도와 같이 트랜치 밑바닥에 n+ 이온주입하여 플레이트 노드(5a)를 형성하고 트랜치 밑바닥에 유전체막(4a)를 증착한 뒤 그위에 스토리지 노드(7) 폴리실리콘을 증착하고 기파 표면과 동일하게 유전체막(4)을 증착한다. 그리고 제 5d 도와 같이 상기 유전체막(4)과 필드산화막(2) 상측에 플레이트 노드(5) 폴리실리콘을 증착하여 2개의 커패시터가 스토리지를 공유한 형태로 제거된다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리소자에 있어서는 대용량 커패시터를 고집적으로 제조할 수 있고 n형 이온주입으로 플레이트 노드를 형성함으로 트랜치구조에서 발생하기 쉬운 모서리 부분에서 발생되는 누설전류등의 결함을 해결하는 효과가 있다.
Claims (3)
- 반도체 기판에 트랜치가 형성되어 트랜치 하층부의 기판에 제 1 플레이트가 형성되고, 트랜치 내부에 유전체막과 스토리지노드가 형성되고, 스토리지 노드 일측에 소오스/드레인이 스토리지 노드와 연결되게 형성되고, 스트로지 노드위에 제 2 유전체낙과 제 2 플레이트 노드가 형성되고, 소오스/드레인 사이의 상부에 워드라인이 형성되는 반도체 메모리 소자의 구조.
- 반도체 기판에 트랜치를 형성하고 필드산화막을 성장하는 공정과, 트랜치 하층부의 기판에 제 1 플레이트 노드를 형성하는 공정과, 트랜치 내부에 제 1 유전체막과 스트로지 노드를 형성하는 공정과, 트랜치 일측상부에 게이트를 형성하고, 상기 스트리지 노드와 연결되게 소오스/드레인을 형성하는 공정과, 상기 스토리지 노드위에 제 2 유전체막과 제 2 플레이트 노드를 형성하는 공정을 이루어짐을 특징으로 하는 반도체 메모리소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 제 1 플레이트 노드는 반도체 기판과 반대되는 도전형의 이온주입으로 형성함을 특징으로 하는 반도체 메모리 소자의 구조 및 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020128A KR940009624B1 (ko) | 1991-11-13 | 1991-11-13 | 반도체 메모리소자의 구조 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910020128A KR940009624B1 (ko) | 1991-11-13 | 1991-11-13 | 반도체 메모리소자의 구조 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930011225A KR930011225A (ko) | 1993-06-24 |
| KR940009624B1 true KR940009624B1 (ko) | 1994-10-15 |
Family
ID=19322728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910020128A KR940009624B1 (ko) | 1991-11-13 | 1991-11-13 | 반도체 메모리소자의 구조 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009624B1 (ko) |
-
1991
- 1991-11-13 KR KR1019910020128A patent/KR940009624B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011225A (ko) | 1993-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5489791A (en) | Field effect transistor having impurity regions of different depths and manufacturing method thereof | |
| KR100338462B1 (ko) | 자기증폭다이나믹mos트랜지스터메모리셀을포함하는장치제조방법 | |
| KR950009890B1 (ko) | 반도체기억장치 | |
| KR950009793B1 (ko) | 반도체 장치 | |
| KR900008649B1 (ko) | 반도체 메모리장치 및 그의 제조방법 | |
| KR930009089A (ko) | 반도체 메모리 장치 및 그의 제조 방법 | |
| US5464780A (en) | Method of forming insulated gate effect transistor in a substrate depression | |
| KR0184509B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR0144242B1 (ko) | 반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조 | |
| KR920003469B1 (ko) | 트랜치를 갖는 반도체 장치와 그의 제조방법 | |
| KR100238609B1 (ko) | 메모리 셀용 스위칭 트랜지스터 및 캐패시터 | |
| KR940009624B1 (ko) | 반도체 메모리소자의 구조 및 제조방법 | |
| KR100237900B1 (ko) | 반도체 기억 소자 | |
| EP0266572A1 (en) | Semiconductor memory device having a plurality of memory cells of single transistor type | |
| US5689120A (en) | MOS field effect transistor in a dynamic random access memory device and method for fabricating the same | |
| KR960011179B1 (ko) | 디램 셀의 구조 및 제조방법 | |
| JPS5978561A (ja) | 半導体記憶装置 | |
| JPS5814747B2 (ja) | 半導体記憶装置 | |
| KR0179145B1 (ko) | 반도체 소자 제조방법 | |
| JP2705146B2 (ja) | Ｍｏｓ型半導体装置 | |
| KR940001893B1 (ko) | 배리드 절연막 커패시터를 갖는 반도체 메모리장치 및 그 제조방법 | |
| KR950006470B1 (ko) | 반도체 메모리소자 | |
| KR950004547A (ko) | 반도체 소자의 제조방법 | |
| KR20230034737A (ko) | 트랜지스터 및 이를 포함하는 전자 장치 | |
| KR0151010B1 (ko) | 스태틱 랜덤 억세스 메모리 소자 및 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20040920 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |