KR20230034737A - 트랜지스터 및 이를 포함하는 전자 장치 - Google Patents

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KR20230034737A
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Abstract

실시예에 따른 트랜지스터 및 이를 포함하는 전자 장치는 절연막에 형성된 트렌치, 상기 트렌치의 하부면과 측면 위에 위치하는 반도체층, 상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극, 그리고 상기 반도체층에 연결된 소스 영역 및 드레인 영역을 포함하고, 상기 반도체층은 금속 산화물 반도체를 포함할 수 있다.

Description

트랜지스터 및 이를 포함하는 전자 장치 {TRANSISTOR AND ELECTRONIC DEVICE INCLUDING THE SAME}
본 개시는 트랜지스터 및 이를 포함하는 전자 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 트랜지스터를 포함하는 표시 장치와 반도체 장치 등의 다양한 전자 장치가 발전하고 있고, 높은 해상도를 가지는 전자 장치에 대한 요구가 높아지고 있다.
따라서, 전자 장치에 이용되는 트랜지스터의 성능을 높이면서도 고해상도를 구현할 수 있는 트랜지스터와 이를 포함하는 전자 장치의 구현이 요구된다.
실시예들은 트랜지스터의 성능을 높이면서도 고해상도를 구현할 수 있는 트랜지스터와 이를 포함하는 전자 장치를 제공하기 위한 것이다.
그러나, 실시예들이 해결하고자 하는 과제는 상술한 과제에 한정되지 않고 실시예들에 포함된 기술적 사상의 범위에서 다양하게 확장될 수 있다.
실시예에 따른 트랜지스터는 절연막에 형성된 트렌치, 상기 트렌치의 하부면과 측면 위에 위치하는 반도체층, 상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극, 그리고 상기 반도체층에 연결된 소스 영역 및 드레인 영역을 포함하고, 상기 반도체층은 금속 산화물 반도체를 포함할 수 있다.
상기 트랜지스터는 상기 반도체층과 상기 제어 전극 사이에 위치하고, 상기 트렌치의 상기 하부면과 상기 측면과 중첩하는 제1 절연층을 더 포함할 수 있다.
상기 반도체층의 채널 영역은 상기 트렌치의 상기 측면을 따라 수직 방향으로 형성될 수 있다.
상기 제어 전극은 상기 트렌치를 채우도록 배치될 수 있다.
상기 트랜지스터는 상기 제어 전극과 상기 절연막 위에 위치하는 제2 절연층을 더 포함할 수 있다.
상기 소스 영역 및 상기 드레인 영역은 상기 절연막 위에 위치하고, 상기 제2 절연층과 중첩하지 않을 수 있다.
상기 트랜지스터는 상기 소스 영역 위에 위치하는 입력 전극과 상기 드레인 영역 위에 위치하는 출력 전극을 더 포함할 수 있다.
상기 소스 영역 및 상기 드레인 영역에는 불순물이 주입될 수 있다.
한 실시예에 따른 전자 장치는 절연막에 형성된 트렌치, 상기 트렌치의 하부면과 측면 위에 위치하고 금속 산화물 반도체를 포함하는 반도체층, 상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극, 상기 반도체층에 연결된 소스 영역 및 드레인 영역, 그리고 상기 드레인 영역에 연결되어 있는 캐패시터를 포함할 수 있다.
한 실시예에 따른 전자 장치는 절연막에 형성된 트렌치, 상기 트렌치의 하부면과 측면 위에 위치하고 금속 산화물 반도체를 포함하는 반도체층, 상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극, 상기 반도체층에 연결된 소스 영역 및 드레인 영역, 그리고 상기 드레인 영역에 연결되어 있는 인버터를 포함할 수 있다.
상기 인버터는 제1 금속 산화물 반도체를 포함할 수 있다.
상기 인버터는 기판에 형성된 제1 트렌치, 상기 제1 트랜치 내에 형성된 제1 절연층, 상기 제1 트랜치 내에 형성되고, 상기 제1 절연층 위에 위치하는 제1 제어 전극, 상기 제1 트랜치 내에 형성되고, 상기 제1 제어 전극 위에 위치하는 제2 절연층, 상기 제1 트랜치 내에 형성되고, 상기 제2 절연층 위에 위치하는 상기 제1 금속 산화물 반도체를 포함할 수 있다.
상기 제1 절연층, 상기 제1 제어 전극, 상기 제2 절연층, 상기 제1 금속 산화물 반도체는 상기 제1 트렌치의 하부면과 측면과 중첩하도록 배치될 수 있다.
실시예들에 따르면, 트랜지스터의 성능을 높이면서도 고해상도를 구현할 수 있다.
그러나, 실시예들의 효과는 상술한 효과에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있음이 자명하다.
도 1은 한 실시예에 따른 트랜지스터의 단면도이다.
도 2 내지 도 7은 한 실시예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 8은 다른 한 실시예에 따른 트랜지스터의 단면도이다.
도 9 내지 도 15는 다른 한 실시예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 16은 한 실시예에 따른 트랜지스터를 포함하는 전자 기기를 도시한 간략도이다.
도 17은 다른 한 실시예에 따른 전자 기기의 회로도이다.
도 18은 한 실시예에 따른 트랜지스터를 포함하는 전자 기기의 구조의 한 예를 도시하는 단면도이다.
도 19는 다른 한 실시예에 따른 트랜지스터를 포함하는 전자 기기의 구조의 다른 한 예를 도시하는 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 것만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 것, 물리적으로 연결되는 것뿐만 아니라 전기적으로 연결되는 것, 또는 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 일체인 것을 의미할 수 있다.
이하에서는 도면을 참조하여 다양한 실시예와 변형예들을 상세하게 설명한다.
먼저 도 1을 참고하여, 한 실시예에 따른 트랜지스터에 대하여 설명한다. 도 1은 한 실시예에 따른 트랜지스터의 단면도이다.
한 실시예에 따른 트랜지스터(1000)는 절연막(100)에 형성된 트렌치(trench)(110), 트렌치(110) 내에 위치하는 반도체층(120), 제1 절연층(130), 제어 전극(140), 제2 절연층(150), 입력 전극(160a) 및 출력 전극(160b)을 포함할 수 있다.
절연막(100)에 형성된 트렌치(110)의 평면상 폭(aa)보다 깊이(bb)가 더 클 수 있다. 이처럼, 트렌치(110)의 폭(aa)보다 깊이(bb)를 크게 형성함으로써, 평면상 절연막(100)의 좁은 영역 내에 트렌치(110)를 형성할 수 있고, 트렌치(110)가 차지하는 평면적을 좁게 하지 않을 수 있다.
반도체층(120)은 트렌치(110)의 하부면과 측면 위에 위치할 수 있고, 절연막(100)의 일부분 위에도 위치할 수 있다.
반도체층(120)은 금속 산화물 반도체(Metal Oxide Compound Semiconductor)를 포함할 수 있다. 예를 들어, 금속 산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물,In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 반도체(135)는 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
반도체층(120)은 금속 산화물 반도체층을 포함함으로써, 절연막(100)의 좁은 영역 내에 형성되는 트렌치(110) 내의 측벽에 적층될 수 있다. 예를 들어, 반도체층(120)은 고진공 상태에서 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)으로 형성될 수 있다. 반도체층(120)은 트렌치(110)의 하부면과 측면에 균일하고 얇은 층으로 적층될 수 있다.
반도체층(120)은 절연막(100) 위에도 적어도 일부분 위치할 수 있다. 반도체층(120)은 트렌치(110) 내에 위치하고 제1 절연층(130)을 사이에 두고 제어 전극(140)과 중첩하는 채널 영역(121), 절연막(100) 위에 위치하고 제어 전극(140)을 사이에 두고 양측에 위치하는 소스 영역(120a) 및 드레인 영역(120b)을 포함할 수 있다. 채널 영역(121)은 주로 트렌치(110)의 측면을 따라 수직 방향으로 형성될 수 있다.
제1 절연층(130)은 트렌치(110) 내에 위치하는 반도체층(120) 위에 위치할 수 있다. 예를 들어, 제1 절연층(130)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 그리고 실리콘질산화물(SiOxNy)과 같은 무기 절연 물질을 포함할 수 있다.
제1 절연층(130)은 트렌치(110) 내의 반도체층(120) 위에 트렌치(110)의 하부면과 측면과 중첩하도록 거의 균일한 두께로 형성될 수 있다.
제어 전극(140)은 트렌치(110) 내에 위치하는 제1 절연층(130) 위에 위치할 수 있다. 제어 전극(140)은 트렌치(110) 내의 제1 절연층(130) 위에 트렌치(110)를 채우도록 형성될 수 있다.
제2 절연층(150)은 제어 전극(140), 제1 절연층(130), 반도체층(120)의 소스 영역(120a) 및 드레인 영역(120b) 중 일부분과 중첩하도록 위치할 수 있다.
제2 절연층(150)에 의해 덮여지지 않는 반도체층(120)의 소스 영역(120a) 및 드레인 영역(120b) 위에는 입력 전극(160a) 및 출력 전극(160b)이 위치할 수 있다.
이처럼, 절연막(100)의 트렌치(110) 내에 금속 산화물 반도체를 포함하는 반도체층(120), 제1 절연층(130), 제어 전극(140)을 형성함으로써, 트랜지스터(1000)의 채널 영역(121)은 절연막(100)의 트렌치(110) 내에서 제어 전극(140)과 중첩하는 반도체층(120)에 형성되고, 평면상 절연막(100)의 좁은 영역 내에 트렌치(110)를 형성하는 바, 트랜지스터(1000)의 채널 영역(121)이 차지하는 단면적을 크게하지 않으면서도, 트랜지스터(1000)의 채널 영역(121)의 길이를 길게할 수 있어, 오프 스테이트(off-state)에서 소스 영역(120a)과 드레인 영역(120b) 사이의 누설 전류를 줄일 수 있고, 트랜지스터(1000)의 채널 영역(121)이 차지하는 단면적을 크게하지 않으면서도, 트랜지스터(1000)의 채널 영역(121)의 폭을 넓게 할 수 있다.
그러면, 도 1과 함께 도 2 내지 도 7을 참고하여, 한 실시예에 따른 트랜지스터(1000)의 제조 방법에 대하여 설명한다. 도 2 내지 도 7은 한 실시예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 2에 도시한 바와 같이, 절연막(100)에 트렌치(110)를 형성한다. 트렌치(110)는 평면상 폭(aa)보다 깊이(bb)가 더 크도록 형성될 수 있다. 이처럼, 트렌치(110)의 폭보다 깊이를 크게 형성함으로써, 평면상 절연막(100)의 좁은 영역 내에 트렌치(110)를 형성할 수 있고, 트렌치(110)가 차지하는 평면적을 좁게 하지 않을 수 있다.
다음으로, 도 3에 도시한 바와 같이, 트렌치(110) 내에 반도체층(120)을 형성한다. 반도체층(120)은 금속 산화물 반도체(Metal Oxide Compound Semiconductor)로 형성될 수 있고, 예를 들어, 반도체층(120)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)으로 형성될 수 있다. 반도체층(120)은 트렌치(110) 내에 균일하고 얇은 층으로 적층될 수 있다. 이처럼, 반도체층(120)은 금속 산화물 반도체를 포함하도록 형성함으로써, 낮은 공정 온도하에서 적층이 가능하고, 반도체층(120)은 트렌치(110)의 하부면과 측면에 균일하고 얇은 층으로 적층될 수 있다.
이 때, 반도체층(120)은 절연막(100) 위에도 적어도 일부분 위치하도록 형성될 수 있다.
반도체층(120) 중 트렌치(110) 내에 위치하고 제1 절연층(130)을 사이에 두고 제어 전극(140)과 중첩하는 영역은 채널 영역(121)이 되고, 반도체층(120) 중 절연막(100) 위에 위치하고 제어 전극(140)을 사이에 두고 양측에 위치하는 두 영역은 소스 영역(120a) 및 드레인 영역(120b)이 될 수 있다.
다음으로, 도 4를 참고하면, 반도체층(120) 위에 제1 절연층(130)을 형성한다. 제1 절연층(130)은 트렌치(110) 내에 위치하는 반도체층(120)뿐만 아니라 절연막(100) 위에 위치하는 반도체층(120) 위에도 위치하도록 형성될 수 있다.
도 5에 도시한 바와 같이, 트렌치(110) 내의 제1 절연층(130) 위에 제어 전극(140)을 형성한다. 제어 전극(140)은 제1 절연층(130) 위에 위치하고 트렌치(110)를 완전히 메꿀 수 있도록 형성될 수 있고, 제1 절연층(130)보다 더 높이 형성될 수도 있다.
다음으로 도 6에 도시한 바와 같이, 평탄화 공정을 통해, 절연막(100) 위에 위치하는 제1 절연층(130)의 일부분과, 제1 절연층(130)보다 더 높이 형성된 제어 전극(140)의 일부분을 제거하여, 절연막(100) 위에 위치하는 반도체층(120)을 노출하고, 제어 전극(140)의 노출된 표면을 평탄화한다.
다음으로, 도 7에 도시한 바와 같이, 평탄화된 제어 전극(140)의 노출된 표면과 제1 절연층(130)의 일부분, 반도체층(120)의 소스 영역(120a) 및 드레인 영역(120b) 중 일부분과 중첩하도록 제2 절연층(150)을 형성한다. 제2 절연층(150)은 반도체층(120)의 소스 영역(120a) 및 드레인 영역(120b)과 중첩하지 않도록 형성될 수도 있다.
제2 절연층(150)에 의해 덮여있지 않은 반도체층(120)의 소스 영역(120a) 및 드레인 영역(120b) 위에 입력 전극(160a) 및 출력 전극(160b)을 형성하여, 도 1에 도시한 바와 같이, 트랜지스터(1000)를 완성할 수 있다.
도 8을 참고하여, 다른 한 실시예에 따른 트랜지스터(1000a)에 대하여 설명한다. 도 8은 다른 한 실시예에 따른 트랜지스터의 단면도이다.
도 8을 참고하면, 다른 한 실시예에 따른 트랜지스터(1000a)는 앞서 도 1을 참고로 설명한 실시예에 따른 트랜지스터(1000)와 유사하다. 동일한 구성 요소에 대한 구체적인 설명은 생략한다.
본 실시예에 따른 트랜지스터(1000a)는 절연막(100)에 형성된 트렌치(trench)(110), 트렌치(110) 내에 위치하는 반도체층(120), 제1 절연층(130), 제어 전극(140), 제2 절연층(150), 입력 영역(170a) 및 출력 영역(170b)을 포함할 수 있다.
절연막(100)에 형성된 트렌치(110)의 평면상 폭(aa)보다 깊이(bb)가 더 클 수 있다. 이처럼, 트렌치(110)의 폭(aa)보다 깊이(bb)를 크게 형성함으로써, 평면상 절연막(100)의 좁은 영역 내에 트렌치(110)를 형성할 수 있고, 트렌치(110)가 차지하는 평면적을 좁게 하지 않을 수 있다.
반도체층(120)은 금속 산화물 반도체(Metal Oxide Compound Semiconductor)를 포함할 수 있다.
반도체층(120)은 금속 산화물 반도체층을 포함함으로써, 절연막(100)의 좁은 영역 내에 형성되는 트렌치(110) 내에 적층될 수 있다. 예를 들어, 반도체층(120)은 고진공하에서 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)으로 형성될 수 있다. 반도체층(120)은 금속 산화물 반도체를 포함하도록 형성함으로써, 낮은 공정 온도하에서 적층이 가능하고, 반도체층(120)은 트렌치(110)의 하부면과 측면에 균일하고 얇은 층으로 적층될 수 있다.
반도체층(120)은 절연막(100) 위에도 적어도 일부분 위치할 수 있다. 반도체층(120) 중 트렌치(110) 내에 위치하고 제1 절연층(130)을 사이에 두고 제어 전극(140)과 중첩하는 부분은 채널 영역을 이루고, 반도체층(120) 중 절연막(100) 위에 위치하고 제어 전극(140)을 사이에 두고 양측에 위치하는 두 영역은 입력 영역(170a) 및 출력 영역(170b)을 이룰 수 있다. 반도체층(120)의 입력 영역(170a) 및 출력 영역(170b)은 불순물이 주입될 수 있고, 예를 들어 실리콘이 주입될 수 있다.
제1 절연층(130)은 트렌치(110) 내에 위치하는 반도체층(120) 위에 위치할 수 있다. 예를 들어, 제1 절연층(130)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 그리고 실리콘질산화물(SiOxNy)과 같은 무기 절연 물질을 포함할 수 있다.
제어 전극(140)은 트렌치(110) 내에 위치하는 제1 절연층(130) 위에 위치할 수 있다. 제어 전극(140)은 트렌치(110) 내의 제1 절연층(130) 위에 트렌치(110)를 채우도록 형성될 수 있다.
제2 절연층(150)은 제어 전극(140), 제1 절연층(130), 반도체층(120) 중 절연막(100) 위에 위치하는 일부분과 중첩할 수 있다.
제2 절연층(150)에 의해 덮여지지 않는 반도체층(120)에는 분순물이 주입되어 도전성을 가질 수 있고, 입력 영역(170a) 및 출력 영역(170b)이 될 수 있다.
이처럼, 절연막(100)의 트렌치(110) 내에 반도체층(120), 제1 절연층(130), 제어 전극(140)을 형성함으로써, 트랜지스터(1000)의 채널 영역은 절연막(100)의 트렌치(110) 내에서 제어 전극(140)과 중첩하는 반도체층(120)에 형성되고, 평면상 절연막(100)의 좁은 영역 내에 트렌치(110)를 형성하는 바, 트랜지스터(1000)의 채널 영역(121)이 차지하는 단면적을 크게 하지 않으면서도, 트랜지스터(1000)의 채널 영역(121)의 폭을 넓게 할 수 있다.
그러면, 도 8과 함께 도 9 내지 도 15를 참고하여, 다른 한 실시예에 따른 트랜지스터(1000)의 제조 방법에 대하여 설명한다. 도 9 내지 도 15는 다른 한 실시예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.
도 9에 도시한 바와 같이, 절연막(100)에 트렌치(110)를 형성한다. 트렌치(110)는 평면상 폭(aa)보다 깊이(bb)가 더 크도록 형성될 수 있다. 이처럼, 트렌치(110)의 폭(aa)보다 깊이(bb)를 크게 형성함으로써, 평면상 절연막(100)의 좁은 영역 내에 트렌치(110)를 형성할 수 있고, 트렌치(110)가 차지하는 평면적을 좁게 하지 않을 수 있다.
다음으로, 도 10에 도시한 바와 같이, 트렌치(110) 내에 반도체층(120)을 형성한다. 반도체층(120)은 금속 산화물 반도체(Metal Oxide Compound Semiconductor)로 형성될 수 있고, 예를 들어, 반도체층(120)은 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)으로 형성될 수 있다. 반도체층(120)은 트렌치(110) 내에 균일하고 얇은 층으로 적층될 수 있다.
이 때, 반도체층(120)은 절연막(100) 위에도 적어도 일부분 위치하도록 형성될 수 있다.
반도체층(120) 중 트렌치(110) 내에 위치하고 제1 절연층(130)을 사이에 두고 제어 전극(140)과 중첩하는 영역은 채널 영역이 되고, 반도체층(120) 중 절연막(100) 위에 위치하고 제어 전극(140)을 사이에 두고 양측에 위치하는 두 영역은 뒤에서 설명하는 바와 같이 분술물이 도핑되어 도전성을 가져 입력 영역(170a) 및 출력 영역(170b)이 될 수 있다.
도 11에 도시한 바와 같이, 반도체층(120) 위에 제1 절연층(130)을 형성할 수 있다. 제1 절연층(130)은 트렌치(110) 내에 위치하는 반도체층(120)뿐만 아니라 절연막(100) 위에 위치하는 반도체층(120)의 일부분 위에도 위치하도록 형성될 수 있다. 예를 들어, 제1 절연층(130)은 실리콘산화물(SiOx), 실리콘질화물(SiNx), 그리고 실리콘질산화물(SiOxNy)과 같은 무기 절연 물질로 형성될 수 있다
도 12에 도시한 바와 같이, 트렌치(110) 내의 제1 절연층(130) 위에 제어 전극(140)을 형성한다. 제어 전극(140)은 제1 절연층(130) 위에 위치하고 트렌치(110)를 완전히 메꿀 수 있도록 형성될 수 있고, 제1 절연층(130)보다 더 높이 형성될 수도 있다.
다음으로 도 13에 도시한 바와 같이, 평탄화 공정을 통해, 절연막(100) 위에 위치하는 제1 절연층(130)의 일부분과, 제1 절연층(130)보다 더 높이 형성된 제어 전극(140)의 일부분을 제거하여, 절연막(100) 위에 위치하는 반도체층(120)을 노출하고, 제어 전극(140)의 노출된 표면을 평탄화한다.
다음으로, 도 14에 도시한 바와 같이, 평탄화된 제어 전극(140)의 노출된 표면과 제1 절연층(130)의 일부분, 반도체층(120)의 일부분과 중첩하도록 제2 절연층(150)을 형성한다. 제2 절연층(150)은 반도체층(120) 중 절연막(100) 위에 위치하는 부분과 중첩하지 않도록 형성될 수도 있다.
도 15를 참고하면, 제2 절연층(150)에 의해 덮여있지 않은 반도체층(120) 중 일부분에 불순물을 주입하여, 반도체층(120)의 일부분을 도전성을 가지도록 하여 입력 영역(170a) 및 출력 영역(170b)을 형성함으로써, 도 8에 도시한 트랜지스터(1000a)를 완성할 수 있다.
이제, 도 16을 참고하여, 한 실시예에 따른 트랜지스터를 포함하는 전자 기기(2000)에 대하여 설명한다. 도 16은 한 실시예에 따른 트랜지스터를 포함하는 전자 기기를 도시한 간략도이다.
도 16을 참고하면, 본 실시예에 따른 트랜지스터를 포함하는 전자 기기(2000)는 제1 층 구조(L1)와 제2 층 구조(L2)가 적층될 수 있다. 도시한 실시예에서는 두 개의 층 구조, 제1 층 구조(L1)와 제2 층 구조(L2)가 적층된 것으로 설명하였으나, 이에 한정되지 않고, 복수의 층 구조가 적층될 수 있다.
제1 층 구조(L1)와 제2 층 구조(L2)는 유사한 층간 구조를 가질 수 있다.
예를 들어, 제1 층 구조(L1)와 제2 층 구조(L2)는 앞서 도 1에 도시한 실시예에 따른 트랜지스터(1000) 또는 도 8에 도시한 실시예에 따른 트랜지스터(1000a), 그리고 트랜지스터(1000/1000a)에 연결부(210a)를 통해 연결되어 있는 캐패시터(C)를 포함할 수 있다. 전자 기기(2000)는 캐패시터(C)에 정보를 저장할 수 있고, 전자 기기(2000)는 디램(DRAM: dynamic random access memory)일 수 있다.
본 실시예에 따른 트랜지스터를 포함하는 전자 기기(2000)는 앞서 도 1에 도시한 실시예에 따른 트랜지스터(1000) 또는 도 8에 도시한 실시예에 따른 트랜지스터(1000a)를 포함할 수 있다. 따라서, 트랜지스터(1000/1000a)는 절연막(100)의 트렌치(110) 내에 위치하고 금속 산화물 반도체를 포함하는 반도체층(120), 트렌치(110) 내에서 제1 절연층(130)을 사이에 두고 반도체층(120)과 중첩하는 제어 전극(140)을 포함함으로써, 트랜지스터(1000/1000a)의 채널 영역(121)은 절연막(100)의 트렌치(110) 내에서 제어 전극(140)과 중첩하는 반도체층(120)에 형성되고, 트렌치(110)는 평면상 절연막(100)의 좁은 영역 내에 형성되는 바, 트랜지스터(1000/1000a)의 채널 영역(121)이 차지하는 단면적을 크게 하지 않으면서도, 트랜지스터(1000/1000a)의 채널 영역(121)의 길이를 길게할 수 있어, 오프 스테이트(off-state)에서 소스 영역과 드레인 영역 사이의 누설 전류를 줄일 수 있고, 채널 영역(121)의 폭을 넓게 할 수 있다. 따라서, 전자 기기(2000)의 크기를 크게 하지 않고 트랜지스터(1000/1000a)의 성능을 높일 수 있다.
앞서 도 1 내지 도 7을 참고로 설명한 실시예에 따른 트랜지스터(1000), 그리고 도 8 내지 도 15를 참고로 설명한 실시예에 따른 트랜지스터(1000a)의 많은 특징들은 도 16의 실시예에 따른 전자 기기(2000)에 모두 적용 가능하다.
그러면, 도 17을 참고하여, 다른 한 실시예에 따른 트랜지스터를 포함하는 전자 기기에 대하여 설명한다. 도 17은 다른 한 실시예에 따른 전자 기기의 회로도이다.
도 17을 참고하면, 본 실시예에 따른 트랜지스터를 포함하는 전자 기기(3000)는 비트라인(BL)에 연결되어 있는 제1 트랜지스터(M1), 비트라인(BLB)에 연결되어 있는 제2 트랜지스터(M2), 제1 트랜지스터(M1)와 제2 트랜지스터(M2) 사이에 연결되어 있는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함한다. 제3 트랜지스터(M3)와 제4 트랜지스터(M4)는 인버터일 수 있고, 제3 트랜지스터(M3)는 전원 전압(VDD)에 접속되고, 제4 트랜지스터(M4)는 전원 전압(VSS)에 접속된다.
본 실시예에 따른 트랜지스터를 포함하는 전자 기기(3000)는 유사(Pseudo) 에스램(SRAM; Static random access memory)일 수 있다.
그러면, 도 17과 함께 도 18을 참고하여, 한 실시예에 따른 트랜지스터를 포함하는 전자 기기(3000a)의 구조의 한 예에 대하여 설명한다. 도 18은 한 실시예에 따른 트랜지스터를 포함하는 전자 기기의 구조의 한 예를 도시하는 단면도이다.
도 18을 참고하면, 본 실시예에 따른 트랜지스터를 포함하는 전자 기기(3000a)의 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 도 1에 도시한 실시예에 따른 트랜지스터(1000) 또는 도 8에 도시한 실시예에 따른 트랜지스터(1000a)와 같은 구조를 가질 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)에 연결되어 있는 인버터(M3/M4)는 기판(30)에 형성되어 있는 트렌치(310), 트렌치(310) 내와 기판(30) 위에 형성되어 있는 제1 절연막(320a), 제1 절연막(320a) 위에 위치하는 제어 전극(330), 제어 전극(330) 위에 위치하는 제2 절연막(320b), 제2 절연막(320b) 위에 위치하고, 트렌치(310) 내와 기판(30) 위에 위치하는 반도체층(340)을 포함한다.
반도체층(340)은 트렌치(310) 내에 위치하고 금속 산화물 반도체를 포함한다.
제1 절연막(320a)을 사이에 두고 제어 전극(330)과 중첩하는 기판(30)의 일부분은 제1 채널 영역(31a)을 이룰 수 있고, 제2 절연막(320b)을 사이에 두고 제어 전극(330)과 중첩하는 반도체층(340)은 제2 채널 영역(31b)을 이룰 수 있다.
인버터(M3/M4)의 제1 채널 영역(31a)과 제2 채널 영역(31b)은 연결 전극(33)을 통해 제2 트랜지스터(M2)에 연결될 수 있다.
인버터(M3/M4)의 제1 채널 영역(31a)과 제2 채널 영역(31b)은 기판(30)에 형성되어 있는 트렌치(310) 내에 형성되고, 제2 채널 영역(31b)을 이루는 반도체층(340)은 금속 산화물 반도체를 포함한다. 또한, 기판(30)의 트렌치(310)는 평면상 기판(30)의 좁은 영역 내에 형성되는 바, 반도체층(340)이 차지하는 단면적을 크게 하지 않으면서도, 제2 채널 영역(31b)의 폭을 넓게 할 수 있다.
또한, 앞서 설명한 바와 같이, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 도 1을 참고로 설명한 실시예에 따른 트랜지스터(1000) 또는 도 8을 참고로 설명한 실시예에 따른 트랜지스터(1000a)와 같은 구조를 가질 수 있다. 절연막(100)에 형성된 트렌치(110)는 평면상 절연막(100)의 좁은 영역 내에 형성되는 바, 트랜지스터(1000)의 채널 영역(121)이 차지하는 단면적을 크게 하지 않으면서도, 트랜지스터(1000)의 채널 영역(121)의 길이를 길게할 수 있어, 오프 스테이트에서 소스 영역과 드레인 영역 사이의 누설 전류를 줄일 수 있고, 채널 영역의 폭을 넓게 할 수 있다. 따라서, 전자 기기(3000a)의 크기를 크게 하지 않고 트랜지스터(1000/1000a)를 포함하는 전자 기기(3000a)의 성능을 높일 수 있다.
앞서 도 1 내지 도 7을 참고로 설명한 실시예에 따른 트랜지스터(1000), 그리고 도 8 내지 도 15를 참고로 설명한 실시예에 따른 트랜지스터(1000a)의 많은 특징들은 도 18의 실시예에 따른 전자 기기(3000a)에 모두 적용 가능하다.
도 17과 함께 도 19를 참고하여, 다른 한 실시예에 따른 트랜지스터를 포함하는 전자 기기(3000b)에 대하여 설명한다. 도 19는 다른 한 실시예에 따른 트랜지스터를 포함하는 전자 기기의 구조의 다른 한 예를 도시하는 단면도이다.
도 19를 참고하면, 본 실시예에 따른 트랜지스터를 포함하는 전자 기기(3000b)의 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 도 1에 도시한 실시예에 따른 트랜지스터(1000) 또는 도 8에 도시한 실시예에 따른 트랜지스터(1000a)와 같은 구조를 가질 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)에 연결되어 있는 인버터(M3/M4)는 기판(400)에 형성되어 있는 두 개의 불순물 영역(401a, 401b), 기판(400) 위에 위치하는 제1 절연층(402), 제1 절연층(402) 위에 위치하는 제어 전극(403), 제어 전극(403) 위에 위치하는 제2 절연층(405), 제2 절연층(405) 위에 위치하는 반도체층(410)을 포함한다.
반도체층(410)은 트렌치(310) 내에 위치하고 금속 산화물 반도체를 포함한다.
기판(400)에 형성되어 있는 두 개의 불순물 영역(401a, 401b) 사이의 영역은 제1 절연층(402)을 사이에 두고 제어 전극(403)과 중첩하여 제1 채널 영역을 이룰 수 있고, 반도체층(410)은 제2 절연층(405)을 사이에 두고 제어 전극(403)과 중첩하여 제2 채널 영역(401c)을 이룰 수 있다.
제어 전극(403)은 연결 부재(51, 53)를 통해 제1 트랜지스터(M1)에 연결될 수 있고, 제2 채널 영역(401c)과 불순물 영역(401b)은 연결 전극들(52a, 52b, 54a, 54b)을 통해 제2 트랜지스터(M2)에 연결될 수 있다.
인버터(M3/M4)의 제2 채널 영역(31b)을 이루는 반도체층(410)은 금속 산화물 반도체를 포함한다. 또한, 앞서 설명한 바와 같이, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 도 1을 참고로 설명한 실시예에 따른 트랜지스터(1000) 또는 도 8을 참고로 설명한 실시예에 따른 트랜지스터(1000a)와 같은 구조를 가질 수 있다. 절연막(100)에 형성된 트렌치(110)는 평면상 절연막(100)의 좁은 영역 내에 형성되는 바, 트랜지스터(1000)의 채널 영역(121)이 차지하는 단면적을 크게 하지 않으면서도, 트랜지스터(1000)의 채널 영역(121)의 길이를 길게할 수 있어, 오프 스테이트에서 소스 영역과 드레인 영역 사이의 누설 전류를 줄일 수 있고, 채널 영역의 폭을 넓게 할 수 있다. 따라서, 전자 기기(3000a)의 크기를 크게 하지 않고 트랜지스터(1000/1000a)를 포함하는 전자 기기(3000a)의 성능을 높일 수 있다.
앞서 도 1 내지 도 7을 참고로 설명한 실시예에 따른 트랜지스터(1000), 그리고 도 8 내지 도 15를 참고로 설명한 실시예에 따른 트랜지스터(1000a)의 많은 특징들은 도 19의 실시예에 따른 전자 기기(3000a)에 모두 적용 가능하다.
실시예들에 따른 트랜지스터(1000, 1000a)와 이를 포함하는 전자 기기(2000, 3000a, 3000b)에 따르면, 금속 산화물 반도체를 포함하는 반도체층을 포함하고, 금속 산화물 반도체층을 포함하는 반도체층은 트렌치 내에서 제어 전극과 중첩하여 채널 영역을 이루는 바, 채널 영역이 차지하는 단면적을 크게 하지 않으면서도, 트랜지스터의 채널 영역의 길이를 늘려 누설 전류를 줄일 수 있고, 채널 영역의 폭을 넓게 할 수도 있다. 따라서, 트랜지스터와 전자 기기의 크기를 크게 하지 않고 성능을 높일 수 있어, 트랜지스터의 성능을 높이면서도 고해상도를 구현할 수 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
110: 트렌치
1000, 1000a: 트랜지스터
120: 반도체층
120a, 120b: 소스 영역, 드레인 영역
121: 채널 영역
130, 150: 절연층
140: 제어 전극
160a, 160b: 입력 전극, 출력 전극
170a, 170b: 입력 영역, 출력 영역
2000, 3000, 3000a, 3000b: 전자 기기
C: 캐패시터

Claims (20)

  1. 절연막에 형성된 트렌치,
    상기 트렌치의 하부면과 측면 위에 위치하는 반도체층,
    상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극, 그리고
    상기 반도체층에 연결된 소스 영역 및 드레인 영역을 포함하고,
    상기 반도체층은 금속 산화물 반도체를 포함하는 트랜지스터.
  2. 제1항에서,
    상기 반도체층과 상기 제어 전극 사이에 위치하고, 상기 트렌치의 상기 하부면과 상기 측면과 중첩하는 제1 절연층을 더 포함하는 트랜지스터.
  3. 제2항에서,
    상기 반도체층의 채널 영역은 상기 트렌치의 상기 측면을 따라 수직 방향으로 형성되는 트랜지스터.
  4. 제1항에서,
    상기 제어 전극은 상기 트렌치를 채우도록 배치되는 트랜지스터.
  5. 제1항에서,
    상기 제어 전극과 상기 절연막 위에 위치하는 제2 절연층을 더 포함하는 트랜지스터.
  6. 제5항에서,
    상기 소스 영역 및 상기 드레인 영역은 상기 절연막 위에 위치하고, 상기 제2 절연층과 중첩하지 않는 트랜지스터.
  7. 제6항에서,
    상기 소스 영역 위에 위치하는 입력 전극과 상기 드레인 영역 위에 위치하는 출력 전극을 더 포함하는 트랜지스터.
  8. 제6항에서,
    상기 소스 영역 및 상기 드레인 영역에는 불순물이 주입된 트랜지스터.
  9. 절연막에 형성된 트렌치,
    상기 트렌치의 하부면과 측면 위에 위치하고 금속 산화물 반도체를 포함하는 반도체층,
    상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극,
    상기 반도체층에 연결된 소스 영역 및 드레인 영역, 그리고
    상기 드레인 영역에 연결되어 있는 캐패시터를 포함하는 전자 장치.
  10. 제9항에서,
    상기 반도체층의 채널 영역은 상기 트렌치의 상기 측면을 따라 수직 방향으로 형성되는 전자 장치.
  11. 제10항에서,
    상기 제어 전극은 상기 트렌치를 채우도록 배치되는 전자 장치.
  12. 제9항에서,
    상기 반도체층과 상기 제어 전극 사이에 위치하고, 상기 트렌치의 상기 하부면과 상기 측면과 중첩하는 제1 절연층, 그리고
    상기 제어 전극과 상기 절연막 위에 위치하는 제2 절연층을 더 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 상기 절연막 위에 위치하고, 상기 제2 절연층과 중첩하지 않는 전자 장치.
  13. 제12항에서,
    상기 소스 영역 위에 위치하는 입력 전극과 상기 드레인 영역 위에 위치하는 출력 전극을 더 포함하는 전자 장치.
  14. 제12항에서,
    상기 소스 영역 및 상기 드레인 영역에는 불순물이 주입된 전자 장치.
  15. 절연막에 형성된 트렌치,
    상기 트렌치의 하부면과 측면 위에 위치하고 금속 산화물 반도체를 포함하는 반도체층,
    상기 반도체층과 중첩하고, 상기 트렌치 내에 위치하는 제어 전극,
    상기 반도체층에 연결된 소스 영역 및 드레인 영역, 그리고
    상기 드레인 영역에 연결되어 있는 인버터를 포함하는 전자 장치.
  16. 제15항에서,
    상기 인버터는 제1 금속 산화물 반도체를 포함하는 전자 장치.
  17. 제16항에서,
    상기 인버터는 기판에 형성된 제1 트렌치,
    상기 제1 트랜치 내에 형성된 제1 절연층,
    상기 제1 트랜치 내에 형성되고, 상기 제1 절연층 위에 위치하는 제1 제어 전극,
    상기 제1 트랜치 내에 형성되고, 상기 제1 제어 전극 위에 위치하는 제2 절연층,
    상기 제1 트랜치 내에 형성되고, 상기 제2 절연층 위에 위치하는 상기 제1 금속 산화물 반도체를 포함하는 전자 장치.
  18. 제17항에서,
    상기 제1 절연층, 상기 제1 제어 전극, 상기 제2 절연층, 상기 제1 금속 산화물 반도체는 상기 제1 트렌치의 하부면과 측면과 중첩하도록 배치되는 전자 장치.
  19. 제15항에서,
    상기 반도체층의 채널 영역은 상기 트렌치의 상기 측면을 따라 수직 방향으로 형성되는 전자 장치.
  20. 제19항에서,
    상기 제어 전극은 상기 트렌치를 채우도록 배치되는 전자 장치.
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