以下、一実施の形態について図に基づいて説明する。
(実施の形態1)
図1を参照して、一実施の形態の半導体装置DVは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板SUBの主表面上に複数種類の回路が形成された半導体チップである。一例として、半導体装置DVを構成する回路として、メモリセルアレイ(メモリセル領域)と、周辺回路領域と、パッド領域PDとを有している。
メモリセルアレイはSRAMを含む、半導体装置DVの主要なメモリ領域である。平面視におけるメモリセルアレイの外部には周辺回路領域およびパッド領域PDが形成されている。パッド領域PDはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
次に、本実施の形態としての半導体装置の構成について図2のメモリセルを挙げて説明する。
図2を参照して、本実施の形態における半導体装置は、ビット線対BLおよびZBLと、ワード線WLと、フリップフロップ回路と、1対のアクセストランジスタT5,T6とを有するSRAM(スタティック型メモリセル)をメモリセル領域に有する。
フリップフロップ回路は、ドライバトランジスタT1,T2と、負荷トランジスタT3,T4とを有している。ドライバトランジスタT1および負荷トランジスタT3は一方のCMOS(Complementary Metal Oxide Semiconductor)インバータを形成し、ドライバトランジスタT2および負荷トランジスタT4は他方のCMOSインバータを形成している。フリップフロップ回路は、これらの2つのCMOSインバータからなる。SRAMはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。
フリップフロップ回路を構成するドライバトランジスタT1,T2は、たとえばnチャネル型のMOSトランジスタである。負荷トランジスタT3,T4は、たとえばpチャネル型のMOSトランジスタである。またアクセストランジスタT5,T6は、たとえばnチャネル型のMOSトランジスタである。
フリップフロップ回路においては、ドライバトランジスタT2および負荷トランジスタT4のゲート電極がアクセストランジスタT5のソース電極Sと電気的に接続される。アクセストランジスタT5のソース電極SはドライバトランジスタT1および負荷トランジスタT3のドレイン電極Dと電気的に接続されており、これらが接続された領域は第1の記憶ノード部N1として機能する。
フリップフロップ回路においては、ドライバトランジスタT1および負荷トランジスタT3のゲート電極がアクセストランジスタT6のソース電極Sと電気的に接続される。アクセストランジスタT6のソース電極SはドライバトランジスタT2および負荷トランジスタT4のドレイン電極Dと電気的に接続されており、これらが接続された領域は第2の記憶ノード部N2として機能する。
ドライバトランジスタT1,T2のソース電極SはGND電位に電気的に接続されており、負荷トランジスタT3,T4のソース電極Sは、電圧Vccを印加するVcc配線に電気的に接続されている。1対のビット線対BLおよびZBLのそれぞれは、1対のアクセストランジスタT5およびT6のドレイン電極Dと接続される。
次に、図2に示す半導体装置のより具体的な構成について、図3の概略平面図および図4〜図6の概略断面図を用いて説明する。
図3および図4を参照して、半導体基板SUB内にはn型ウェル領域NWRとp型ウェル領域PWRとが形成されている。n型ウェル領域NWRは半導体基板SUBのn型ウェル形成用領域NWにおける主表面S1に、p型ウェル領域PWRは半導体基板SUBのp型ウェル形成用領域PWにおける主表面S1に、それぞれ形成されている。
図3においては、p型ウェル形成用領域PWとn型ウェル形成用領域NWとは図の左右方向に交互に配置されている。図の左右方向に関して隣り合うp型ウェル領域PWRとn型ウェル領域NWRとは、半導体基板SUB内において互いに接するように配置されている。p型ウェル領域PWRとn型ウェル領域NWRとが接する部分はp型ウェル領域PWRとn型ウェル領域NWRとの境界部BDRとして形成されている。p型ウェル領域PWRとn型ウェル領域NWRとは図3の上下方向に帯状に延びるような矩形の平面形状を有している。
図3においては省略されているが、基本的に平面視において図3に示す左側から右側へp型ウェル領域PWR、n型ウェル領域NWR、p型ウェル領域PWRの順に並ぶ構成を1つの単位として、この1つの単位が半導体基板SUB内において行列状に繰り返されるように配置されている。
半導体基板SUBのn型ウェル形成用領域NWおよびp型ウェル形成用領域PWが並ぶ主表面S1上には、図の左右方向に帯状に延在する連続ゲート電極G1,G2が形成されている。連続ゲート電極G1は、図2においてCMOSインバータを形成するたとえば1対のドライバトランジスタT1および負荷トランジスタT3のそれぞれのゲート電極が一体として連続するように長く延在するゲート電極として形成されたものである。
具体的には、連続ゲート電極G1は、図3の左側のp型ウェル領域PWRとこれに接する図3の中央のn型ウェル領域NWRとを跨ぐように図3の左右方向に延びている。連続ゲート電極G1は、n型ウェル領域NWR側に形成されるゲート電極PG(第1のゲート電極)と、p型ウェル領域PWR側に形成されるゲート電極NG(第2のゲート電極)とを含んでいる。ゲート電極PGは、n型ウェル領域NWRに形成されたpチャネル型のMOSトランジスタとしての負荷トランジスタT3のゲート電極であり、p型導電性不純物(たとえばボロン)を多数キャリアとして含んでいる。同様にゲート電極NGは、p型ウェル領域PWRに形成されたnチャネル型のMOSトランジスタとしてのドライバトランジスタT1のゲート電極であり、n型導電性不純物(たとえばリン)を多数キャリアとして含んでいる。
上記と同様に、連続ゲート電極G2は、図3の中央のn型ウェル領域NWRとこれに接する図3の右側のp型ウェル領域PWRとを跨ぐように図3の左右方向に延びている。連続ゲート電極G2は、n型ウェル領域NWR側に形成されるゲート電極PG(第1のゲート電極)と、p型ウェル領域PWR側に形成されるゲート電極NG(第2のゲート電極)とを含んでいる。ゲート電極PGは、n型ウェル領域NWRに形成されたpチャネル型のMOSトランジスタとしての負荷トランジスタT4のゲート電極であり、p型導電性不純物を多数キャリアとして含んでいる。同様にゲート電極NGは、p型ウェル領域PWRに形成されたnチャネル型のMOSトランジスタとしてのドライバトランジスタT2のゲート電極であり、n型導電性不純物を多数キャリアとして含んでいる。
連続ゲート電極G1,G2には、ゲート電極PGとゲート電極NGとの間に緩衝領域BFRが形成されている。緩衝領域BFRは、ゲート電極PGの多数キャリアとしてのp型導電性不純物と、ゲート電極NGの多数キャリアとしてのn型導電性不純物との双方の濃度が、ゲート電極PG,NGに比べて非常に低い領域である。具体的には、緩衝領域BFRにおいては、n型導電性不純物とp型導電性不純物との濃度がいずれも5×1019cm-3以下となっている。また緩衝領域BFRは、その半導体基板SUBの主表面S1に沿う方向(図3および図4の左右方向:ゲート電極NGとゲート電極PGとを結ぶ方向)に関する幅が100nm以上となっている。
上記の連続ゲート電極G1,G2と間隔をあけて、半導体基板SUBの主表面S1上には、アクセスゲート電極GAが形成されている。アクセスゲート電極GAは、図2におけるアクセストランジスタT5,T6のそれぞれに含まれるゲート電極として形成されている。
このうちnチャネル型のMOSトランジスタであるアクセストランジスタT5のアクセスゲート電極GAは、単独で(ゲート電極G2とは一体となっていない別の独立ゲート電極として)ゲート電極G2の延在する図3の左右方向の延長線上であり、かつ図3の左側のp型ウェル領域PWRの主表面S1上に形成されている。同様に、nチャネル型のMOSトランジスタであるアクセストランジスタT6のアクセスゲート電極GAは、単独で(ゲート電極G1とは一体となっていない別の独立ゲート電極として)ゲート電極G1の延在する図3の左右方向の延長線上であり、かつ図3の右側のp型ウェル領域PWRの主表面S1上に形成されている。
以上のゲート電極G1,G2,GAは、いずれも、半導体基板SUBの主表面S1上に、図4に示すゲート絶縁膜GIを介在して形成されている。
主に図3を参照して、上記のトランジスタT1〜T6のそれぞれは、活性領域ARを有している。活性領域ARは、トランジスタT1,T3の連続ゲート電極G1を挟むように図3の上下方向に互いに間隔をおいて配置されている。この活性領域ARには、連続ゲート電極G1を挟んで1対のソース/ドレイン領域が形成されている。同様に活性領域ARは、トランジスタT2,T4の連続ゲート電極G2を挟むように図3の上下方向に互いに間隔をおいて配置されており、活性領域ARには連続ゲート電極G2を挟んで1対のソース/ドレイン領域が形成されている。トランジスタT5,T6のそれぞれにおいても同様に、アクセスゲート電極GAを挟むように1対形成された活性領域ARに、1対のソース/ドレイン領域が形成されている。
ドライバトランジスタT1,T2の一方の活性領域AR(ソース電極)につながるコンタクトC1,C2は、図2に示すGND電位に電気的に接続されている。またアクセストランジスタT5,T6の一方の活性領域AR(ドレイン電極)につながるコンタクトC3,C4は、図2に示すビット線対BL,ZBLに電気的に接続されている。また負荷トランジスタT3,T4の一方の活性領域AR(ソース領域)につながるコンタクトC5,C6は、電圧Vccを印加するVcc配線に、アクセストランジスタT5,T6のアクセスゲート電極GAにつながるコンタクトC7,C8はワード線WLにそれぞれ接続されている。さらに図3中の第1の記憶ノード部N1a,N1bはいずれも図2中の第1の記憶ノード部N1に対応し、図3中の第2の記憶ノード部N2a,N2bはいずれも図2中の第2の記憶ノード部N2に対応する。
主に図4を参照して、各トランジスタを構成する1対の活性領域ARに挟まれるように、半導体基板SUBの主表面S1には、チャネル層CHLが形成されている。チャネル層CHLはゲート電極G1,G2,GAのうち各トランジスタを構成する1対の活性領域ARに挟まれる領域と平面視において重なる領域に形成されている、導電性不純物の濃度が周囲の領域に比べて相対的に高い領域である。チャネル層CHLは各トランジスタの電界効果によりチャネルが形成される領域である。
半導体基板SUBの主表面S1のうち、チャネル層CHLおよび活性領域ARが形成されない領域のp型ウェル領域PWR内およびn型ウェル領域NWR内には、分離絶縁膜SIが形成されている。分離絶縁膜SIはたとえばシリコン酸化膜からなっており、隣り合う1対のトランジスタ同士を電気的に絶縁している。たとえば連続ゲート電極G1によりゲート電極が一体となったドライバトランジスタT1と負荷トランジスタT3とは、両者の間に配置される分離絶縁膜SIにより互いに電気的に絶縁されている。
ゲート電極G1,G2,GAおよびゲート絶縁膜GIの側壁には、たとえばシリコン酸化膜からなるオフセットスペーサOFと、たとえばシリコン窒化膜からなる側壁絶縁膜SWとがこの順に積層されている。
図4〜図6を参照して、ゲート電極G1,G2,GA、活性領域ARおよび分離絶縁膜SIを覆うように主表面S1上には層間絶縁膜II1が形成されている。層間絶縁膜II1上の一部の領域にはパターニングされた1層目の金属配線M1が形成されている。この1層目の金属配線M1は、層間絶縁膜II1のコンタクトホールを埋め込むように形成された記憶ノード部(たとえば図4における第2の記憶ノード部N2b)およびコンタクト(たとえば図4におけるコンタクトC8)を通じて、たとえばゲート電極G1,G2,GAおよび図3の活性領域ARに電気的に接続されている。なお上記層間絶縁膜II1のコンタクトホールの底壁にはバリアメタルBRLが形成されていてもよい。
金属配線M1を覆うように層間絶縁膜II1上には層間絶縁膜II2が形成されている。層間絶縁膜II2上に、パターニングされた金属配線M2が形成されている。図4に示されないが金属配線M2と金属配線M1とは電気的に接続されている。
金属配線M2を覆うように層間絶縁膜II2上には層間絶縁膜II3が形成されている。層間絶縁膜II3上に、パターニングされた金属配線M3が形成されている。図4においては金属配線M3は平面視において金属配線M1,M2の延在する方向と交差する方向に延在している。図4に示されないが金属配線M3と金属配線M2とは電気的に接続されている。
金属配線M3を覆うように層間絶縁膜II3上には層間絶縁膜II4が形成されている。層間絶縁膜II4上に、パターニングされた金属配線M4が形成されている。図4に示されないが金属配線M4と金属配線M3とは電気的に接続されている。金属配線M4を覆うように層間絶縁膜II4上には絶縁膜II5が形成されている。
なお図5〜図6においては、層間絶縁膜II2より上層においては図示が省略されている。
次に図7を用いて、連続ゲート電極G1を構成する各領域における各種導電性不純物の濃度分布について説明する。
図7を参照して、下側のグラフの横軸は、図4中の点線で囲まれた領域VII、すなわち緩衝領域BFRおよびゲート電極NG,PGの一部を含む領域における図の左右方向の位置座標xを示している。図7のグラフ中の位置座標xは、その真上(上下方向に延ばした方向)における拡大概略断面図中の位置に対応している。また当該グラフの縦軸は、横軸が示す各位置におけるp型およびn型の導電性不純物の濃度を示している。
グラフ中にn+で示すn型導電性不純物の濃度は、n型のゲート電極NG内においてはおおむね一定であるが、緩衝領域BFRからp型のゲート電極PGに向かうにつれて減少する。同様にグラフ中にp+で示すp型導電性不純物の濃度は、p型のゲート電極PG内においてはおおむね一定であるが、緩衝領域BFRからn型のゲート電極NGに向かうにつれて減少する。
図7より、たとえばp型導電性不純物を多数キャリアとして有しかつp型導電性不純物の濃度が5×1019cm-3を超える領域をゲート電極PG、n型導電性不純物を多数キャリアとして有しかつn型導電性不純物の濃度が5×1019cm-3を超える領域をゲート電極NGと考えることができる。このとき、CMOSインバータの各トランジスタT1〜T4を構成する各々の連続ゲート電極G1,G2内での1対のゲート電極PGとゲート電極NGとの間隔は100nm以上となっている。
この1対のゲート電極PGとゲート電極NGとに挟まれた領域は、n型導電性不純物とp型導電性不純物との濃度がいずれも5×1019cm-3以下の緩衝領域BFRとなっている。緩衝領域BFRにおけるn型導電性不純物とp型導電性不純物との濃度の和は、これと一体となるように延びているゲート電極PGおよびゲート電極NGにおけるn型導電性不純物とp型導電性不純物との濃度の和よりも相対的に小さくなっている。緩衝領域BFRの中でも最も濃度が低い(n型導電性不純物とp型導電性不純物との濃度の和が極小となっている)領域は、ほぼ境界部BDRと平面視において重なる領域となっている。
また緩衝領域BFRは、平面視において境界部BDRの少なくとも一部と重なるように形成されることが好ましい。特に図7においては、緩衝領域BFRのなかでもn型導電性不純物の濃度とp型導電性不純物の濃度とがほぼ等しくなるように両者のグラフが交わる位置が、境界部BDRとほぼ重なる(連続ゲート電極G1の真下の分離絶縁膜SIの幅方向のほぼ中央にくる)ように形成される。このような態様となっていることが特に好ましい。
次に図8および図9を用いて、連続ゲート電極G1から離れた領域における各種導電性不純物の濃度分布について説明する。
図8を参照して、境界部BDRの一部と重なり連続ゲート電極G1に隣り合う、半導体基板SUB内の絶縁膜領域を考える。この絶縁膜領域とは、たとえば図3における連続ゲート電極G1と境界部BDRとが重なる領域のやや下側の、分離絶縁膜SIが形成された(活性領域ARとゲート電極とのいずれも形成されない)領域を意味する。またグラフの縦軸および横軸については図7のグラフと同様である。
この絶縁膜領域としての分離絶縁膜SI内においては、基本的に境界部BDRよりも左側すなわちp型ウェル領域PWRと平面的に重なる領域ではn型導電性不純物の量が多く、境界部BDRよりも右側すなわちn型ウェル領域NWRと平面的に重なる領域ではp型導電性不純物の量が多い。ただしn型導電性不純物を多数キャリアとして含む領域とp型導電性不純物を多数キャリアとして含む領域との境界BRの、図8のx方向の位置座標(言い換えればn型導電性不純物とp型導電性不純物との濃度が等しい位置である境界BR)は、境界部BDRよりもやや左側すなわちp型ウェル領域PWR側に偏った位置に存在する。
なお図8の分離絶縁膜SI内におけるn型導電性不純物とp型導電性不純物との濃度の和は、図7の緩衝領域BFRにおけるn型導電性不純物とp型導電性不純物との濃度の和よりも相対的に大きくなっている。このことは、図8のグラフが示す領域のほとんどにおいてn型導電性不純物およびp型導電性不純物ともに濃度が5×1019cm-3以上となっていることからわかる。
また図8の分離絶縁膜SI内におけるn型導電性不純物とp型導電性不純物との濃度の和は、図7に示すこれに隣り合う緩衝領域BFRと一体となるように延びているゲート電極PGおよびゲート電極NGにおけるn型導電性不純物とp型導電性不純物との濃度の和よりも相対的に大きくなっている。これは分離絶縁膜SI内においては連続ゲート電極G1内に比べて導電性不純物の拡散が起こりにくく、注入された導電性不純物がそのまま留まるためである。
図9を参照して、境界部BDRの一部と重なりアクセスゲート電極GAに隣り合う、半導体基板SUB内の絶縁膜領域を考える。この絶縁膜領域とは、たとえば図3におけるアクセスゲート電極GAのやや下側でありかつ境界部BDRの一部と重なる、分離絶縁膜SIが形成された(活性領域ARとゲート電極とのいずれも形成されない)領域を意味する。またグラフの縦軸および横軸については図7、図8のグラフと同様である。
この絶縁膜領域としての分離絶縁膜SI内においても、基本的に境界部BDRよりも左側すなわちp型ウェル領域PWRと平面的に重なる領域ではn型導電性不純物の量が多く、境界部BDRよりも右側すなわちn型ウェル領域NWRと平面的に重なる領域ではp型導電性不純物の量が多い。ただしn型導電性不純物を多数キャリアとして含む領域とp型導電性不純物を多数キャリアとして含む領域との境界BRの、図8のx方向の位置座標(言い換えればn型導電性不純物とp型導電性不純物との濃度が等しい位置である境界BR)は、ほぼ境界部BDRと重なる位置に存在する。
つまり図8の連続ゲート電極G1に隣り合う絶縁膜領域でのn型導電性不純物を多数キャリアとして含む領域とp型導電性不純物を多数キャリアとして含む領域との境界BRは、図9のアクセスゲート電極GAに隣り合う絶縁膜領域でのn型導電性不純物を多数キャリアとして含む領域とp型導電性不純物を多数キャリアとして含む領域との境界BRよりもp型ウェル領域PWR側に形成される。
次に図10〜図17を用いて、特に図4に示すドライバトランジスタT1、負荷トランジスタT3およびアクセストランジスタT6が形成された領域を中心に、本実施の形態における製造方法を説明する。
図10を参照して、まずたとえばシリコンからなる半導体基板SUBが準備される。半導体基板SUBが平面視においてp型ウェル形成用領域PWとn型ウェル形成用領域NWとに区分される。通常の写真製版技術およびイオン注入技術により、所望の領域に所望の導電性不純物が注入されることにより、p型ウェル形成用領域PW内とn型ウェル形成用領域NW内とのそれぞれにp型ウェル領域PWRおよびn型ウェル領域NWRが形成される。p型ウェル領域PWRとn型ウェル領域NWRとは、図10のように互いに接することにより境界部BDRが形成されるように隣り合う。p型ウェル領域PWRとn型ウェル領域NWRとは、図3に示すように平面視において左側から右側へp型ウェル領域PWR、n型ウェル領域NWR、p型ウェル領域PWRの順に並ぶ構成を1つの単位として、この1つの単位が半導体基板SUB内において行列状に繰り返されるように形成される。
また主表面S1には、最終的に形成される複数のトランジスタのうち互いに隣り合う1対のトランジスタ同士を電気的に絶縁するための分離絶縁膜SIが形成される。分離絶縁膜SIはたとえば一般公知のLOCOS(Local Oxidation of Silicon)法またはSTI(Shallow Trench Isolation)法により形成されるシリコン酸化膜である。STI法により分離絶縁膜SIが形成される場合には、CMP(Chemical Mechanical Polishing)により分離絶縁膜SIが平坦化される。
図11を参照して、図10の隣り合う1対の分離絶縁膜SIに挟まれた領域の一部であり特に最終的に形成される複数のトランジスタのそれぞれのゲート電極の直下となる領域に、追加のイオン注入技術による導電性不純物の供給がなされる。これにより当該領域の主表面S1にはチャネル層CHLが形成される。
平坦化がなされた半導体基板SUBの表面の上にはゲート絶縁膜となるべき絶縁膜GIが形成され、その絶縁膜GI上に、ゲート電極G1,GAとなるべき導電膜PSが形成される。絶縁膜GIはたとえば熱酸化処理法により形成される。また導電膜PSはたとえばCVD(Chemical Vapor Deposition)法により形成される、導電性不純物を含まないアモルファスシリコンの薄膜である。絶縁膜GIおよび導電膜PSは、図11(図4)が示す領域においてp型ウェル領域PWRとn型ウェル領域NWRとを跨ぐように延びるように形成される。
図12(A),(B),(C)を参照して、通常の写真製版技術およびイオン注入技術により、n型ウェル領域NWRの真上に開口を有する感光体としてのフォトレジストPHRのパターンを用いて、n型ウェル領域NWRの真上の導電膜PSにp型導電性不純物(たとえばボロン)が注入される。
図12(A),(B),(C)および図16(A)を参照して、ここで用いられるフォトレジストPHRのパターンであるp型注入用マスクPMK(第1の注入用マスク)の平面形状は、基本的にn型ウェル領域NWRと重なっており、その端部EGがn型ウェル領域NWRとp型ウェル領域PWRとの境界部BDRの真上に配置される。したがって、光の照射を受けて感光した部分が除去されることによりパターンが形成されるポジ型のフォトレジストPHRを用いる場合、p型注入用マスクPMKは開口を形成すべきn型ウェル領域NWRと重なる領域が露光を受けることにより、図16(A)に示すようにp型ウェル領域PWRと重なる領域に矩形状のパターンとして形成される。ネガ型のフォトレジストPHRを用いる場合には、逆にp型注入用マスクPMKはパターンを形成すべきp型ウェル領域PWRと重なる領域が露光を受けることにより、図16(A)に示すようにp型ウェル領域PWRと重なる領域に矩形状のパターンとして形成される。
なお図12(A)は図16(A)におけるXIIA−XIIA線に沿う部分を示しており、図12(B)は図16(A)におけるXIIB−XIIB線に沿う部分を、図12(C)は図16(A)におけるXIIC−XIIC線に沿う部分を、それぞれ示している。また端部EG(境界部BDR)と、その左右側に延びる活性領域ARとの間隔aは、たとえば100nmとすることが好ましい。
図13(A),(B),(C)を参照して、通常の写真製版技術およびイオン注入技術により、p型ウェル領域PWRの真上に開口を有する感光体としてのフォトレジストPHRのパターンを用いて、p型ウェル領域PWRの真上の導電膜PSにn型導電性不純物(たとえばリン)が注入される。
図13(A),(B),(C)および図16(B)を参照して、ここで用いられるフォトレジストPHRのパターンであるn型注入用マスクNMK(第2の注入用マスク)の平面形状は、基本的にp型ウェル領域PWRと重なる領域に開口を有している。これの形成においても上記のポジ型のフォトレジストPHR、ネガ型のフォトレジストPHRのいずれが用いられてもよい。ただしポジ型、ネガ型のいずれのフォトレジストPHRが用いられる場合においても、その開口の端部EGが部分的に境界部BDRよりもp型ウェル領域PWR側(図の左側)に配置されている。なお図13(A)は図16(B)におけるXIIIA−XIIIA線に沿う部分を示しており、図13(B)は図16(B)におけるXIIIB−XIIIB線に沿う部分を、図13(C)は図16(B)におけるXIIIC−XIIIC線に沿う部分を、それぞれ示している。
具体的には図16(B)の上側半分の領域、すなわち図13(A),(B)で示す領域においては、連続ゲート電極G1およびその近傍の領域において、図の左側のp型ウェル領域PWRとn型ウェル領域NWRとの境界部BDRよりも図の左側のp型ウェル領域PWR側に寄るように端部EGが形成されている。これに対してアクセスゲート電極GAおよびその近傍の領域においては、(p型注入用マスクPMKと同様に)n型ウェル領域NWRと図の右側のp型ウェル領域PWRとの境界部BDRと重なるようにn型注入用マスクNMKの端部EGが形成されている。以上よりn型注入用マスクNMKは、連続ゲート電極G1およびその近傍の領域において、他の領域(アクセスゲート電極GAおよびその近傍の領域)よりもp型ウェル領域PWR側にその端部EGが突起した突起部TKIを有している。
図16(B)の下側半分の領域、すなわち図13(C)で示す領域についても同様に、アクセスゲート電極GAおよびその近傍の領域においては、(p型注入用マスクPMKと同様に)図の左側のp型ウェル領域PWRとn型ウェル領域NWRとの境界部BDRと重なるようにn型注入用マスクNMKの端部EGが形成されている。これに対して連続ゲート電極G2およびその近傍の領域において、n型ウェル領域NWRと図の右側のp型ウェル領域PWRとの境界部BDRよりも図の右側のp型ウェル領域PWR側に寄るように端部EGが形成されている。したがってこの領域においても、n型注入用マスクNMKは、連続ゲート電極G2およびその近傍の領域において、他の領域(アクセスゲート電極GAおよびその近傍の領域)よりもp型ウェル領域PWR側にその端部EGが突起した突起部TKIを有している。
突起部TKIは、端部EGが突起していない非突起部よりも距離bだけ突起している。距離bは図16(A)の距離aよりも短く、たとえば50nmとすることが考えられる。
以上のように、特に連続ゲート電極G1,G2を形成すべき領域およびその近傍において、アクセスゲート電極GAを形成すべき領域およびその近傍よりも、p型ウェル領域PWR側寄りに端部EGが配置されるように突起するような平面形状(突起部TKI)を有するn型注入用マスクNMKが形成され、n型導電性不純物が注入される。
以上の処理により、特に連続ゲート電極G1,G2においては、n型導電性不純物はp型導電性不純物が注入されるn型ウェル領域NWR内よりもp型ウェル領域PWR側に間隔bをあけるように注入される。
図14を参照して、通常の写真製版技術およびエッチングにより、上記の絶縁膜GIおよび導電膜PSがパターニングされて、ゲート絶縁膜GIと、ゲート電極NG,PGを含む連続ゲート電極G1との積層構造が形成される。またゲート絶縁膜GIと、n型導電性不純物を含むアクセスゲート電極GAとの積層構造が形成される。
図15を参照して、p型ウェル領域PWRおよびn型ウェル領域NWR内の半導体基板SUBの表面に、通常の写真製版技術およびイオン注入技術を用いてLDD(Lightly Doped Drain)となるn型領域およびp型領域が形成される。これは最終的には、図15に示されないが図3に示すように各トランジスタの活性領域ARのソース/ドレイン領域を構成する。
RTA(Rapid Thermal Anneal)により半導体基板SUB全体が熱処理されることにより、導電膜PSに注入されたp型導電性不純物およびn型導電性不純物が活性化される。これにより導電膜PSを構成するアモルファスシリコンが多結晶化して多結晶シリコンの連続ゲート電極G1となる。
次に半導体基板SUBの表面全面に、たとえばシリコン酸化膜とシリコン窒化膜とが順に積層して堆積される。その後、通常の写真製版技術および異方性エッチングにより、連続ゲート電極G1およびアクセスゲート電極GAの側壁には、シリコン酸化膜のオフセットスペーサOFとシリコン窒化膜NFの側壁絶縁膜SWとの積層構造が形成される。
上記のRTAによる加熱とシリコン酸化膜などの積層時の加熱とにより、連続ゲート電極G1などを構成する多結晶シリコン中のn型導電性不純物がゲート電極PGの方へ、p型導電性不純物がゲート電極NGの方へ、熱拡散(相互拡散)する。これにより、境界部BDRの真上およびその近傍においては、図7のグラフが示すような導電性不純物の濃度分布となり、上記のようにn型導電性不純物とp型導電性不純物との濃度がいずれも5×1019cm-3以下であり、ゲート電極NGとゲート電極PGとを結ぶ方向に関する幅が100nm以上である、緩衝領域BFRが形成される。緩衝領域BFRの中でも、p型導電性不純物とn型導電性不純物との濃度がほぼ等しい境界BRの位置が、境界部BDRとほぼ重なる位置となる(図7参照)。
その後、一般公知の方法により層間絶縁膜II1〜II5および金属配線M1〜M4が形成され、図4に示す構成が形成されるが、詳細な説明は省略する。
次に、図17〜図20の比較例を参照しながら、本実施の形態の作用効果を説明する。
図17および図18を参照して、比較例においても図4および図7に示す本実施の形態の概略断面図と基本的に同様の構成を有しているが、連続ゲート電極G1の構成において若干の差異を有している。具体的には、n型導電性不純物が多数キャリアであるゲート電極NGとp型導電性不純物が多数キャリアであるゲート電極PGとの境界BRが、境界部BDRよりもn型ウェル領域NWR側(図の右側)に偏っている。またn型導電性不純物およびp型導電性不純物ともに濃度が比較的低い緩衝領域BFRの、ゲート電極NGとゲート電極PGとを結ぶ方向の幅が、本実施の形態に比べて非常に狭くなっている。
図19および図20を参照して、比較例においては、図13(A)に示す連続ゲート電極G1を形成する領域におけるn型導電性不純物を注入する工程において、n型注入用マスクNMKの端部EGが、境界部BDRの真上に配置されるように形成される。これは図12における連続ゲート電極G1を形成する領域およびその近傍におけるp型導電性不純物を形成する工程、および図13におけるアクセスゲート電極GAを形成する領域およびその近傍におけるn型導電性不純物を形成する工程と同様である。したがって比較例においては、図20に示すように、n型注入用マスクNMKに突起部TKI(図16(B)参照)が形成されない。ここで図19は図20におけるXIX−XIX線に沿う部分を示している。
なお比較例においても、p型導電性不純物を注入する工程においては図12に示す本実施の形態と同様であり、開口の端部EGが境界部BDRの真上に配置されるように形成されたp型注入用マスクPMKが用いられる。その他、基本的に比較例の製造方法は、実施の形態1の図13に相当する工程以外の工程(実施の形態1の図10〜図12および図14〜図15の工程)については実施の形態1の製造方法と同様である。
すなわち比較例においては、連続ゲート電極G1を形成しようとする領域およびその近傍を含む図20の上下方向に関するすべての領域において、p型導電性不純物が注入される領域の境界と、n型導電性不純物が注入される領域の境界とがほぼ同じ位置(境界部BDR上)となる。
なお、これ以外の比較例の構成は、本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。
比較例においては、連続ゲート電極G1を形成しようとする導電膜PSにおいて、n型導電性不純物が注入される領域とp型導電性不純物が注入される領域との間に、n型およびp型のいずれの導電性不純物も注入されない空隙が形成されない。このため連続ゲート電極G1を形成しようとする導電膜PS内には互いに接触するようにn型導電性不純物が注入される領域とp型導電性不純物が注入される領域とが形成される。
この場合、p型導電性不純物は導電膜PS内を拡散して容易にn型導電性不純物が注入された領域内に移動する。同様に、n型導電性不純物は導電膜PS内を拡散して容易にp型導電性不純物が注入された領域内に移動する。このように導電膜PS内においてn型およびp型導電性不純物が相互拡散しやすくなる。n型導電性不純物の方がp型導電性不純物よりもいっそう拡散しやすいため、n型導電性不純物が多数キャリアであるゲート電極NGの範囲がよりゲート電極PG側に進入し、境界BRの位置が図の右側にずれる。
また比較例においては、p型導電性不純物が注入される領域とn型導電性不純物が注入される領域との境界の近傍にはいずれも注入されない領域が形成されないため、上記境界の近傍においても比較的高い濃度の導電性不純物が存在することになり、緩衝領域BFRの範囲が本実施の形態に比べて狭くなる。
このように境界BRの位置がn型ウェル領域NWR側にずれることにより、ゲート電極PGとゲート電極NGとの範囲が変化するため、ゲート電極PG,NGを含むMOSトランジスタの閾値電圧を設計値に対して変化させることになる。すなわち上記の相互拡散に起因して、CMOSインバータの閾値電圧がばらつき、その性能等に不具合をもたらす可能性がある。
そこでこのような状況を抑制する観点から、本実施の形態においては、特にp型注入用マスクPMKのうち連続ゲート電極G1を形成しようとする導電膜PSおよびその近傍に突起部TKIを設けることにより、あらかじめその注入領域の境界である端部EGがn型導電性不純物の注入領域の境界から離れた位置になるようにシフトするよう設計されている。このようにあらかじめ、導電膜PS内での導電性不純物の拡散による移動が予想される距離b(図13参照)分だけ、n型導電性不純物の注入領域をp型導電性不純物の注入領域の端部EGから離すことにより、n型導電性不純物とp型導電性不純物とのいずれも注入されない領域が、連続ゲート電極G1用の導電膜PSに形成される。このn型導電性不純物とp型導電性不純物とのいずれも注入されない領域の近傍において、最終的に相対的に不純物濃度の低い緩衝領域BFRが、連続ゲート電極G1のゲート電極NGとゲート電極PGとを結ぶ方向に関してある程度広い幅を有するように、形成される。
この場合、たとえばゲート電極NGからゲート電極PGまで導電性不純物が移動するためにはこれらの間の(幅の広い)緩衝領域BFRを通過しなければならなくなることから、ゲート電極NGからゲート電極PGまで到達できる導電性不純物の数が減少する。したがって相互拡散の発生確率を低減させ、連続ゲート電極G1を含むMOSトランジスタの閾値電圧のばらつきを低減させることができる。
上記の相互拡散を抑制する効果は、特に緩衝領域BFRにおけるn型およびp型導電性不純物の濃度が5×1019cm-3以下であり、そのゲート電極NGとゲート電極PGとを結ぶ方向に関する幅が100nm以上である場合に大きくなる。緩衝領域BFRが広く、その導電性不純物の濃度が低いほど、緩衝領域BFRが相互拡散および閾値電圧のばらつきを抑制する効果は大きい。このため緩衝領域におけるn型導電性不純物とp型導電性不純物との濃度の和が、ゲート電極NGおよびゲート電極PGにおけるn型導電性不純物とp型導電性不純物との濃度の和よりも相対的に小さくなることにより、緩衝領域BFRが相互拡散および閾値電圧のばらつきを抑制する効果が大きくなる。
本実施の形態においてn型導電性不純物がp型ウェル領域PWR側に偏って注入されるにもかかわらず、最終的に熱処理後の緩衝領域BFRはその中央が境界部BDRの真上の付近に形成されるのは、n型導電性不純物がp型導電性不純物よりも拡散しやすいためである。n型導電性不純物がp型導電性不純物よりも大きく移動することを考慮すれば、本実施の形態のように拡散前の注入位置をn型導電性不純物側(p型ウェル領域PWR側)にあらかじめシフトさせておくことが好ましいといえる。平面視において緩衝領域BFRが境界部BDRの少なくとも一部と重なる位置に形成されれば、ゲート電極PGとゲート電極NGとの双方がそれぞれn型ウェル領域NWR、p型ウェル領域PWR内に位置ずれなく収まる態様となるため、当該ゲート電極PG,NGを含む複数のトランジスタ間の閾値電圧のばらつきを解消させることができる。
以上のように連続ゲート電極G1においては、突起部TKIを用いてn型導電性不純物はp型導電性不純物が注入されるn型ウェル領域NWR内よりもp型ウェル領域PWR側に間隔bを設けているが、アクセストランジスタT5,T6が配置される領域においては、突起部TKIは形成されず上記の間隔bが設けられない。
アクセストランジスタT5,T6のアクセスゲート電極GAは、他のトランジスタのゲート電極と連続するように配置されておらず、独立して形成されている。このため上記の他のゲート電極との相互拡散を考慮する必要がなく、緩衝領域BFRを形成する必要がない。
仮にこのような緩衝領域BFRを形成する必要がない領域も含めその全体においてn型注入用マスクNMKに突起部TKIを設ければ、全体的に間隔bが発生する分だけn型注入用マスクNMK全体の平面視におけるサイズが大きくなる。このためメモリセル領域全体の面積が大きくなり、半導体装置が大型化する可能性がある。
そこで本実施の形態においては、緩衝領域BFRの形成が必要な(SRAMのフリップフロップ回路を構成する)連続ゲート電極G1およびその近傍においてのみ、p型ウェル領域PWR側への突起部TKIにより上記の間隔bが形成されるようにn型導電性不純物が注入される。そしてアクセスゲート電極GAおよびその近傍においてはp型導電性不純物の注入領域とn型導電性不純物の注入領域とが境界部BDRの近傍においてほぼ接触する態様となる。このようにすれば、その全体に間隔bが設けられる場合に比べて、メモリセル領域全体の面積を小さくすることができる。
なお図16(B)に示すように、突起部TKIがn型注入用マスクNMKの中心に対して点対称の形状を有するように形成されれば、緩衝領域BFRの形成位置を含むメモリセル領域全体のレイアウト効率をいっそう高めることができる。
連続ゲート電極G1のような多結晶シリコンの導電膜PSにおいては熱処理による導電性不純物の拡散が起こりやすいが、分離絶縁膜SI内においてはほとんど拡散が起こらない。すなわち、たとえば図8および図9に示す分離絶縁膜SI内におけるp型導電性不純物とn型導電性不純物との濃度分布は、導電膜PS内における当該濃度分布に比べて、p型導電性不純物とn型導電性不純物とが注入される密度の分布を比較的よく反映している。このため、連続ゲート電極G1に隣り合う分離絶縁膜SI内におけるn型導電性不純物を多数キャリアとして含む領域とp型導電性不純物を多数キャリアとして含む領域との境界は、アクセスゲート電極GAに隣り合う分離絶縁膜SI内におけるn型導電性不純物を多数キャリアとして含む領域とp型導電性不純物を多数キャリアとして含む領域との境界よりもp型ウェル領域PWR側に形成される。
次に、図16(A),(B)に示すp型注入用マスクPMKおよびn型注入用マスクNMKを用いて連続ゲート電極G1にゲート電極NG,PGを形成するときの閾値電圧の変化について説明する。
図21を参照して、このグラフの横軸は、上記の連続ゲート電極G1に形成されるゲート電極NG,PGの閾値電圧の絶対値を示しており、グラフの縦軸は、図16(B)に示すn型注入用マスクNMKの左右方向の位置が、意図せずp型注入用マスクPMKの左右方向の位置に対してずれる量を示している。
たとえば図16(B)においては、図の左側のp型ウェル領域PWRと中央のn型ウェル領域NWRとの境界部BDRの近傍に着目すれば、図の下側半分の領域においてp型注入用マスクPMKとn型注入用マスクNMKとの端部EGがほぼ重なっている(この端部EGは境界部BDRとも重なっている)。いまp型注入用マスクPMK、n型注入用マスクNMKともにが左右方向に対して所望の位置からずれることなく形成されているものと仮定し、図16(B)の上側半分の領域においては下側半分の領域に対して左右方向に長さbの突起部TKIを有しているものとする。この場合、上記マスクの形成位置にずれが生じないため、n型導電性不純物はp型導電性不純物に対して距離bだけp型ウェル領域PWR側に離れた位置に注入される。このbの値は図21のグラフにおいては50nmとしている。
ただし意図せず(正しい位置の)p型注入用マスクPMKに対してn型注入用マスクNMKが図の左方に25nmずれれば、上記bの値がさらに大きくなり、75nmとなる。つまりこの分だけ連続ゲート電極G1におけるゲート電極PG用のp型導電性不純物の注入領域とゲート電極NG用のn型導電性不純物の注入領域との(図16(B)の左右方向に関する)距離が大きくなる。逆にこのとき、図の右側のp型ウェル領域PWRと中央のn型ウェル領域NWRとの境界部BDRの近傍に着目すれば、連続ゲート電極G2に重なる領域においては上記bの値が25nmだけ小さくなる。ここでの意図しない左右方向へのp型注入用マスクのずれ量である25nmが、図21のグラフの縦軸の値である。
n型注入用マスクNMKとp型注入用マスクPMKとの双方が最大で25nmずつずれ得ると仮定すれば、本来50nmであるはずの図16(B)の距離bが、最大100nm、最小では0となる。このことを考慮しつつ、図16(A)に示すように境界部BDRと活性領域ARとの間の距離aを100nmとしている。
再度図21を参照して、ここでは連続ゲート電極G1中の多結晶シリコンを構成する粒の大きさの平均値(粒を球形と近似したときの直径の平均値の平均値)の異なる3種類の連続ゲート電極G1を用いて、比較例のように上記のbが存在しない場合の、n型注入用マスクNMK(フォトレジストPHRのパターン)の位置ずれ量に対する閾値電圧の絶対値の変化を示している。なおグラフ中のLはMに対して連続ゲート電極G1中の多結晶シリコンを構成する粒の大きさの平均値が約10%大きい場合を、SはMに対して上記平均値が約10%小さい場合を、それぞれ示している。またここではレジスト(n型注入用マスクNMK)の位置のずれ量とは、図16(B)の距離bが大きくなる方向にずれた場合のずれ量を示している。たとえばグラフ中の実施の形態1におけるレジスト位置のずれ量25nmとは、bの値が75nmである場合に相当する。
図21により、比較例のように突起部TKIを有さないレジストパターンを用いた場合に比べて、本実施の形態のように突起部TKIを有するレジストパターンを用いる場合は、各グラフの直線同士の間隔が狭く、かつその傾きが大きくなっている。このことは、本実施の形態においては多結晶シリコンの粒の大きさおよびn型注入用マスクNMKの位置ずれの量にかかわらず、閾値電圧のばらつきが比較例に比べて小さくなっていることを示している。このような閾値電圧のばらつきの低減は、上記のように連続ゲート電極G1において100nm以上の幅を有する緩衝領域BFRが形成されることにより実現される。
また本実施の形態の方が比較例に比べて、全体的に閾値電圧の絶対値の値が小さい。このため本実施の形態の方が比較例に比べてトランジスタに流れる電流を大きくすることができ、トランジスタの駆動能力を高めることができる。
次に図22(A),(B)を用いて、本実施の形態において(p型導電性不純物の注入位置をn型ウェル領域NWR側にシフトさせるのではなく)n型導電性不純物の注入位置をp型ウェル領域PWR側にシフトさせる理由について説明する。
図22(A),(B)を参照して、これらのグラフは、当該閾値電圧の累積分布を示している。すなわち、横軸は連続ゲート電極G1を含むCMOSインバータなどに含まれるMOSトランジスタの閾値電圧の値を示し、グラフの縦軸は当該閾値電圧の標準偏差σを示している。
連続ゲート電極を構成する導電膜PSにおいて、比較例のようにn型導電性不純物が注入される領域とp型導電性不純物が注入される領域との境界の位置が等しくなるように注入を行ない、当該境界の位置をn型導電性不純物の注入領域側にシフトさせたときの計算結果が図22(A)であり、当該境界の位置をp型導電性不純物の注入領域側にシフトさせたときの計算結果が図22(B)である。なお図22(A),(B)中に複数示されるデータは、上記のように境界の位置が異なるそれぞれの場合における導電膜PSのデータを示している。
図22(A)より、当該境界の位置をn型導電性不純物の注入側(p型ウェル領域PWR側)にシフトさせた場合は、各グラフのデータがほぼ重なっていることから、そのシフトにより境界の位置が変化しても、そのことを理由として閾値電圧がばらつくことはない。これに対して、図22(B)より、当該境界の位置をp型導電性不純物の注入側(n型ウェル領域NWR側)にシフトさせた場合は、各グラフが互いに重ならず左右側に広がるように分布していることから、そのシフトにより境界の位置が変化すれば、そのことを理由として閾値電圧の値が変化していることがわかる。
このことからn型導電性不純物の注入領域の境界をn型導電性不純物の注入側(p型ウェル領域PWR側)にシフトさせても、これにより形成されるCMOSインバータのn型ゲート電極NGをを含む(ドライバ)トランジスタの閾値電圧はほとんど変化しないことがわかる。このため、本実施の形態においては、図12のようにp型導電性不純物の注入の境界(端部EG)はウェル領域の境界部BDRに固定させ、図13のようにn型導電性不純物の注入の境界(端部EG)をウェル領域の境界部BDRよりもp型ウェル領域PWR側に移動させている。
(実施の形態2)
図23〜図25を参照して、本実施の形態においては、連続ゲート電極G1およびその近傍の(隣り合う領域の)分離絶縁膜SI、活性領域ARともに、図3〜図5に示す実施の形態1におけるそれぞれと同様の外観形状を有している。また図24に示す連続ゲート電極G1内におけるゲート電極NG,PGおよび緩衝領域BFRにおけるp型導電性不純物およびn型導電性不純物の濃度分布および技術的特徴についても、基本的に熱拡散により図7に示す実施の形態1の濃度分布と同様となるため、詳細な説明を省略する。なお本実施の形態においては連続ゲート電極G1およびその近傍の(隣り合う)分離絶縁膜SIのみに注目して説明する。
図26を参照して、本実施の形態においては、連続ゲート電極G1に隣り合う分離絶縁膜SI内の不純物濃度の分布は、基本的に実施の形態1の図9と同様である。すなわち実施の形態1のアクセスゲート電極GAに隣り合う分離絶縁膜SIと同様に、p型導電性不純物を多数キャリアとする領域とn型導電性不純物領域を多数キャリアとする領域との境界BRが境界部BDRとほぼ重なる位置に形成される。ただし図26においては図9に比べて、上記境界BRの近傍におけるp型導電性不純物およびn型導電性不純物の濃度がやや小さくなっている。
本実施の形態においては境界部BDRを避けるように傾斜する角度でp型導電性不純物およびn型導電性不純物が注入される。また本実施の形態においては連続ゲート電極G1も含めすべての領域において突起部TKIを有さないp型注入用マスクPMKを用いて注入される。上記のように分離絶縁膜SI内においては導電性不純物があまり加熱により相互拡散されないため、導電性不純物の注入密度の分布が熱処理後の最終製品中にある程度反映される。
なお、これ以外の本実施の形態の構成は、本実施の形態の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明は繰り返さない。次に図27〜図29を用いて、本実施の形態における製造方法を説明する。
図27(A),(B)および図29(A)を参照して、実施の形態1の図10〜図11の工程と同様の処理がなされた後、図12の工程と同様にp型注入用マスクPMKが形成され、これを用いてn型ウェル領域NWRの真上の導電膜PSにp型導電性不純物(たとえばボロン)が注入される。ここで形成されるp型注入用マスクPMKは、実施の形態1と同様に、基本的にn型ウェル領域NWRと重なっており、その端部EGがn型ウェル領域NWRとp型ウェル領域PWRとの境界部BDRの真上に配置される。
ただし、図12の実施の形態1においてはp型導電性不純物が図中の矢印で示すように半導体基板SUBの主表面S1にほぼ垂直な方向(図の上下方向)に注入されるのに対し、図27においては境界部BDRからn型ウェル領域NWR側を向くように主表面S1に垂直な方向に対して傾斜した角度からn型導電性不純物が注入される。すなわち注入されるp型導電性不純物が、導電膜PSに近づくにつれて(下方へ行くにつれて)境界部BDRから離れて主表面S1に沿う方向に関してn型ウェル領域NWR側に進むように(p型ウェル領域PWRから離れるように)傾斜した角度を有するように注入される。このことは、連続ゲート電極を形成しようとする導電膜PSおよびその近傍の双方において同様である。なお図27(A)は図29(A)におけるXXVIIA−XXVIIA線に沿う部分を示しており、図27(B)は図29(A)におけるXXVIIB−XXVIIB線に沿う部分を示している。
図28(A),(B)および図29(B)を参照して、図13の工程と同様にn型注入用マスクNMKが形成され、これを用いてp型ウェル領域PWRの真上の導電膜PSにn型導電性不純物(たとえばリン)が注入される。ただしここで形成されるn型注入用マスクNMKは、実施の形態1のn型注入用マスクNMKと異なり、突起部TKIを有さず、図20の比較例のn型注入用マスクNMKと同様に、その端部EGがn型ウェル領域NWRとp型ウェル領域PWRとの境界部BDRの真上に配置される。
そして図28においては、境界部BDRからp型ウェル領域PWR側を向くように主表面S1に対して傾斜した角度からp型導電性不純物が注入される。すなわち注入されるn型導電性不純物が、導電膜PSに近づくにつれて(下方へ行くにつれて)境界部BDRから離れて主表面S1に沿う方向に関してp型ウェル領域PWR側に進むように(n型ウェル領域NWRから離れるように)傾斜した角度を有するように注入される。このことは、連続ゲート電極を形成しようとする導電膜PSおよびその近傍の双方において同様である。なお図28(A)は図29(B)におけるXXVIIIA−XXVIIIA線に沿う部分を示しており、図28(B)は図29(B)におけるXXVIIIB−XXVIIIB線に沿う部分を示している。
これ以降の各工程については実施の形態1の図14以降の工程と同様であるためその説明を省略する。
次に、本実施の形態の作用効果を説明する。
本実施の形態においては、境界部BDRからn型ウェル領域NWR側またはp型ウェル領域PWR側を向くように主表面S1に垂直な方向に対して傾斜した角度から注入される。このため、注入角度およびフォトレジストPHRのパターンの高さ(主表面S1に垂直な方向の厚み)に応じて、シャドウイング領域と呼ばれるフォトレジストPHRに遮られて導電性不純物が注入されない領域が、特に境界部BDR(端部EG)の近傍に形成される。
したがって、実施の形態1において突起部TKIによりp型およびn型導電性不純物のいずれも注入されない領域が形成されたのと同様に、本実施の形態においても、特に境界部BDR(端部EG)の近傍に、p型およびn型導電性不純物のいずれも注入されない領域が形成される。このため本実施の形態においても実施の形態1と同様に、緩衝領域BFRを形成することができ、これにより連続ゲート電極G1における導電性不純物の相互拡散、およびこれに伴う閾値電圧のばらつきなどの不具合を抑制することができる。
(実施の形態3)
本実施の形態においては、実施の形態1と実施の形態2との技術的特徴を組み合わせている。すなわち実施の形態1に示すような突起部TKIを有するn型注入用マスクNMKを用いて、実施の形態2のように主表面S1に垂直な方向に対して傾斜した角度からp型およびn型導電性不純物が注入される。このように本実施の形態においては2つの実施の形態1,2の相乗効果により、実施の形態1,2以上に不純物濃度の低い緩衝領域BFRが広く形成され、閾値電圧のばらつきを抑制する技術的効果等が高められる。なお本実施の形態においても連続ゲート電極G1およびその近傍の(隣り合う)分離絶縁膜SIのみに注目して説明する。
注入の密度分布を忠実に反映する図30を参照して、本実施の形態における連続ゲート電極G1に隣り合う領域の分離絶縁膜SI内の導電性不純物分布は、図26の実施の形態2の分離絶縁膜SI内に比べてやや左側(p型ウェル領域PWR側)に境界BRが形成される態様となっている。また実施の形態2の分離絶縁膜SI以上に、境界BRの近傍において導電性不純物の濃度が著しく低下している。このことは、当該分離絶縁膜SIの近傍の緩衝領域BFRにおいても導電性不純物の濃度が著しく低下していることを意味している。
図31(A),(B)および図32を参照して、突起部TKIを有するn型注入用マスクNMKによりp型導電性不純物の注入領域とn型導電性不純物の注入領域との間に空隙が形成される。さらにその注入角度が、実施の形態2と同様に傾斜されることにより、上記の空隙がより広く形成される。なお図31(A)は図32におけるXXXIA−XXXIA線に沿う部分を示しており、図31(B)は図32におけるXXXIB−XXXIB線に沿う部分を示している。
なお実施の形態2,3において、p型およびn型導電性不純物は、フォトレジストPHRのパターンの底面で導電性不純物が突き抜けることがないようにすることが可能な角度で注入されることが好ましい。
図33を参照して、このグラフの横軸は、上記の連続ゲート電極G1に形成されるゲート電極NG,PGの閾値電圧の絶対値を示しており、縦軸は、注入される導電性不純物が主表面S1に垂直な方向に対して傾く角度を示している。図中の「実施の形態2」は図21のグラフと同様に突起部TKIを有さないレジストパターンを用いた場合であり、「実施の形態3」は図21のグラフと同様に突起部TKIを有するレジストパターンを用いた場合の結果を示している。またグラフ中のL,M,Sが示すものについても図21のグラフと同様である。
図33により、実施の形態2のように突起部TKIを有さないレジストパターンを用いて注入角度を傾けた場合に比べて、本実施の形態のように突起部TKIを有するレジストパターンを用いて注入角度を傾けた場合の方が、各グラフの直線の間隔が狭く、かつその傾きが大きくなっている。このことは、本実施の形態においては多結晶シリコンの粒の大きさおよびn型注入用マスクNMKの位置ずれの量にかかわらず、閾値電圧のばらつきが実施の形態2よりも小さくなっていることを示している。
以上においては主にSRAMのフリップフロップ回路を構成するドライバトランジスタと負荷トランジスタとの連続ゲート電極について説明したが、これに限らず、通常のCMOSインバータのように複数の電気的極性が異なるゲート電極が連続する構成を有する任意の半導体装置に対して本実施の形態を適用可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。