TWI575579B - 半導體裝置之製造方法及半導體裝置 - Google Patents

半導體裝置之製造方法及半導體裝置 Download PDF

Info

Publication number
TWI575579B
TWI575579B TW102139949A TW102139949A TWI575579B TW I575579 B TWI575579 B TW I575579B TW 102139949 A TW102139949 A TW 102139949A TW 102139949 A TW102139949 A TW 102139949A TW I575579 B TWI575579 B TW I575579B
Authority
TW
Taiwan
Prior art keywords
film
gate electrode
range
electric field
field effect
Prior art date
Application number
TW102139949A
Other languages
English (en)
Other versions
TW201435999A (zh
Inventor
夘尾崎寛
武田康裕
前川径一
長谷川拓実
舟山幸太
丸山祥輝
柴和利
工藤修一
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201435999A publication Critical patent/TW201435999A/zh
Application granted granted Critical
Publication of TWI575579B publication Critical patent/TWI575579B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

半導體裝置之製造方法及半導體裝置
本發明係有關半導體裝置之製造方法及半導體裝置，特別是有關適用於具有非揮發性記憶體及電場效果電晶體之半導體裝置而有效的技術者。
在近年中，伴隨於半導體裝置之細微化，使用於邏輯電路等，將以高速進行動作之低耐壓的MOSFET(Metal Oxide Semiconductor Field Effect Transistor：MOS型電場效果電晶體)與非揮發性記憶裝置之快閃記憶體加以形成於同一半導體基板上者則變多。作為形成如此之半導體裝置之工程的步驟係知道有在形成快閃記憶體之閘極構造之後，導入不純物於低耐壓的MOSFET之閘極電極的方法。
對於專利文獻1(日本特開2007-305711號公報)係記載有將MONOS(Metal Oxide Nitride Oxide Semiconductor)型之非揮發性記憶體之控制器閘極電極及 其他之高耐壓的MOSFET等之閘極電極，作為層積各2層之多晶矽膜的構造。
對於專利文獻2(日本特開2001-244424號公報)係記載有將非揮發性記憶體之浮動閘極電極以及高耐壓的MOSFET及低耐壓的MOSFET之閘極電極，各層積2層之多晶矽膜而形成者。
對於專利文獻3(日本特開2000-040752號公報)係記載有將非揮發性記憶體之浮動閘極電極層積2層之多晶矽膜而形成者。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-305711號公報
[專利文獻2]日本特開2001-244424號公報
[專利文獻3]日本特開2000-040752號公報
如上述，在非揮發性記憶體之閘極構造之後，對於低耐壓的MOSFET之閘極電極而言導入不純物之情況，經由非揮發性記憶體之形成時的加熱工程而構成MOSFET之閘極電極的多晶矽膜之晶粒則成長。因此，阻礙不純物擴散於MOSFET之閘極電極中之下部，由閘極電極產生空乏化者，有著半導體裝置之信賴性降低之問 題。
另外，在非揮發性記憶體之閘極電極中，亦有同樣的課題。
其他課題與新穎的特徵係從本說明書之記載及附加圖面明確了解到。
如將在本申請所揭示之實施形態之中所代表之構成之概要，簡單地進行說明時，如以下。
一實施形態之半導體裝置係將非揮發性記憶體之控制器閘極電極及其他的MOSFET之閘極電極，使用同層地膜而形成，更且，將該控制器閘極電極及該閘極電極，經由至少2層之多晶矽膜所成之層積膜而構成者。
另外，一實施形態之半導體裝置係將非揮發性記憶體之控制器閘極電極，經由至少2層之多晶矽膜所成之層積膜而構成，將下層之多晶矽膜之膜厚作為較上層之多晶矽膜之膜厚為薄者。
另外，一實施形態之半導體裝置係將MOSFET之閘極電極，經由至少2層之多晶矽膜所成之層積膜而構成，將下層之多晶矽膜之膜厚作為較上層之多晶矽膜之膜厚為薄者。
如根據在本申請所揭示之一實施形態，可使 半導體裝置之信賴性提昇。
1A‧‧‧MONOS記憶體形成範圍
1B‧‧‧高耐壓MOSFET形成範圍
1C‧‧‧低耐壓MOSFET形成範圍
1D，1E‧‧‧SRAM用MOSFET形成範圍
An1，An2，Ap1，Ap2‧‧‧活性範圍
C1，C2‧‧‧控制器電晶體
CG‧‧‧控制器閘極電極(選擇用閘極電極)
CGL0，CGL1‧‧‧控制器閘極線
CP‧‧‧接觸塞
D1d，D1s，D2~D4‧‧‧n+型半導體範圍
DL1~DL3‧‧‧資料線
IE‧‧‧元件分離範圍
INV1，INV2‧‧‧CMOS反相器
ES‧‧‧擋止絕緣膜
E1d，E1s，E2~E4‧‧‧n-型半導體範圍
G1~G5‧‧‧閘極電極
GF1~GF4‧‧‧閘極絕緣膜
GR‧‧‧晶粒
L1，L2‧‧‧層間絕緣膜
M1，M2‧‧‧記憶體電晶體
MG‧‧‧記憶體閘極電極(記憶用閘極電極)
MC1~MC3‧‧‧記憶體單元
MD，MS，MW‧‧‧金屬配線
MGL0，MGL1‧‧‧記憶體閘極線
N1~N3‧‧‧氮化矽膜
OS‧‧‧偏移間隙壁
OX‧‧‧ONO膜
P1~P3‧‧‧多晶矽膜
PR‧‧‧光阻膜
Q2‧‧‧高耐壓MOSFET
Q3‧‧‧低耐壓MOSFET
Q4‧‧‧MOSFET
Qd1，Qd2‧‧‧驅動用MOSFET
Qp1，Qp2‧‧‧負荷用MOSFET
Qt1，Qt2‧‧‧傳送用MOSFET
S1‧‧‧矽化物層
SB‧‧‧半導體基板
SL1‧‧‧源極線
SW‧‧‧側壁
W1‧‧‧p型井
W2‧‧‧n型井
WL‧‧‧字元線
X1~X7‧‧‧氧化矽膜
圖1係顯示本發明之實施形態1的半導體裝置之剖面圖。
圖2係顯示本發明之實施形態1的半導體裝置之等效電路圖。
圖3係顯示本發明之實施形態1的半導體裝置之等效電路圖。
圖4係顯示本發明之實施形態1的半導體裝置之平面佈局。
圖5係顯示本發明之實施形態1的半導體裝置之製造方法之剖面圖。
圖6係顯示持續於圖5之半導體裝置之製造方法的剖面圖。
圖7係顯示持續於圖6之半導體裝置之製造方法的剖面圖。
圖8係顯示持續於圖7之半導體裝置之製造方法的剖面圖。
圖9係顯示持續於圖8之半導體裝置之製造方法的剖面圖。
圖10係顯示持續於圖9之半導體裝置之製造方法的剖面圖。
圖11係顯示持續於圖9之半導體裝置之製造方法的剖面圖。
圖12係顯示持續於圖10之半導體裝置之製造方法的剖面圖。
圖13係顯示持續於圖12之半導體裝置之製造方法的剖面圖。
圖14係顯示持續於圖13之半導體裝置之製造方法的剖面圖。
圖15係顯示持續於圖14之半導體裝置之製造方法的剖面圖。
圖16係顯示持續於圖15之半導體裝置之製造方法的剖面圖。
圖17係顯示持續於圖16之半導體裝置之製造方法的剖面圖。
圖18(a)係模式化在實施形態1之層積多晶矽膜之晶粒尺寸的剖面圖。(b)係模式化在實施形態2之層積多晶矽膜之晶粒尺寸的剖面圖。
圖19係作為比較例而顯示之半導體裝置的製造工程之剖面圖。
以下，將實施形態，依據圖面加以詳細說明。然而，在為了說明實施形態之全圖中，對於具有同一的機能之構件係有附上同一符號，其反覆的說明係省略 之。另外，在以下的實施形態中，除了特別必要時以外，原則上不會反覆說明同一或同樣的部分。
另外，在以下的實施形態所使用的圖面中，即使為平面圖，亦為了容易辨識圖面而有部分附上陰影線的情況。
本實施形態之半導體裝置係於半導體基板上，包含MONOS型之非揮發性記憶體(以下單稱作MONOS記憶體)，使用於電源電流等之輸入及輸出(I/O)等之高耐壓MOSFET，以及動作電壓較高耐壓MOSFET為低之低耐壓MOSFET者。對於低耐壓MOSFET係包含有例如使用於邏輯電路之MOSFET，或構成SRAM(Static Random Access Memory)之MOSFET。在以下中，對於經由將各元件之閘極電極作為2層之層積構造之時，抑制構成閘極電極之晶粒的成長，而使半導體裝置信賴性提升加以說明。
首先，對於構成本實施形態之半導體裝置之MONOS記憶體及SRAM加以說明。
圖1係顯示本實施形態之MONOS記憶體的剖面圖，圖2係圖1所示之MONOS記憶體之等效電路圖。然而，圖1及圖2係顯示相互鄰接而加以配置之2個記憶體單元(MC1，MC2)。
MONOS記憶體之記憶體單元MC1係形成於p型之單結晶矽基板所成之半導體基板SB之主面的p型井W1上。
記憶體單元MC1係由控制器電晶體C1與記憶電晶體M1加以構成。控制器電晶體C1之閘極電極(控制器閘極電極CG)係對於半導體基板SB之主面而言層積於垂直方向之2層之未摻雜的多晶矽膜P1及P2所成，加以形成於氧化矽膜所成之閘極絕緣膜GF1上。多晶矽膜P1及P2之各膜厚係同為相同程度，例如為44nm程度。
另外，記憶電晶體M1之閘極電極(記憶體閘極電極MG)係由未摻雜的多結晶矽膜所成，而加以形成於控制器閘極電極(選擇用閘極電極)CG之一方的側壁。然而，對於控制器閘極電極CG上係更層積有絕緣膜之氮化矽膜N2，而記憶體閘極電極(記憶用閘極電極)MG係接合形成於閘極絕緣膜GF1，控制器閘極電極CG及氮化矽膜N2所成之層積膜的側壁。
記憶體閘極電極MG係一部分則加以形成於控制器閘極電極CG及記憶體閘極電極MG間，另一部分則加以形成於半導體基板SB及記憶體閘極電極MG間，藉由具有L字狀之剖面形狀的ONO(Oxide Nitride Oxide)膜OX而與控制器閘極電極CG及p型井W1加以電性分離。也就是，記憶體閘極電極MG係藉由ONO膜OX而鄰接於控制器閘極電極CG之側壁及半導體基板SB之主面。
ONO膜OX係由2層的氧化矽膜X5，X6，和形成於此等之間之氮化矽膜N1所成。對於資料的寫入時，在通道範圍產生的熱電子則加以注入至ONO膜OX， 由氮化矽膜N1中的收集器所捕獲。也就是，氮化矽膜N1係電荷存積膜。
對於控制器閘極電極CG之附近的p型井W1係形成有作為記憶體單元MC1之汲極範圍而發揮機能之擴散層的n+型半導體範圍D1d。另外，對於記憶體閘極電極MG之附近的p型井W1係形成有作為記憶體單元MC1之源極範圍而發揮機能之擴散層的n+型半導體範圍D1s。
對於鄰接於n+型半導體範圍(汲極範圍)D1d之範圍的p型井W1，係形成有不純物濃度較n+型半導體範圍D1d為低之n-型半導體範圍E1d。即，形成有低濃度擴散層之n-型半導體範圍E1d及高濃度擴散層之n+型半導體範圍D1d。n-型半導體範圍E1d係緩和n+型半導體範圍(汲極範圍)D1d之端部的高電場，為了將控制器電晶體C1作為LDD(Lightly Doped Drain)構造之外延範圍。
另外，對於鄰接於n+型半導體範圍(源極範圍)D1s之範圍的p型井W1，係形成有不純物濃度較n+型半導體範圍D1s為低之n-型半導體範圍E1s。即，形成有低濃度擴散層之n-型半導體範圍E1s及高濃度擴散層之n+型半導體範圍D1s。n-型半導體範圍E1s係緩和n+型半導體範圍(源極範圍)D1s之端部的高電場，為了將記憶體電晶體M1作為LDD構造之外延範圍。
對於控制器閘極電極CG之另一方的側壁及記憶體閘極電極MG之一方的側壁，係形成有氧化矽膜所成之側壁SW。側壁SW係為了形成n+型半導體範圍(汲極範 圍)D1d及n+型半導體範圍(源極範圍)D1s所利用。
對於如前述所構成之記憶體單元MC1的上部係藉由氮化矽膜所成之擋止絕緣膜ES，和氧化矽膜所成之層間絕緣膜L1，形成有資料線之金屬配線MD，和源極線之金屬配線MS。金屬配線MD係藉由形成於n+型半導體範圍(汲極範圍)D1d上部之連接孔內的接觸塞CP而與n+型半導體範圍(汲極範圍)D1d加以電性連接。同樣地，金屬配線MS係與n+型半導體範圍(源極範圍)D1s加以電性連接。金屬配線MD，MS係由將銅合金作為主體之金屬膜所成，而接觸塞CP係由將鎢作為主體之金屬膜所成。
然而，對於n+型半導體範圍D1d，n+型半導體範圍D1s，記憶體閘極電極MG上面，係例如形成有鎳矽化物(NiSi)所成之矽化合物層S1。另外，矽化合物層S1之材料係亦可為鈷矽化物或鎳鉑矽化物等。對於控制器閘極電極CG上係有氮化矽膜N2之故，而控制器閘極電極CG之上面係未加以矽化物化。如上述，記憶體單元MC1係具有藉由ONO膜OX而相互鄰接之控制器閘極電極CG及記憶體閘極電極MG之分離閘極型之MONOS記憶體。
另外，對於記憶體單元MC1的旁邊係由夾持n+型半導體範圍D1d而形成有與記憶體單元MC1具有線對照之構造之記憶體單元MC2。記憶體單元MC2係由控制器電晶體C2與記憶體電晶體M2所構成，具有與記憶 體單元MC1同樣之構造，共有記憶體單元MC1與n+型半導體範圍D1d。
如圖2所示，控制器電晶體C1之控制器閘極電極CG(參照圖1)係連接於控制器閘極線CGL0，而記憶體電晶體M1之記憶體閘極電極MG(參照圖1)係連接於記憶體閘極線MGL0。另外，源極範圍D1s(參照圖1)係連接於源極線SL1。
鄰接於記憶體單元MC1之記憶體單元MC2係以和記憶體單元MC1相同的構造加以構成，其汲極範圍D1d(參照圖1)係與記憶體單元MC1之汲極範圍D1d(參照圖1)所共有。此汲極範圍D1d係連接於資料線DL1。2個記憶體單元MC1，MC2係呈夾持共通的汲極範圍D1d而成為對稱地加以配置。控制器電晶體C2之控制器閘極電極CG(參照圖1)係連接於控制器閘極線CGL1，而記憶體電晶體M2之記憶體閘極電極MG(參照圖1)係連接於記憶體閘極線MGL1。另外，源極範圍D1s(參照圖1)係連接於源極線SL1。
接著，對於將上述記憶體單元MC1作為選擇記憶體單元之情況的寫入，消去及讀出之各動作加以說明。在此係各將注入電子於ONO膜OX(參照圖1)之情況定義為「寫入」，而將注入電洞之情況定義為「消去」。
寫入係採用所謂稱作源極注入方式之熱電子寫入方式。對於寫入時係例如，各於控制器閘極電極CG施加0.7V，於記憶體閘極電極MG施加10V，於源極範圍 D1s施加6V，於汲極範圍D1d施加0V，於p型井W1(參照圖1)施加0V。經由此，在形成於源極範圍D1s與汲極範圍D1d之間之通道範圍之中，控制器閘極電極CG與記憶體閘極電極MG之中間附近的範圍產生有熱電子，將此等加以注入至ONO膜OX。所注入的電子係由氮化矽膜N1(參照圖1)中的收集器所捕獲，記憶體電晶體M1之臨界值電壓則上升。
消去係採用利用通道電流之熱電洞注入消去方式。對於消去時係例如，各於控制器閘極電極CG施加0.7V，於記憶體閘極電極MG施加-8V，於源極範圍D1s施加7V，於汲極範圍D1d施加0V，於p型井W1施加0V。經由此，於控制器閘極電極CG之下部的p型井W1形成有通道範圍。
另外，因於源極範圍D1s施加有高電壓(7V)之故，從源極範圍D1s延伸之空乏層則接近於控制器電晶體C1之通道範圍。其結果，流動在通道範圍之電子則經由通道範圍之端部與源極範圍D1s之間的高電場所加速而產生有衝擊游離化，而生成有電子與電洞的對。並且，此電洞則經由施加於記憶體閘極電極MG之負電壓(-8V)所加速而成為熱電洞，加以注入至ONO膜OX。所注入的電洞係由氮化矽膜N1中的收集器所捕獲，記憶體電晶體M1之臨界值電壓則下降。
對於讀出時係例如，各於控制器閘極電極CG施加1.5V，於記憶體閘極電極MG施加1.5V，於源極範 圍D1s施加0V，於汲極範圍D1d施加1.5V，於p型井W1施加0V。即，將施加於記憶體閘極電極MG之電壓，設定於在寫入狀態之記憶體電晶體M1之臨界值電壓，和在消去狀態之記憶體電晶體M1之臨界值電壓之間，判別寫入狀態與消去狀態。
以下，對於本實施形態之SRAM加以說明。
首先，對於構成SRAM之記憶體單元MC3的等效電路加以說明。圖3係顯示在本實施形態1之SRAM的記憶體單元MC3之等效電路圖。如圖3所示，此記憶體單元MC3係配置於一對之相輔性資料線(資料線DL2，資料線DL3)與字元線WL之交叉部，經由一對之驅動用MOSFETQd1、Qd2、一對負荷用MOSFETQp1、Qp2及一對之傳送用MOSFETQt1、Qt2而加以構成。驅動用MOSFETQd1、Qd2及傳送用MOSFETQt1、Qt2係由n通道型MOSFET所構成，而負荷用MOSFETQp1、Qp2係由p通道型MOSFET所構成。
構成記憶體單元MC3之上述6個MOSFET之中，驅動用MOSFETQd1及負荷用MOSFETQp1係構成CMOS(Complementary Metal Oxide Semiconductor)反相器INV1，而驅動用MOSFETQd2及負荷用MOSFETQp2係構成CMOS反相器INV2。此等一對之CMOS反相器INV1，INV2之相互的輸出入端子(儲存交點A，B)係加以交叉結合，構成作為記憶1位元之資訊之資訊儲存部的正反器電路。另外，此正反器電路之一方的輸出入端子(儲 存交點A)係連接於傳送用MOSFETQt1之源極範圍，汲極範圍之一方，另一方之輸出入端子(儲存交點B)係連接於傳送用MOSFETQt2之源極範圍，汲極範圍之一方。
更且，傳送用MOSFETQt1之源極範圍，汲極範圍之另一方係連接於資料線DL2，而傳送用MOSFETQt2之源極範圍，汲極範圍之另一方係連接於資料線DL3。另外，正反器電路之一端(負荷用MOSFETQp1、Qp2之各源極範圍)係連接於電源電壓(Vcc)，另一端(驅動用MOSFETQd1、Qd2之各源極範圍)係連接於基準電壓(Vss)。
當說明上述電路之動作時，對於一方之CMOS反相器INV1之儲存交點A為高電位(H)時，係因驅動用MOSFETQd2成為ON之故，另一方的CMOS反相器INV2之儲存交點B則成為低電位(L)。隨之，驅動用MOSFETQd1則成為OFF，保持儲存交點A之高電位(H)。即，經由使一對之CMOS反相器INV1，INV2交叉結合之閂鎖電路而保持相互之儲存交點A，B的狀態，施加電源電壓之間，保存資訊。
對於各傳送用MOSFETQt1、Qt2之閘極電極係連接有字元線WL，經由此字元線WL而控制傳送用MOSFETQt1、Qt2之導通，非導通。即，對於字元線WL為高電位(H)時，係傳送用MOSFETQt1、Qt2則成為ON，因電性連接閂鎖電路與相輔性資料線(資料線DL2，DL3)之故，儲存交點A，B的電位狀態(H或L)則出現於 資料線DL2，DL3，作為記憶體單元MC3之資訊而讀出。
對於寫入資訊於記憶體單元MC3係將字元線WL作為(H)電位位準，將傳送用MOSFETQt1、Qt2作為ON狀態而將資料線DL2，DL3的資訊傳達至儲存交點A，B。如以上作為，可使SRAM動作者。
接著，對於在本實施形態之SRAM的佈局構成加以說明。SRAM之記憶體單元MC3係例如，如圖4所示，自形成於半導體基板之一對之驅動用MOSFETQd1、Qd2，一對之負荷用MOSFETQp1、Qp2及一對之傳送用MOSFETQt1、Qt2之6個電場效果電晶體加以構成。此時，一對之驅動用MOSFETQd1、Qd2及一對之傳送用MOSFETQt1、Qt2係由n通道型MOSFET所構成，而一對之負荷用MOSFETQp1、Qp2係由p通道型MOSFET所構成。圖4係顯示構成本實施形態之半導體裝置的SRAM之一部分的記憶體單元MC3的平面佈局。
具體而言，半導體基板係在元件分離範圍IE區劃成複數之活性範圍An1，An2，Ap1及Ap2。在元件分離範圍IE所區劃之複數之活性範圍An1，An2，Ap1及Ap2係排列於沿著半導體基板之主面的方向之x方向(第2方向)，呈延伸存在於正交於x方向之y方向(第1方向)地加以配置，成為將活性範圍An1，An2，Ap1及Ap2之周圍，由元件分離範圍IE包圍之構造。
在形成n通道型之MOSFET之活性範圍An1 及An2中，經由導入P(磷)或As(砷)等之n型不純物於活性範圍An1內及An2內之時而形成源極範圍及汲極範圍。並且，於源極範圍及汲極範圍之間的活性範圍An1上及An2上，藉由閘極絕緣膜而形成有閘極電極G1。
閘極電極G1係延伸存在於與活性範圍An1及An2之延伸存在的y方向(第1方向)交叉之x方向(第2方向)。由如此作為，經由形成於活性範圍An1上及An2上之閘極電極G1，及呈夾持閘極電極G1地形成於活性範圍An1內及An2內之源極範圍及汲極範圍而形成n通道型MOSFET。同樣地，經由形成於活性範圍Ap1上及Ap2上之閘極電極G1，及呈夾持閘極電極G1地形成於活性範圍Ap1內及Ap2內之源極範圍及汲極範圍而形成p通道型MOSFET。
例如，在SRAM之記憶體單元MC3中，經由形成於活性範圍An1之源極範圍及汲極範圍與2條之閘極電極G1，驅動用MOSFETQd1及傳送用MOSFETQt1則形成於同一之活性範圍An1。另外，經由形成於活性範圍Ap1之源極範圍及汲極範圍與閘極電極G1，形成負荷用MOSFETQp1，而經由形成於活性範圍Ap2之源極範圍及汲極範圍與閘極電極G1，形成負荷用MOSFETQp2。同樣地，經由形成於活性範圍An2之源極範圍及汲極範圍與閘極電極G1，形成驅動用MOSFETQd2及傳送用MOSFETQt2於同一的活性範圍An2。
此時，在p通道型之MOSFET之負荷用 MOSFETQp1、Qp2，係於閘極電極G1內導入B(硼)等之p型不純物，而在n通道型之MOSFET之傳送用MOSFETQt1、Qt2，驅動用MOSFETQd1及Qd2中係於閘極電極G1內導入P(磷)或As(砷)等之n型不純物。也就是，對於活性範圍Ap1上及Ap2上之閘極電極G1內導入B(硼)等之p型不純物，而對於活性範圍An1上及An2上之閘極電極G1內導入P(磷)或As(砷)等之n型不純物。
於以下，使用圖5~圖17而說明包含上述之MONOS記憶體及SRAM之本實施形態的半導體裝置之製造方法。圖5~圖17係顯示本實施形態之半導體裝置之製造工程之剖面圖。圖11係將使用圖10而說明之工程，顯示與圖10不同之剖面而說明之構成。
在圖5~圖10及圖12~圖17中，排列4個範圍之剖面而顯示，從圖的左側依序顯示MONOS記憶體形成範圍1A，高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D。形成於SRAM用MOSFET形成範圍1D之MOSFET係n通道型MOSFET，但構成該MOSFET之閘極電極係在未圖示之範圍中，構成p通道型MOSFET之閘極電極。也就是，形成於SRAM用MOSFET形成範圍1D之MOSFET的閘極電極係在一部分(例如，圖4所示之活性範圍An1的正上方)構成n通道型MOSFET之閘極電極，而在另一部分(例如，圖4所示之活性範圍Ap1的正上方)構成p通道型MOSFET之閘極電極。
另外，對於半導體基板上係形成n通道型及p通道型雙方之MOSFET，但在以下中，為了容易了解半導體裝置之製造工程的說明，而作為例子，使用n通道型MOSFET而進行製造工程之說明。另外，在圖1中，雖顯示有相互鄰接之記憶體單元MC1及MC2，但在說明以下之製造工程的剖面圖中，為了將圖簡略化而僅顯示形成相對之二個MONOS記憶體之記憶體單元之中之一方的範圍。
首先，如圖5所示，在準備由單結晶矽所成之半導體基板SB之後，使用周知的方法，於半導體基板SB之主面形成複數的溝，於該各複數的溝內側，例如形成由氧化矽膜等所成之元件分離範圍(未圖示)。元件分離範圍係例如，具有STI(Shallow Trench Isolation)之構造的絕緣膜。之後，於半導體基板SB的主面，例如使用離子注入法而投入P型之不純物(例如，B(硼))者而形成p型井W1。接著，為了使經由離子注入法而導入的不純物擴散，對於半導體基板SB而言進行10秒1000℃之加熱。
接著，於各MONOS記憶體形成範圍1A，高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D之半導體基板SB的主面上，形成氧化矽膜X1，X2，X3及X4。在此，氧化矽膜X2係由較氧化矽膜X1，X3及X4為厚的膜厚而形成。接著，於半導體基板SB的主面上，例如使用CVD(Chemical Vapor Deposition)法，依序形成(堆積)未摻 雜之多晶矽膜P1及P2。經由此，2層之多晶矽膜P1，P2係於半導體基板SB上，對於半導體基板SB之主面而言依序層積於垂直之方向。也就是，於多晶矽膜P1上形成有多晶矽膜P2。多晶矽膜P1及P2之各膜厚係同為44nm程度。
此時，對於多晶矽膜P1，P2間係有形成有薄的氧化矽膜(未圖示)之可能性，但即使有或未有此氧化矽膜。另外，即使作為未有該氧化矽膜，多晶矽膜P1，P2係未具有連續之結晶性，而各自作為個別的層而加以形成之故，未成為一體。也就是，對於多晶矽膜P1，P2間係存在有邊界，在該邊界中間斷有矽的結晶性。此情況係在之後的工程MONOS記憶體及其他MOSFET完成之後亦為同樣。
然而，在此係並非在層積2層之非晶形矽膜之後經由熱處理而使該2層之非晶形矽膜結晶化而形成多晶矽膜P1，P2，而是多晶矽膜P1，P2係作為從最初具有結晶性的膜而形成。
如上述，形成不同膜厚之氧化矽膜之情況係例如，首先於半導體基板SB之主面全面使用CVD法等而形成厚的氧化矽膜。之後，使用光微影技術，除去MONOS記憶體形成範圍1A，低耐壓MOSFET形成範圍1C及SRAM用MOSFET形成範圍1D之該氧化矽膜。接著，於露出之半導體基板SB的主面，經由熱氧化法等而形成較該氧化矽膜為薄之膜厚的氧化矽膜。之後，於半導體基板 SB上形成多晶矽膜P1，P2。之後，於MONOS記憶體形成範圍1A之多晶矽膜P1，P2，離子注入n型之不純物(例如As(砷)或P(磷))。
接著，如圖6所示，於多晶矽膜P2上，使用CVD法等而形成氮化矽膜N2。然而，對於多晶矽膜P2與氮化矽膜N2之間，係形成氧化矽膜(未圖示)亦可。之後，經由光阻膜(未圖示)而被覆高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D之半導體基板SB的主面。接著，例如使用乾蝕刻法，除去從該光阻膜露出之MONOS記憶體形成範圍1A之一部分的氮化矽膜N2，多晶矽膜P2，P1，氧化矽膜X1。
經由此，在MONOS記憶體形成範圍1A中，對於經由上述光阻膜所被覆之範圍的正下方係形成有由氧化矽膜X1所成之閘極絕緣膜GF1，而對於閘極絕緣膜GF1之正上方係形成有多晶矽膜P1，P2之層積膜的圖案所成之控制器閘極電極CG。
然而，將MONOS記憶體形成範圍1A之控制器閘極電極CG作為層積之理由，如以下有著MONOS記憶體特有的理由。本實施形態之多晶矽膜P1係膜厚為薄之故，在將之後的工程所形成之記憶體閘極電極MG加工為側壁狀時，記憶體閘極電極MG之高度則變低，閘極長度方向之長度亦變得非常短。最差的情況，幾乎未形成有記憶體閘極電極MG。隨之，由將控制器閘極電極CG作 為多晶矽膜P1，P2之層積構造者，消解上述不良情況。
接著，如圖7所示，使用光微影技術及蝕刻法，除去高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D之氮化矽膜N2，於MONOS記憶體形成範圍1A之控制器閘極電極CG上殘留氮化矽膜N2。
接著，在半導體基板SB則未由光阻膜所被覆之狀態，於半導體基板SB之主面上，使用ISSG(In-Situ Steam Generation)氧化法或CVD法等，依序形成(堆積)氧化矽膜X5，氮化矽膜N1，氧化矽膜X6及多晶矽膜P3。對於形成氮化矽膜N1時係進行氮化處理。在該ISSG氧化法或氮化處理等之工程中，半導體基板SB係以1000℃以上之高溫進行數十秒加熱。然而，當將該氮化處裡之加熱溫度作為較上述設定溫度為低時，含有氮化矽膜N1之非揮發性記憶體之性能下降之故而將該溫度作為較上述溫度為低之情況，係從維持半導體裝置之性能的觀點為困難。
然而，伴隨著上述之氧化矽膜X5，氮化矽膜N1及氧化矽膜X6之形成，擴散有控制器閘極電極CG之不純物。但因將控制器閘極電極CG作為2層之故，可防止非揮發性記憶體之臨界值電壓上升者。此現象的詳細說明係於後加以說明。
另外，經由此，對於形成於高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用 MOSFET形成範圍1D之各氧化矽膜X2，X3及X4之上部係依序形成有多晶矽膜P1，P2，氧化矽膜X5，氮化矽膜N1，氧化矽膜X6及多晶矽膜P3。另外，在MONOS記憶體形成範圍1A中，呈被覆閘極絕緣膜GF1，控制器閘極電極CG及氮化矽膜N2所成之層積圖案的側壁及上面，以及半導體基板SB的主面地，形成有氧化矽膜X5，氮化矽膜N1，氧化矽膜X6及多晶矽膜P3所成之層積膜。
然而，在未圖示之範圍中，對於MONOS記憶體形成範圍1A之該層積圖案的橫邊係形成有成為對之同樣的層積圖案。此等之鄰接之2個層積圖案係某種程度隔開之故，形成於此2個層積圖案之對向的面之各自的多晶矽膜P1之側壁彼此係未接合。另外，氧化矽膜X5，X6及氮化矽膜N1係構成ONO膜OX。
接著，如圖8所示，例如經由乾蝕刻法，除去一部分多晶矽膜P3而使ONO膜OX之上面露出。經由此，多晶矽膜P3係於MONOS記憶體形成範圍1A之含有控制器閘極電極CG之上述層積圖案之兩側側壁，以側壁狀之形狀殘留。
之後，被覆高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D，形成被覆形成於上述層積圖案之一方的側壁之多晶矽膜P3之光阻膜(未圖示)，經由將該光阻膜作為光罩之蝕刻，而除去形成於上述層積圖案之另一方的側壁之多晶矽膜P3。經由此，對於控制器閘極電極CG之一方的側 壁係藉由ONO膜OX，形成有多晶矽膜P3所成之記憶體閘極電極MG。
接著，在除去上述光阻膜之後，經由使用濕蝕刻法而除去ONO膜OX之時，使高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D之多晶矽膜P2露出。另外，經由上述濕蝕刻，使MONOS記憶體形成範圍1A之半導體基板SB的主面，及氮化矽膜N1之表面露出。經由此，露出有控制器閘極電極CG之一方的側壁，係未經由記憶體閘極電極MG所被覆者之側壁。
ONO膜OX係僅於上述層積圖案之一方的側壁與記憶體閘極電極MG之間，及記憶體閘極電極MG與半導體基板SB之主面之間殘留。因此，ONO膜OX係成為具有L字狀之剖面形狀的膜，使控制器閘極電極CG與記憶體閘極電極MG電性分離。
接著，如圖9所示，經由光阻膜PR而被覆MONOS記憶體形成範圍1A，將光阻膜PR作為光罩，對於多晶矽膜P1，P2而言將n型之不純物(例如，As(砷)或P(磷))，從多晶矽膜P2之上方進行離子注入。接著，在p通道型MOSFET之形成範圍(未圖示)中，對於多晶矽膜P1，P2而言將P型之不純物(例如，B(硼))，經由離子注入法而投入。
接著，如圖10及圖11所示，經由灰化法而除去光阻膜PR之後，於半導體基板SB之主面的全面 上，例如使用CVD法而依序形成(堆積)氧化矽膜X7及氮化矽膜N3。氧化矽膜X7係由TEOS(Tetra Ethyl Ortho Silicate)膜所成。之後，含有控制器閘極電極CG及氮化矽膜N2之上述層積圖案係高度較含有其他範圍之多晶矽膜P1，P2之層積膜為高之故，將半導體基板SB的主面上之全體的構造物盡可能做為一致作為目的而進行平坦化工程，使MONOS記憶體形成範圍1A之氮化矽膜N3的最上面後退亦可。
然而，圖10係顯示與圖9相同範圍之剖面圖，圖11係通過SRAM用MOSFET形成範圍1D之剖面，顯示在與圖10所示之剖面直行方向的剖面圖。在此係首先，使用圖10，說明持續圖9之製造工程。
之後，如圖10所示，使用光微影技術及蝕刻法而將高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D之氮化矽膜N3作為圖案化。接著，除去光阻膜，將氮化矽膜N3作為硬光罩，除去氧化矽膜X7，多晶矽膜P2，P1，氧化矽膜X2，X3及X4。經由此，於高耐壓MOSFET形成範圍1B之半導體基板SB上，形成氧化矽膜X2所成之閘極絕緣膜GF2。另外，於低耐壓MOSFET形成範圍1C之半導體基板SB上，形成氧化矽膜X3所成之閘極絕緣膜GF3。另外，於SRAM用MOSFET形成範圍1D之半導體基板SB上，形成氧化矽膜X4所成之閘極絕緣膜GF4。
經由上述圖案化所形成之閘極絕緣膜GF2係 膜厚較閘極絕緣膜GF1，GF3及GF4為厚之氧化矽膜。另外，對於各閘極絕緣膜GF2，GF3及GF4之正上方係各形成多晶矽膜P1，P2之層積膜所成之閘極電極G2，G3及G4。控制器閘極電極CG，閘極電極G2，閘極絕緣膜GF1及GF2之閘極長度方向之寬度係較閘極電極G3，G4，閘極絕緣膜GF3及GF4之閘極長度方向之寬度為寬地形成。
之後，經由進行950℃之活化性退火之時，在使用圖9所說明之離子注入工程中投入之各不純物，在各閘極電極G2，G3及G4之內部進行擴散。此係經由使不純物擴散於閘極電極之底面附近之時，在之後的工程形成之MOSFET之動作時，防止閘極電極產生空乏化，為了防止MOSFET之臨界值電壓上升而進行之擴散退火。
然而，上述熱處理係並非在使用圖10而說明之形成各閘極電極之圖案化之後，而在圖9之離子注入工程之後，於圖10之圖案化工程之前進行亦可。但當於進行該圖案化之前進行活性化退火時，多晶矽膜內之不純物係擴散於橫方向(沿著半導體基板SB之主面的方向)的量則變多之故，有著殘留於加工後之閘極電極內的不純物變少之虞。隨之，由在形成各閘極電極之後進行活性化退火者，可防止閘極電極內之不純物量降低者。
另外，當於閘極電極之加工前進行活性化退火時，大移動於橫方向之不純物則變多之故，在p通道型MOSFET之形成範圍，n通道型MOSFET之形成範圍，對 於多晶矽膜內之不純物濃度產生有不均。在成為閘極電極之多晶矽膜內中，根據場所而不純物濃度產生不均的情況，在加工該多晶矽膜而形成閘極電極時，不純物濃度不同之多晶矽膜係加工尺寸產生不均。其結果，閘極電極之加工尺寸產生不均之故，經由各個MOSFET而有特性產生不均之虞。隨之，由在進行活性化退火之前進行閘極電極之加工者，可防止閘極電極之加工尺寸之變動，而使半導體裝置之信賴性提升者。
在此，於圖11顯示SRAM用MOSFET形成範圍之剖面圖，沿著閘極電極之長度方向，即閘極寬度方向之剖面圖。圖11係顯示進行使用圖10所說明之工程的狀態之製造工程中之半導體裝置之剖面圖。如圖11所示，對於半導體基板SB之主面係形成有元件分離範圍IE，分離半導體基板SB上之SRAM用MOSFET形成範圍1D，1E。在此，SRAM用MOSFET形成範圍1D係n通道型MOSFET之形成範圍，而SRAM用MOSFET形成範圍1E係p通道型MOSFET之形成範圍。
各SRAM用MOSFET形成範圍1D，1E之半導體基板SB上面係以元件分離範圍IE所區隔，對於SRAM用MOSFET形成範圍1D之半導體基板SB的主面係形成有導入p型之不純物(例如，B(硼))之p型井W1。另外，對於SRAM用MOSFET形成範圍1E之半導體基板SB的主面係形成有導入p型之不純物(例如，As(砷)或P(磷))之n型井W2。
閘極電極G4係跨越元件分離範圍IE上，遍佈延伸存在於各SRAM用MOSFET形成範圍1D，1E之正上方。也就是，形成於圖11所示之SRAM用MOSFET形成範圍1D之n通道型MOSFET，和形成於SRAM用MOSFET形成範圍1E之p通道型MOSFET係成為共有一個之閘極電極G4者。圖10所示之閘極電極G4係顯示在圖11所示之SRAM用MOSFET形成範圍1D之p型井W1正上方之閘極電極G4的剖面者。然而，圖11所示之n通道型MOSFET之閘極電極G4的閘極寬度，即，成為包含閘極電極G4之上述n通道型MOSFET之通道範圍之p型井W1上面，在閘極電極G4之長度方向中，從元件分離範圍IE露出之活性範圍之寬度係例如為68nm。
當比較圖11所示之構造，和使用圖3及圖4而說明之SRAM時，p型井W1係對應於活性範圍An1，n型井W2係對應於活性範圍Ap1。如圖11所示，在形成n通道型MOSFET之範圍的SRAM用MOSFET形成範圍1D中，係於閘極電極G4中投入有n型之不純物(例如，As(砷)或P(磷))，而在形成p通道型MOSFET之範圍的SRAM用MOSFET形成範圍1E中，係於閘極電極G4中投入有p型之不純物(例如，B(硼))。
以上如使用圖5~圖11所說明地，在本實施形態中，控制器閘極電極CG，閘極電極G2，G3，G4係從同一層之多晶矽膜P1，P2(參照圖9)加以形成。另外，在加工多晶矽膜P1，P2而形成閘極電極G2，G3， G4之前，形成MONOS記憶體形成範圍1A之控制器閘極電極CG，ONO膜OX及記憶體閘極電極MG。在此，於形成ONO膜OX時之氮化處裡之後，於高耐壓MOSFET形成範圍1B，低耐壓MOSFET形成範圍1C，及SRAM用MOSFET形成範圍1D之多晶矽膜P1，P2(參照圖9)投入不純物。
歷經如上述之工程，在形成非揮發性記憶體及MOSFET於半導體基板上之情況，MOSFET之閘極電極則經由1層之多晶矽膜加以構成時，於以下產生有如使用圖19而說明之問題。圖19係作為比較例而顯示之製造工程中的半導體裝置，顯示SRAM用MOSFET之閘極電極G5之剖面圖。圖19所示之範圍係對應於圖11所示之範圍，圖19係沿著閘極電極G5之閘極寬度方向的剖面圖。圖19所示之構造係經由1層之多晶矽膜而構成閘極電極G5的點，及構成閘極電極G5之晶粒的尺寸以外係成為與圖11所示之構造相同。然而，在圖19中，於構成閘極電極G5之多晶矽膜未附上陰影，而顯示閘極電極G5中之各個晶粒的形狀，但在圖11中係省略晶粒的顯示。
在為了形成構成ONO膜之氮化矽膜而進行之氮化處裡中，將半導體基板SB全體曝露於1000℃程度之高溫之故，構成與控制器閘極電極同層之多晶矽膜之結晶則產生大成長。經由上述氮化處理時之高溫，對於閘極電極G5中，係在閘極寬度方向中形成有封塞活性範圍之p型井W1上面程度尺寸之晶粒GR。也就是，在閘極電極 G5之長度方向中，晶粒GR的寬度係成為較其正下方之活性範圍之寬度為大。
然而，對於圖19所示之閘極電極G5中，經由白圈及黑圈，而顯示投入於閘極電極G5中之不純物。白圈係顯示n型之不純物(例如，As(砷)或P(磷))，黑圈係顯示p型之不純物(例如，B(硼))。
如圖19所示，對於含有晶粒GR大的結晶之多晶矽膜而言，與使用圖9而說明之工程同樣地，即使經由離子注入法而投入不純物，亦被大的晶粒GR所阻礙，而在形成有大的晶粒GR之範圍中，不純物係無法投入於多晶矽膜內之下層。另外，在上述離子注入之後，即使呈以950℃程度加熱閘極電極G5，使閘極電極G5中的不純物擴散，不純物係亦主要通過晶粒間的邊界而擴散之故，而在形成有產生大成長之晶粒GR的範圍中，不純物幾乎未移動。
也就是，即使對於含有晶粒GR之多晶矽膜而言從上方進行離子注入，形成有晶粒GR之範圍中，不純物亦被投入於晶粒GR上面，而對於該上面之正下方的範圍係未投入不純物。即使為如此之情況，之後如經由進行活性化退火而晶粒GR之上面的不純物擴散於該多晶矽膜(閘極電極G5)中之下部時雖無問題，但晶粒GR上面之不純物係亦無法擴散於其正下方者。隨之，在形成有巨大之晶粒GR的範圍中，對於閘極電極G5之下面附近係不純物幾乎未有擴散。
在使MOSFET動作時，於多晶矽所成之閘極電極之底面附近，即，MOSFET之通道範圍的正上方之閘極電極與閘極絕緣膜之邊界附近的閘極電極中，未有導入不純物之情況，閘極電極則產生空乏化，而有臨界值電壓上升之虞。特別是，半導體裝置之細微化進展時，如圖19所示，有著一個之晶粒GR則被覆活性範圍之p型井W1上面之正上方的可能性，此情況係臨界值電壓之變化成為顯著。
經由氮化處裡時之高熱而晶粒產生成長的規模係不確定，根據場所而有所差異之故，MOSFET之臨界值電壓係經由各元件而不均。如此，MOSFET之特性產生不均的情況係連結於半導體裝置之信賴性下降之故，如上述於MOSFET之閘極電極進行離子注入及活性化退火之前，即使為進行為了非揮發性記憶體形成之氮化處裡之情況，亦必須使不純物擴散於該閘極電極中的底部。
此時，亦考慮降低形成非揮發性記憶體時之氮化處裡之溫度，以及縮短加熱時間之情況，當進行如此之對策時，非揮發性記憶體之性能則下降，而半導體裝置之信賴性則降低。
另外，當提高進行離子注入至構成閘極電極之多晶矽膜時之能量，或提高不純物濃度時，有著不純物離子則穿過閘極電極而到達至閘極絕緣膜及半導體基板之虞。
另外，為了使投入於形成有巨大晶粒之閘極 電極的不純物擴散，考慮有以較上述活性化退火為高之溫度進行熱處理者。但當提高熱處理的溫度時，在如構成SRAM之圖19所示之閘極電極G5中，SRAM用MOSFET形成範圍1D之閘極電極G5中的n型不純物(圖示之白圈)則有擴散於SRAM用MOSFET形成範圍1E之閘極電極G5之虞。另外，相反地，SRAM用MOSFET形成範圍1E之閘極電極G5中的p型不純物(圖示之黑圈)則亦有擴散於SRAM用MOSFET形成範圍1D之閘極電極G5之虞。
當在上述閘極電極中的相互擴散產生時，各MOSFET之性能則降低，而產生有半導體裝置之信賴性下降之問題。如此之相互擴散之問題係不限於SRAM，而如CMOS反相器，在各n通道型MOSFET及p通道型MOSFET則共有一個閘極電極之元件中，同樣會引起。
因此在本實施形態中，為了抑制氮化處裡時之晶粒的成長，而將構成閘極電極之多晶矽膜作為2層之多晶矽膜之層積構造。如圖11所示，各多晶矽膜P1，P2之膜厚係比較於以1層的膜而形成閘極電極之情況而變小之故，晶粒的成長之自由度則減少，即使暴露於氮化處裡之高溫，亦可降低晶粒的成長量。
隨之，由防止晶粒的成長者，在對於構成閘極電極G4之多晶矽膜而言之離子注入(參照圖9)時，及經由熱處理而使經由該離子注入所投入之不純物擴散時，可容易進行使不純物擴散於閘極電極G4之底部者。經由此，可防止閘極電極G4產生空乏化之情況，進而可防止 MOSFET之臨界值電壓產生變動情況之故，可使半導體裝置之信賴性提升。
如此之效果係不限於構成SRAM之MOSFET，而即使為高耐壓MOSFET及低耐壓MOSFET亦可得到。特別是在閘極寬度方向之活性範圍的寬度為小之MOSFET中，晶粒為大成長時之元素的特性變動則變為顯著之故，可得到大的效果。另外，在MONOS記憶體形成範圍1A之控制器閘極電極CG中，亦可防止臨界值電壓產生變動之情況之故，可使半導體裝置之信賴性提升者。
另外，亦無變更對於閘極電極而言之離子注入的條件，或提高擴散退火之溫度的必要之故，可防止上述之相互擴散之問題等地產生，進而可提高半導體裝置之信賴性者。
接著，如圖12所示，於各範圍之半導體基板SB主面，形成n-型半導體範圍E1s，E1d，E2，E3及E4。具體而言，首先使用光阻膜(未圖示)而僅使高耐壓MOSFET形成範圍1B露出，將該光阻膜及氮化矽膜N3(參照圖10)作為光罩，於半導體基板SB的主面，以比較低的濃度離子注入n型之不純物(例如，As(砷)或P(磷))。經由此，於閘極電極G2的橫向之半導體基板SB的主面形成n-型半導體範圍E2。
接著，除去上述光阻膜，除去氮化矽膜N3及氧化矽膜X7。之後，經由CVD法等而形成氧化矽膜於半導體基板SB之主面的全面上，接著，經由乾蝕刻法等而 除去該氧化矽膜之一部分，使記憶體閘極電極MG及閘極電極G2~G4的上面露出。經由此，於各控制器閘極電極CG及記憶體閘極電極MG之一方的側壁，及各閘極電極G2~G4之兩側的側壁，形成上述氧化矽膜所成之偏移間隙壁OS。
接著，使用光微影技術及離子注入法，於MONOS記憶體形成範圍1A之半導體基板SB的主面，形成n-型半導體範圍E1s，E1d。n-型半導體範圍E1d係形成鄰接於控制器閘極電極CG之範圍的半導體基板SB的主面，n-型半導體範圍E1s係形成鄰接於記憶體閘極電極MG之範圍的半導體基板SB的主面。在此係將n-型半導體範圍E1d，以較n-型半導體範圍E2為淺之接合深度而形成，而將n-型半導體範圍E1s，以較n-型半導體範圍E1d為淺之接合深度而形成。
接著，使用光微影技術及離子注入法，於低耐壓MOSFET形成範圍1C之閘極電極G3的橫向之半導體基板SB的主面，形成一對之n-型半導體範圍E3。n-型半導體範圍E3係以較n-型半導體範圍E2為淺之接合深度而形成。
接著，使用光微影技術及離子注入法，於SRAM用MOSFET形成範圍1D之閘極電極G4的橫向之半導體基板SB的主面，形成一對之n-型半導體範圍E4。n-型半導體範圍E4係以較n-型半導體範圍E2為淺之接合深度而形成。另外，在未圖示之範圍中，於形成有閘極電 極G4於正上方之n型井的上面，由使用離子注入法而投入p型之不純物(例如，B(硼))者，形成一對之p-型半導體範圍。
接著，如圖13所示，經由CVD法等而例如形成氧化矽膜於半導體基板SB之主面的全面上，接著，經由乾蝕刻法等而除去該氧化矽膜之一部分，使記憶體閘極電極MG及閘極電極G2~G4的上面露出。經由此，於各控制器閘極電極CG及記憶體閘極電極MG之一方的側壁，及各閘極電極G2~G4之兩側的側壁，藉由偏移間隙壁OS形成上述氧化矽膜所成之側壁SW。然而，構成側壁SW之絕緣膜係不限於氧化矽膜，而亦可為氧化矽膜及氮化矽膜之層積膜。
接著，如圖14所示，將氮化矽膜N2，各閘極電極及側壁SW作為光罩，於半導體基板SB的主面，以比較高的濃度離子注入n型之不純物(例如，As(砷)或P(磷))者，形成n+型半導體範圍D1d，D1s及D2~D4。此離子注入係比較於為了形成延伸範圍(n-型半導體範圍E1d，E1s及E2~E4)之離子注入，不純物之摻雜量則多。
n+型半導體範圍D1d係形成鄰接於控制器閘極電極CG之範圍的半導體基板SB的主面，n+型半導體範圍D1s係形成鄰接於記憶體閘極電極MG之範圍的半導體基板SB的主面。n+型半導體範圍D2~D4係形成於各閘極電極G2~G4之橫向的半導體基板SB的主面。另外，在另外的工程中，在未圖示之p通道型MOSFET之形成 範圍中，經由以比較高的濃度離子注入p型之不純物(例如，B(硼))於半導體基板SB的主面之時，形成作為源極．汲極範圍而發揮機能之p+型半導體範圍。
n-型半導體範圍E1d，E1s及E2~E4係為了緩和在各n+型半導體範圍D1d，D1s及D2~D4之端部的電場之延伸範圍。n-型半導體範圍E1d，E1s及E2~E4係不純物濃度較n+型半導體範圍D1d，D1s及D2~D4為低之半導體範圍。另外，n+型半導體範圍D1d，D1s係各作為汲極範圍及源極範圍而發揮機能之半導體範圍。另外，n+型半導體範圍D2~D4係各作為源極．汲極範圍而發揮機能之半導體範圍。
如此，各範圍之源極．汲極範圍係具有與不純物濃度比較低之延伸範圍鄰接之LDD構造。然而，在此，將n+型半導體範圍D1d，D1s及D2~D4，以較n-型半導體範圍E2為淺，而較n-型半導體範圍E1d，E1s，E3及E4為深的深度而形成。
之後，進行為了使各n+型半導體範圍D1d，D1s及D2~D4之內部的不純物擴散之退火。該擴散退火係例如以1040℃程度，經由短時間之尖波退火而進行。即使在該擴散退火中，亦認為有構成各閘極電極之多晶矽膜中之晶粒成長者。但既各閘極電極內之不純物係因經由上述之950℃的活性化退火而擴散之後之故，在使n+型半導體範圍中的不純物擴散之該擴散退火中，晶粒即使產生成長，亦未產生有在閘極電極內之擴散不良的問題。
經由以上的工程，對於MONOS記憶體形成範圍1A係形成有包含控制器閘極電極CG，記憶體閘極電極MG，ONO膜OX，n+型半導體範圍D1d及D1s之MONOS記憶體之記憶體單元MC1。記憶體單元MC1係包含：含有控制器閘極電極CG，n+型半導體範圍D1d及D1s之控制器電晶體C1，和含有記憶體閘極電極MG，ONO膜OX，n+型半導體範圍D1d及D1s之記憶體電晶體M1。另外，鄰接於記憶體單元MC1，如圖1所示，亦形成有記憶體單元MC2。
另外，對於高耐壓MOSFET形成範圍1B，係形成有包含閘極電極G2及n+型半導體範圍(源極．汲極範圍)D2之高耐壓MOSFETQ2。高耐壓MOSFETQ2係例如在半導體裝置與其外部的裝置之間進行電流的輸出入之電路所使用之元件。因此，閘極長度係比較於其他的MOSFET為大，另外，具有比較厚之閘極絕緣膜GF2。
另外，對於低耐壓MOSFET形成範圍1C，係形成有包含閘極電極G3及n+型半導體範圍(源極．汲極範圍)D3之低耐壓MOSFETQ3。低耐壓MOSFETQ3係例如，構成邏輯電路等，要求以高速進行動作的元件。因此，低耐壓MOSFETQ3係驅動電壓較高耐壓MOSFETQ2為低，耐壓亦較高耐壓MOSFETQ2為低。
如以下說明，MOSFETQ4係共有導電型不同之MOSFET與閘極電極G4，但構成低耐壓MOSFETQ3之一部分的閘極電極G3係未構成與n通道型之低耐壓 MOSFETQ3不同之導電型(p通道型)之MOSFET之一部分。也就是對於閘極電極G3係在使用圖9而說明之離子注入工程中，未注入有p型之不純物(例如，B(硼))，而閘極電極G3係僅作為n通道型MOSFET之閘極電極所使用。
另外，對於SRAM用MOSFET形成範圍1D係形成有MOSFETQ4。MOSFETQ4係例如相當於圖3及圖4所示之驅動用MOSFETQd1，構成SRAM之元件，以較圖14所示之高耐壓MOSFETQ2為低之電壓而驅動，耐壓亦較高耐壓MOSFETQ2為低之元件。閘極電極G4係構成n通道型MOSFETQ4之一部分，另外，未在圖14所示之另外的範圍中，構成p通道型MOSFET，即圖3及圖4所示之負荷用MOSFETQp1之一部分。如此，閘極電極G4係構成n通道型MOSFET與p通道型MOSFET所成之CMOS反相器INV1(參照圖3)之閘極電極。
然而，SRAM之記憶體單元MC3係如圖3及圖4所示，除了在鄰接之n通道型MOSFET與p通道型MOSFET而共有閘極電極之驅動用MOSFETQd1，Qd2，負荷用MOSFETQp1及Qp2以外，閘極電極則亦包含未與其他之導電型之MOSFET所共有之傳送用MOSFETQt1，Qt2。
上述之驅動用MOSFETQd1，Qd2，負荷用MOSFETQp1，Qp2，傳送用MOSFETQt1及Qt2係與圖14所示之MOSFETQ4同樣地，具有2層之多晶矽膜所成之 閘極構造。另外，驅動用MOSFETQd1，Qd2，負荷用MOSFETQp1，Qp2，傳送用MOSFETQt1及Qt2係經由相互同層之層積膜而形成有各閘極電極。隨之，在使用上述之2層構造的閘極電極所得到之本實施形態的效果係不限於CMOS反相器INV1(參照圖3)之閘極電極，而在構成SRAM之記憶體單元MC3之任一的MOSFET中亦可得到。
本實施形態之大的特徵之一係如上述，在形成時伴隨高溫之氮化處理，形成非揮發性記憶體及MOSFET之情況中，將控制器閘極電極CG及閘極電極G2~G4所有使用同層的膜而形成，更且，經由2層之多晶矽膜P1，P2的層積膜而構成控制器閘極電極CG及閘極電極G2~G4者。經由此，抑制在上述氮化處裡工程之各閘極電極中的晶粒的成長，經由容易進行各閘極電極中之不純物之擴散之時，可使半導體裝置之信賴性提升。
然而，在本申請所稱之同層係稱作在加工前經由同一的層所形成的層。圖14所示之控制器閘極電極CG及閘極電極G2~G4係均加工在使用圖6所說明之工程中而形成之多晶矽膜P1，P2所成之一個層積膜之構成之故，而稱作同層。
另外，如圖11所示，對於鄰接之n通道型MOSFET與p通道型MOSFET則共有一個閘極電極之情況，係使半導體裝置之信賴性提升作為目的而提高活性化退火之溫度時，有著在n通道型MOSFET與p通道型 MOSFET間閘極電極中的不純物產生相互擴散之虞。對此，在本實施形態中，如上述，經由採用2層之閘極構造之時，即使未提高擴散退火的溫度，亦可使半導體裝置之信賴性提升，可防止上述相互擴散之產生。
接著，如圖15所示，使用周知之金屬矽化物技術，於各控制器閘極電極CG，記憶體閘極電極MG，閘極電極G2~G4，n+型半導體範圍D1d，D1s及D2~D4上面上形成矽化物層S1。在矽化物化之具體的工程中，首先於半導體基板SB之主面上使用濺鍍法而堆積金屬膜，接著由熱處理半導體基板SB者而使該金屬膜與半導體基板SB反應之後，由以濕蝕刻除去未反應之金屬膜者，形成矽化物層S1。作為矽化物層S1之構件係可例示鎳矽化物，鈷矽化物，鈦矽化物，或鉑矽化物者。然而，在圖中，未圖示形成於控制器閘極電極CG上面之矽化物層。
接著，如圖16所示，於半導體基板SB主面上之全面，例如經由CVD法而依序形成(堆積)氮化矽膜所成之擋止絕緣膜ES及氧化矽膜所成之層間絕緣膜L1。之後，經由CMP法而研磨層間絕緣膜L1上面而作為平坦化。接著，從層間絕緣膜L1之上面貫通至擋止絕緣膜ES背面，形成到達至形成於各n+型半導體範圍D1d，D1s及D2~D4上面之矽化物層S1的連接孔。然而，在未圖示的範圍中，對於各控制器閘極電極CG，記憶體閘極電極MG及各閘極電極G2~G4正上方，亦形成露出矽化物層 S1上面之連接孔。
接著，經由濺鍍法等而於連接孔內形成鈦或氮化鈦等之薄的阻障導體膜之後，於連接孔內充填鎢膜，接著，由使用CMP法而除去層間絕緣層L1上的鎢膜者，形成包含埋入各複數之連接孔內之前述鎢膜的接觸塞CP。然而，在未圖示之其他範圍中，經由同工程，貫通層間絕緣層L1及擋止絕緣膜ES，形成有到達至形成於各控制器閘極電極CG，記憶體閘極電極MG及閘極電極G2~G4上部之矽化物層S1的接觸塞CP。
接著，如圖17所示，由經由周知的技術之嵌入處理，於層間絕緣L1及接觸塞CP上形成層間絕緣膜L2，金屬配線MD，MS及MW者，完成本實施形態之半導體裝置。
即，於層間絕緣膜L1及接觸塞CP上，經由CVD法等而形成層間絕緣膜L2之後，使用光微影技術及乾蝕刻而加工層間絕緣膜L2，形成使層間絕緣膜L1及接觸塞CP之上面露出之配線溝。層間絕緣膜L2係例如由SiOC所成之絕緣膜。
之後，於層間絕緣膜L2之上面及上述配線溝的內壁及底部，經由濺鍍法等而形成鈦(Ta)，氮化鈦(TaN)等或此等層積膜所成之阻障導體膜，和銅(Cu)所成之晶種膜之後，於其上方，經由電鍍法等而形成將銅(Cu)作為主成分之主導體膜。接著，根據經由CMP法而研磨上述之阻障導體膜，晶種膜及主導體膜，使層間絕緣膜 L2之上面露出之時，於貫通層間絕緣膜L2之配線溝的內部形成有金屬配線MD，MS及MW。
然而，金屬配線MD係電性連接於n+型半導體範圍(汲極範圍)D1d，而金屬配線MS係電性連接於n+型半導體範圍(源極範圍)D1s。另外，金屬配線MW係電性連接於源極．汲極範圍之n+型半導體範圍D2~D4。
經由以上工程，完成本實施形態之半導體裝置。圖17所示之記憶體單元MC1係相當於圖2所示之記憶體單元MC1，圖17所示之MOSFETQ4係相當於圖3及圖4所示之驅動用MOSFETQd1。也就是，圖17所示之閘極電極G4係相當於圖4所示之活性範圍An1之正上方的閘極電極G1。
(實施形態2)
在前述實施形態1中，將構成圖17所示之控制器閘極電極CG及閘極電極G2~G4之多晶矽膜P1，P2的膜厚作為相同程度，但在本實施形態中，將多晶矽膜P1的膜厚作為較多晶矽膜P2的膜厚為薄。具體而言，將多晶矽膜P1之膜厚作為40nm~24nm，將多晶矽膜P2之膜厚作為48nm~64nm。
圖18(a)係模式化在前述實施形態1所層積之多晶矽膜P1及多晶矽膜P2之晶粒尺寸之剖面圖，而圖18(b)係模式化在本實施形態所層積之多晶矽膜P1及多晶矽膜P2之晶粒尺寸之剖面圖。在圖18(a)中，多晶矽膜 P1之膜厚a係對於成為與多晶矽膜P1之膜厚b相同而言，在圖18(b)中，多晶矽膜P1之膜厚a係成為較多晶矽膜P1之膜厚b為薄。
如圖18(b)所示，構成控制器閘極電極CG及閘極電極G2~G4之多晶矽膜(參照圖17)之中，經由將下層之多晶矽膜P1的膜厚作為薄之時，可縮小多晶矽膜P1之晶粒尺寸者。即，可較上層的多晶矽膜P2之晶粒尺寸，縮小下層之多晶矽膜P1之晶粒尺寸者。
經由此，可於控制器閘極電極CG及閘極電極G2~G4之底部，作為容易使各不純物擴散者。經由此，與前述實施形態1做比較，更可防止控制器閘極電極CG及閘極電極G2~G4產生空乏化，而成為容易防止其臨界值電壓產生變動者。經由此，與前述實施形態1做比較，可使半導體裝置之信賴性提升。
然而，在本實施形態中，對於各控制器閘極電極CG及閘極電極G2~G4，例示過薄化多晶矽膜P2之膜厚之情況，但如此於上層與下層之多晶矽膜之膜厚設置差的情況係在各閘極電極中個別進行亦可。即，僅對於控制器閘極電極CG，將多晶矽膜P1之膜厚作為較多晶矽膜P2之膜厚為薄。另外，僅對於閘極電極G2~G4，將多晶矽膜P1之膜厚作為較多晶矽膜P2之膜厚為薄亦可。
以上，將經由本發明者所成之發明，依據實施形態已具體做過說明，但本發明並不限定於前述實施形態，在不脫離其內容之範圍當然可做各種變更。
例如，在前述實施形態1，2中，對於形成MOSFET於半導體基板上之情況已做過說明，但半導體元件係亦可為MIS(Metal Insulator Semiconductor)型之FET。
另外，在前述實施形態1，2中，在半導體裝置之製造工程之說明中，主要作為例子而說明過n通道型MOSFET之製造工程，但對於半導體基板上係亦形成有具有同樣構造之p通道型MOSFET，而對於此等p通道型MOSFET使用上述2層構造之閘極電極，亦可得到與前述實施形態1，2同樣的效果者。
另外，在前述實施形態1，2中，主要例示過有多晶矽膜P1及P2之2層的情況，但並非限定於此，而例如亦可作為3層以上。然而，在此情況之前述實施形態2中，將形成於下層之多晶矽膜之膜厚，作為較形成於上層之多晶矽膜之膜厚為薄者為佳。例如，3層之情況，依下層，中層，上層的順序膜厚變薄者為佳。
其他，於以下記載實施形態所記載之內容的一部分。
(1)一種具有形成於半導體基板之非揮發性記憶體之半導體裝置的製造方法，其中，具有：(a)於前述半導體基板上，形成第1絕緣膜之工程，和(b)於前述第1絕緣膜上形成第1多晶矽膜的工程，和(c)於前述第1多晶矽膜上形成第2多晶矽膜的工程，和(d)於前述第1多晶矽膜及前述第2多晶矽膜導入不純物之工程， 和(e)圖案化前述第1多晶矽膜及前述第2多晶矽膜，形成前述非揮發性記憶體之選擇用閘極電極之工程，和(f)於前述半導體基板上及前述選擇用閘極電極之側壁，形成具有電荷存積膜之第2絕緣膜的工程，和(g)呈藉由前述第2絕緣膜而鄰接於前述選擇用閘極電極之側壁地，於前述第2絕緣膜上形成記憶用閘極電極的工程，前述第1多晶矽膜之膜厚係較前述第2多晶矽膜之膜厚為薄，在前述(f)中，前述第1多晶矽膜中及前述第2多晶矽膜中之不純物產生活性化。
(2)如記載於第(1)項之半導體裝置之製造方法，其中，前述記憶用閘極電極係為側壁形狀者。
(3)如記載於第(2)項之半導體裝置之製造方法，其中，前述記憶用閘極電極係包含第3多晶矽膜，對於前述記憶用閘極電極上係形成有矽化物層，對於前述第2多晶矽膜上係形成有第3絕緣膜，且未形成有前述矽化物層者。
(4)一種具有形成於半導體基板之非揮發性記憶體之半導體裝置，其中，前述非揮發性記憶體係具有：形成於前述半導體基板上之第1絕緣膜，和形成於前述第1絕緣膜上之選擇用閘極電極，和形成前述半導體基板上及前述選擇用閘極電極之側壁，且具有電荷存積膜之第2絕緣膜， 和形成於前述第2絕緣膜上，且藉由前述第2絕緣膜而鄰接於前述選擇用閘極電極之側壁的記憶用閘極電極，前述選擇用閘極電極係包含形成於前述第1絕緣膜上之第1多晶矽膜，和形成於前述第1多晶矽膜上之第2多晶矽膜，前述第1多晶矽膜之膜厚係較前述第2多晶矽膜之膜厚為薄。
1A‧‧‧MONOS記憶體形成範圍
1B‧‧‧高耐壓MOSFET形成範圍
1C‧‧‧低耐壓MOSFET形成範圍
1D‧‧‧SRAM用MOSFET形成範圍
C1‧‧‧控制器電晶體
CG‧‧‧控制器閘極電極(選擇用閘極電極)
D1d，D1s，D2~D4‧‧‧n+型半導體範圍
E1d，E1s，E2~E4‧‧‧n-型半導體範圍
G2~G4‧‧‧閘極電極
GF1~GF4‧‧‧閘極絕緣膜
M1‧‧‧記憶體電晶體
MG‧‧‧記憶體閘極電極(記憶用閘極電極)
MC1‧‧‧記憶體單元
N1，N2‧‧‧氮化矽膜
OS‧‧‧偏移間隙壁
OX‧‧‧ONO膜
P1~P2‧‧‧多晶矽膜
Q2‧‧‧高耐壓MOSFET
Q3‧‧‧低耐壓MOSFET
Q4‧‧‧MOSFET
SB‧‧‧半導體基板
SW‧‧‧側壁
W1‧‧‧p型井
X5，X6‧‧‧氧化矽膜

Claims (18)

  1. 一種半導體裝置之製造方法，其特徵為具有：(a1)準備具有第1範圍，第2範圍及第3範圍於主面之半導體基板的工程，和(b1)依序層積第1絕緣膜，第1多晶矽膜及第2多晶矽膜於前述半導體基板之主面上的工程，和(c1)加工前述第1範圍之前述第1多晶矽膜及前述第2多晶矽膜，形成包含前述第1多晶矽膜及前述第2多晶矽膜之選擇用閘極電極的工程，和(d1)藉由依序層積第2絕緣膜及電荷存積膜而形成之第3絕緣膜，形成鄰接於前述選擇用閘極電極之側壁及前述半導體基板之主面的記憶用閘極電極的工程，和(e1)在前述(d1)工程之後，從前述第2範圍及前述第3範圍之前述第2多晶矽膜之上方，對於前述第2多晶矽膜而言投入第1導電型之不純物的工程，和(f1)加工前述第2範圍及前述第3範圍之前述第2多晶矽膜及前述第1多晶矽膜，將包含前述第1多晶矽膜及前述第2多晶矽膜之第1閘極電極及第2閘極電極，各形成於前述第2範圍及前述第3範圍之工程，和(g1)形成包含前述選擇用閘極電極，前述記憶用閘極電極及前述第3絕緣膜之非揮發性記憶體，包含前述第1閘極電極之前述第1導電型之第1電場效果電晶體，以及包含前述第2閘極電極，形成驅動電壓較前述第 1電場效果電晶體為低之前述第1導電型之第2電場效果電晶體之工程者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述第2閘極電極係構成與前述第1導電型不同之第2導電型之第3電場效果電晶體的一部分者。
  3. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述第2電場效果電晶體及前述第3電場效果電晶體係構成SRAM，前述第2電場效果電晶體係驅動電晶體，前述第3電場效果電晶體係負荷電晶體者。
  4. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述第2電場效果電晶體及前述第3電場效果電晶體係構成CMOS反相器。
  5. 如申請專利範圍第4項記載之半導體裝置之製造方法，其中，在前述(d1)工程之後，前述(f1)工程之前，更具有從前述第2多晶矽膜之上方，對於前述半導體基板上之第4範圍的前述第2多晶矽膜而言投入前述第1導電型或前述第2導電型之不純物之工程，在前述(f1)工程中，加工前述第4範圍之前述第2多晶矽膜及前述第1多晶矽膜，形成包含前述第1多晶矽膜及前述第2多晶矽膜之第3閘極電極，在前述(g1)工程中，形成包含前述第3閘極電極，驅動電壓較前述第1電場效果電晶體為低之第4電場效果電晶體， 前述第3閘極電極係未構成與前述第4電場效果電晶體不同之導電型之電場效果電晶體之一部分。
  6. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，(f2)在前述(e1)工程之後，前述(g1)工程之前，更具有加熱前述第1多晶矽膜及前述第2多晶矽膜之工程者。
  7. 如申請專利範圍第6項記載之半導體裝置之製造方法，其中，前述(f2)工程係於前述(f1)工程之後進行。
  8. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，在前述(d1)工程中，在形成前述電荷存積膜時進行氮化處理者。
  9. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，在前述(b1)工程中，將前述第1多晶矽膜之膜厚作為較前述第2多晶矽膜之膜厚為薄者。
  10. 一種半導體裝置的製造方法，係具有形成於半導體基板之電場效果電晶體之半導體裝置的製造方法，其中，具有：(a)於前述半導體基板上，形成前述電場效果電晶體之閘極絕緣膜之工程，和(b)於前述閘極絕緣膜上形成第1多晶矽膜的工程，和(c)於前述第1多晶矽膜上形成第2多晶矽膜的工程，和(d)於前述第1多晶矽膜及前述第2多晶矽膜導入不純物之工程，和(e)圖案化前述第1多晶矽膜及前述第2多晶矽膜，形成 前述電場效果電晶體之閘極電極之工程，前述第1多晶矽膜之膜厚係較前述第2多晶矽膜之膜厚為薄，在前述(d)工程之後，具有活性化前述第1多晶矽膜中及前述第2多晶矽膜中的不純物之熱處理工程。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述熱處理工程係在前述(e)工程之後所進行。
  12. 一種半導體裝置，其特徵為具有：於主面具有第1範圍，第2範圍及第3範圍之半導體基板，和形成於前述第1範圍之非揮發性記憶體，和形成於前述第2範圍之第1導電型之第1電場效果電晶體，和形成於前述第3範圍，驅動電壓較前述第1電場效果電晶體為低之前述第1導電型之第2電場效果電晶體，前述非揮發性記憶體係具有：藉由第1絕緣膜而依序層積於前述半導體基板上，含有第1多晶矽膜及第2多晶矽膜之選擇用閘極電極，和藉由依序層積第2絕緣膜及電荷存積膜而形成之第3絕緣膜，鄰接於前述選擇用閘極電極之側壁及前述半導體基板之主面的記憶用閘極電極，前述第1電場效果電晶體係具有依序層積於前述半導體基板上，包含第3多晶矽膜及第4多晶矽膜之第1閘極電極， 前述第2電場效果電晶體係具有依序層積於前述半導體基板上，包含第5多晶矽膜及第6多晶矽膜之第2閘極電極，前述第1多晶矽膜，前述第3多晶矽膜及前述第5多晶矽膜係相互為同層的膜，前述第2多晶矽膜，前述第4多晶矽膜及前述第6多晶矽膜係相互為同層的膜。
  13. 如申請專利範圍第12項記載之半導體裝置，其中，前述第2閘極電極係構成與前述第1導電型不同之第2導電型之第3電場效果電晶體的一部分者。
  14. 如申請專利範圍第13項記載之半導體裝置，其中，前述第2電場效果電晶體及前述第3電場效果電晶體係構成SRAM，前述第2電場效果電晶體係驅動電晶體，前述第3電場效果電晶體係負荷電晶體者。
  15. 如申請專利範圍第13項記載之半導體裝置，其中，前述第2電場效果電晶體及前述第3電場效果電晶體係構成CMOS反相器。
  16. 如申請專利範圍第15項記載之半導體裝置，其中，於前述半導體基板上之第4範圍具有第4電場效果電晶體，構成前述第4電場效果電晶體之第3閘極電極係至少包含與前述第1多晶矽膜同層之第7多晶矽膜，和與形成於前述第7多晶矽膜上之前述第2多晶矽膜同層之第8多 晶矽膜，未構成與前述第4電場效果電晶體不同之導電型之電場效果電晶體的一部分者。
  17. 如申請專利範圍第12項記載之半導體裝置，其中，前述電荷存積膜係氮化矽膜。
  18. 如申請專利範圍第12項記載之半導體裝置，其中，前述第1多晶矽膜之膜厚，前述第3多晶矽膜之膜厚及前述第5多晶矽膜之膜厚係各較前述第2多晶矽膜之膜厚，前述第4多晶矽膜之膜厚及前述第6多晶矽膜之膜厚為薄者。
TW102139949A 2012-11-19 2013-11-04 半導體裝置之製造方法及半導體裝置 TWI575579B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012253249A JP2014103204A (ja) 2012-11-19 2012-11-19 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
TW201435999A TW201435999A (zh) 2014-09-16
TWI575579B true TWI575579B (zh) 2017-03-21

Family

ID=50727143

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102139949A TWI575579B (zh) 2012-11-19 2013-11-04 半導體裝置之製造方法及半導體裝置

Country Status (4)

Country Link
US (2) US9093546B2 (zh)
JP (1) JP2014103204A (zh)
CN (1) CN103824815A (zh)
TW (1) TWI575579B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5934324B2 (ja) * 2014-10-15 2016-06-15 株式会社フローディア メモリセルおよび不揮発性半導体記憶装置
US9276005B1 (en) * 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9773733B2 (en) 2015-03-26 2017-09-26 Mie Fujitsu Semiconductor Limited Semiconductor device
US9793281B2 (en) 2015-07-21 2017-10-17 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal gate logic device and metal-free erase gate, and method of making same
JP2017041614A (ja) 2015-08-21 2017-02-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI624032B (zh) * 2015-09-16 2018-05-11 聯華電子股份有限公司 半導體元件及其製造方法
US10256150B2 (en) * 2017-04-03 2019-04-09 International Business Machines Corporation Fabricating Fin-based split-gate high-drain-voltage transistor by work function tuning
JP2018182156A (ja) 2017-04-18 2018-11-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10714634B2 (en) 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US10431577B2 (en) * 2017-12-29 2019-10-01 Micron Technology, Inc. Methods of forming circuit-protection devices
EP3621107A1 (en) * 2018-09-10 2020-03-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component with dielectric layer for embedding in component carrier
US11171015B2 (en) * 2019-09-11 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layered polysilicon and oxygen-doped polysilicon design for RF SOI trap-rich poly layer
US11705499B2 (en) 2021-06-11 2023-07-18 Nanya Technology Corporation Semiconductor device with inverter and method for fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040119107A1 (en) * 2002-12-04 2004-06-24 Digh Hisamoto Fabrication method and structure of semiconductor non-volatile memory device
US20040232471A1 (en) * 2001-09-20 2004-11-25 Shoji Shukuri Semiconductor integrated circuit device and its manufacturing method
US20070262368A1 (en) * 2006-04-20 2007-11-15 Ko-Hsing Chang Non-volatile memory and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098187A (ja) * 1996-09-20 1998-04-14 Nec Corp 半導体装置の製造方法
JPH1187695A (ja) * 1997-09-11 1999-03-30 Toshiba Corp 半導体装置の製造方法
JP3946876B2 (ja) 1998-07-22 2007-07-18 株式会社ルネサステクノロジ 半導体装置
CN1691331A (zh) * 1999-02-01 2005-11-02 株式会社日立制作所 半导体集成电路器件
JP4068781B2 (ja) 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
JP4718104B2 (ja) * 2003-02-17 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2004348810A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置、携帯電子機器および半導体記憶装置を制御する方法
JP4928825B2 (ja) 2006-05-10 2012-05-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009302269A (ja) * 2008-06-13 2009-12-24 Renesas Technology Corp 半導体装置の製造方法および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040232471A1 (en) * 2001-09-20 2004-11-25 Shoji Shukuri Semiconductor integrated circuit device and its manufacturing method
US20040119107A1 (en) * 2002-12-04 2004-06-24 Digh Hisamoto Fabrication method and structure of semiconductor non-volatile memory device
US20070262368A1 (en) * 2006-04-20 2007-11-15 Ko-Hsing Chang Non-volatile memory and manufacturing method thereof

Also Published As

Publication number Publication date
JP2014103204A (ja) 2014-06-05
US9564540B2 (en) 2017-02-07
US9093546B2 (en) 2015-07-28
CN103824815A (zh) 2014-05-28
TW201435999A (zh) 2014-09-16
US20150333139A1 (en) 2015-11-19
US20140138758A1 (en) 2014-05-22

Similar Documents

Publication Publication Date Title
TWI575579B (zh) 半導體裝置之製造方法及半導體裝置
JP4246400B2 (ja) 半導体記憶装置
JP4451594B2 (ja) 半導体集積回路装置及びその製造方法
US8106449B2 (en) Semiconductor device
US8426294B2 (en) 3D memory array arranged for FN tunneling program and erase
US8461642B2 (en) Semiconductor device having a nonvolatile memory cell with field effect transistors
US20140353740A1 (en) Semiconductor device and manufacturing method thereof
US20240147716A1 (en) Embedded Flash Memory Device with Floating Gate Embedded in a Substrate
US10535710B2 (en) Methods of forming integrated circuitry
TWI731066B (zh) 半導體裝置之製造方法
JP2004186452A (ja) 不揮発性半導体記憶装置およびその製造方法
JP5707224B2 (ja) 半導体装置およびその製造方法
US6657265B2 (en) Semiconductor device and its manufacturing method
JP4405489B2 (ja) 不揮発性半導体メモリ
KR20190067163A (ko) 반도체 기억 소자, 반도체 기억 장치 및 반도체 시스템
JP6258672B2 (ja) 半導体装置の製造方法
US8178412B2 (en) Semiconductor memory device and method of manufacturing the same
TWI690058B (zh) 積體電路、其包含記憶體裝置及其製造方法
JP7385540B2 (ja) 半導体装置の製造方法
KR20080037229A (ko) 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법
JP2004253474A (ja) 不揮発性半導体記憶装置及びその製造方法
JP4994437B2 (ja) 半導体集積回路装置及びその製造方法
JP2013026315A (ja) 半導体記憶装置及びその製造方法
JP2012227542A (ja) 半導体装置および半導体装置の製造方法