JP3946876B2

JP3946876B2 - 半導体装置

Info

Publication number: JP3946876B2
Application number: JP20652998A
Authority: JP
Inventors: 英郎戸辺; 敏明西本; 和宏小森; 秀幸八島; 公夫原; 純一 ▲高▼野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-07-22
Filing date: 1998-07-22
Publication date: 2007-07-18
Anticipated expiration: 2018-07-22
Also published as: JP2000040752A

Description

【０００１】
【発明の属する技術分野】
本発明は、二層ゲート構造の不揮発性記憶素子を有する半導体装置及びその製造方法に関し、特に不揮発性記憶素子のディスターブ特性の向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体記憶素子には、コントロールゲート及びフローティングゲートからなる二層ゲート構造を有するものがあり、この記憶素子では、フローティングゲートへの電荷の注入或いは引き抜きを行い、フローティングゲートの電荷の有無によって情報の記憶を行っている。そして、このフローティングゲートは絶縁膜によって囲まれ外部配線に接続されていないため、注入された電荷は電源を印加されない状態でも残留し、情報の保持のために電源を必要としないので不揮発性記憶素子として用いることができる。
【０００３】
このような記憶素子の一例を図１に示す。単結晶シリコン等を用いた半導体基板１主面に形成されたソース領域，ドレイン領域２間の半導体基板１主面上に、トンネル絶縁膜３、フローティングゲート４、層間膜５、コントロールゲート６が順次積層されている。
【０００４】
半導体装置では、こうした記憶素子をアレイ状に複数形成した記憶回路として用いられ、こうした記憶回路の構成として、前記複数の記憶素子の接続形態によってＡＮＤ型、ＮＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型等種々の回路構成が考えられている。
【０００５】
この記憶素子では、コントロールゲート６と半導体基板１との間に高バイアスを印加することによって、フローティングゲート４にトンネル絶縁膜３を通して電子を注入或いは放出させてメモリセルトランジスタのしきい値を変動させ、このしきい値の変化を情報の記憶に用いており、こうした電子の注入或いは放出には高電圧が必要となる。
【０００６】
このため、半導体装置にはこの高電圧を得るために昇圧回路が設けられているものがあるが、装置の低電圧化の要求によって電源電圧が低くなるに連れて、昇圧回路では対処仕切れない場合、或いは昇圧回路のマージンを確保するために、基板に逆電位を印加して高電位を形成する基板バイアスが採用されている。
【０００７】
基板バイアスでは、非選択のセルにも電位が印加されるために、これに起因する非選択セルへの注入現象（以下、ディスターブという）が生じる。
【０００８】
例えば、図２に示すＡＮＤ型の回路では、消去動作を半導体基板からフローティングゲートへのＦＮ（ファウラーノルドハイム）トンネル電流による電子の注入によって、書き込み動作をフローティングゲートからドレインへのＦＮトンネル電流による電子の放出によって行なっている。メモリセルアレイの選択メモリセル（１，１）と非選択メモリセル（２，２）との夫々の動作における各印加バイアスを表にして図３に示す。
【０００９】
選択メモリセル（１，１）の消去時には、非選択メモリセル（１，２）（２，２）にはコントロールゲートと半導体基板間に１．５Ｖという電圧が印加され、その結果弱い電界がトンネル絶縁膜に加えられ、この電界によって徐々に電子がフローティングゲートへ注入され、経時的に記憶情報が破壊される危険性がある。これを消去ディスターブという。
【００１０】
また、書き込み時には、非選択メモリセル（２，１）においてコントロールゲートと半導体基板間に−１０Ｖが印加され、徐々に電子が半導体基板に放出され、経時的に記憶情報が破壊される危険性がある。これを書き込みワードディスターブという。更に、非選択メモリセル（１，２）においてはコントロールゲートとドレイン間に−２Ｖが印加され、徐々に電子がドレインに放出される書き込みドレインディスターブが存在する。
【００１１】
また、読み出し時にも非選択メモリセル（２，１）においてコントロールゲートと半導体基板間に２．０Ｖが印加され、徐々に電子がフローティングゲートへ注入される読み出しディスターブが存在する。
【００１２】
こうしたディスターブの問題は、書き込み・消去を繰り返すことによってトンネル絶縁膜が劣化し、ディスターブ時にメモリのしきい値Ｖｔｈの変動が大きくなることによって更に顕在化することとなる。
【００１３】
【発明が解決しようとする課題】
このようなディスターブ特性を向上させるために、これまで２つの方針が考えられている。１つはトンネル絶縁膜質を向上させること、もう１つはディスターブ時にトンネル絶縁膜にかかる電界を緩和することである。
【００１４】
これまでに電界を緩和する手法として、フローティングゲート内の不純物の活性化濃度を低減させ、空乏化による電圧降下を起こさせて電界を緩和する手法が提案されている。例えば、フローティングゲートとしては、多結晶シリコン等の半導体薄膜を用い不純物を導入して活性化し、フローティングゲートを２層構造とし、その下層膜を低不純物濃度、その上層膜を高不純物濃度として構成し、書き込み・消去特性の均一化とパンチスルー耐圧の向上を図っている。このような２層構造のフローティングゲート及び低不純物濃度化については、特開平２−１３５７８３号公報、特開平２−２９５１７０号公報或いは特開平７−１１５１４４号公報に開示されている。
【００１５】
しかしながら、こうしたフローティングゲート内の不純物の活性化濃度を低減して空乏化によって電圧降下を起こさせ電界を緩和する手法では、選択セルとして動作させる場合に、書き込み・消去速度が低下してしまうという問題がある。
【００１６】
また、読出し以外のディスターブについては問題を残したままとなる。
【００１７】
本発明の目的は、二層ゲート構造の半導体記憶素子について、書き込み・消去特性を劣化させることなく、ディスターブ特性を向上させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１９】
【問題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【００２０】
二層ゲート構造の不揮発性記憶素子のフローティングゲートを、拡散防止膜を介して高不純物濃度の上層膜と低不純物濃度の下層膜とを積層して構成し、前記下層膜がディスターブ状態にて反転を生じる不純物濃度とする。
【００２１】
また、前記下層膜を前記上層膜の不純物を下層膜となる多結晶シリコン膜に拡散させ、前記下層膜をディスターブ状態にて反転を生じる不純物濃度として形成する。
【００２２】
上述した手段によれば、フローティングゲートを上層膜及び下層膜を拡散防止膜を介して積層する構成とすることにより、下層膜内の活性化濃度を低濃度に設定し、上層膜内を高濃度に設定する。これにより消去（注入）時とディスターブ時の下層膜内空乏・反転化による電圧降下を同程度にでき、ディスターブ特性を向上させ、消去速度の低下を緩和し、かつ書き込み（放出）時の上層膜内の空乏化による書き込み速度の低下を防止することが可能となる。
【００２３】
以下、本発明の実施の形態を説明する。
【００２４】
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２５】
【発明の実施の形態】
図４は、本発明の一実施の形態である半導体装置の記憶素子を示す縦断面図である。
【００２６】
単結晶シリコン等を用いた半導体基板１主面に形成されたソース領域，ドレイン領域２間の半導体基板１主面上に、酸化珪素からなるトンネル絶縁膜３を８ｎｍ、フローティングゲート４、酸化珪素膜・窒化珪素膜を積層したＯＮＯＮ膜からなる層間膜５を１５ｎｍ厚、１００ｎｍ厚の多結晶シリコン膜６ａにタングステンシリサイド膜６ｂを１５０ｎｍ厚積層したコントロールゲート６が順次積層されている。
【００２７】
フローティングゲート４は、下層膜４ａとなる不純物を導入していない４０ｎｍ厚の多結晶シリコン膜に、酸化珪素からなる１ｎｍ厚の薄い拡散防止膜４ｂを介して、上層膜４ｃとなる４．５×１０²⁰／ｃｍ³と十分高濃度のリンを導入した１００ｎｍ厚の多結晶シリコン膜を積層し、熱拡散処理によって上層の多結晶シリコン膜から下層の多結晶シリコン膜に不純物を導入してある。
【００２８】
従って、下層膜４ａ内の不純物活性化濃度は上層膜４ｃより低くなっており、下層膜４ａ内の不純物の活性化濃度を低減することによって、フローティングゲート４内に空乏化現象が起こり、実効的にトンネル絶縁膜３にかかる電界が減少し、ディスターブ特性を向上させることができる。
【００２９】
こうしたディスターブ特性について、フローティングゲートにｎ型不純物が導入され、基板に対してコントロールゲートに正バイアスが印加される場合（ｐ型不純物の場合は負バイアス）について考察する。
【００３０】
空乏層ではその中に空間電荷が蓄積されるので、静電容量と類似の機能をもつものと考えられ、容量特性によって空乏層の状態を知ることができる。そこで空乏化現象を観測するために、擬似静的（或いは低周波）容量測定法によるフローティングゲート４の不純物濃度の違いによる容量特性の変化を図５に示す。
【００３１】
ｎ型のフローティングゲートとｐ型の半導体基板間について、横軸にはフローティングゲートに加えられるバイアス電圧Ｖｆｇを、縦軸にはフローティングゲート‐半導体基板間の容量Ｃを示してある。容量Ｃは、バイアス電圧Ｖｆｇが負である蓄積領域では、容量はトンネル絶縁膜の酸化膜容量と考えられ、Ｖｆｇ＝−４Ｖにおける単位面積当たりの酸化膜静電容量Ｃｏｘを基準とした比を示してある。
【００３２】
バイアス電圧Ｖｆｇが正となる反転側では、フローティングゲート内の不純物濃度が十分高ければ、空乏化現象は起こらず反転側でＣ／Ｃｏｘの値は、ほぼ１となる。これに対して不純物濃度が低い場合には、半導体基板側が反転しても、フローティングゲート内が空乏化して、容量値Ｃは、蓄積領域（Ｖｆｇ＜０）の容量値Ｃｏｘにすぐには戻らず、ゲート電圧を上げてフローティングゲート内をも反転させるとＣ／Ｃｏｘの値が１に近づく特性となる。反転側の容量特性から下層膜内の不純物の活性化濃度は、ポワソン方程式を解くことで見積もることができる。
【００３３】
フローティングゲートに多結晶シリコンを用い不純物としてリンを導入する場合の、上層膜４ｃに導入した不純物濃度と、上層膜４ｃ及び拡散防止膜４ｂを介して積層された下層膜４ａとの活性化不純物濃度との関係を図６に示す。本実施の形態の方法によれば下層膜４ａ内の活性化不純物濃度は容易に低濃度化できることが理解される。
【００３４】
これは、絶縁膜が不純物の拡散を抑制していることに加えて、結晶粒の境界を主として拡散する不純物が、結晶内に取り込まれて活性化される割合が小さいためである。
【００３５】
こうした不純物の活性化濃度から、書き込み時、消去時及びディスターブ時の下層膜４ａ内の空乏化による電圧降下値を知ることができる。ＡＮＤ型の回路構成を表１に示すバイアスを加えて動作させた場合の、上層膜４ｃ内に導入した不純物濃度と電圧降下値との関係を図７に示す。
【００３６】
不純物濃度が十分高濃度のときには電圧降下は生じない。不純物濃度が低濃度化して例えば５×１０²⁰／ｃｍ³程度では、下層膜内の活性化濃度は１×１０¹⁹／ｃｍ³程度となり、この状態で消去時の電圧降下は約１Ｖ、消去ディスターブ時は０．１Ｖ、読出しディスターブ時は０．２Ｖの電圧降下が生じ、ディスターブ特性の向上より消去速度の遅延化のほうが問題になる。
【００３７】
基本的にディスターブ時の印加電圧と比較して書き込み・消去時の印加電圧が大きいので、ディスターブ時の電圧降下値と比較して、書き込み・消去時の電圧降下値が同等若しくは大きくなってしまう。この関係は下層膜の膜厚を薄くして空乏層の伸びを抑えたとしても変わらない。
【００３８】
従って、下層膜の活性化濃度低減によるディスターブ特性向上には、活性化濃度値の設定が重要となる。本実施の形態の場合、下層膜内の不純物の活性化濃度をたとえば１×１０¹⁹／ｃｍ³から１×１０¹⁸／ｃｍ³程度以下にすれば、ディスターブ時でも反転が起こり、反転電位であるフェルミポテンシャルの２倍の２Φｆ（１→０．７Ｖ）だけ電圧降下が起こるため、ディスターブ特性を向上させ、なおかつ消去速度の劣化を緩和することが可能となる。
【００３９】
また、上層膜内に導入するリン濃度を低減しすぎると書き込み（放出）時に上層膜と層間膜の界面近傍も空乏化し、電圧降下が起こって書き込み速度が遅くなってしまう。
【００４０】
従って、フローティングゲート内の不純物の活性化濃度は、ディスターブ時においてフローティングゲート内が反転をはじめる程度にまで低減した場合に、ディスターブ特性は向上し、消去（電子注入）速度の低下を緩和することができる。こうした不純物の濃度設定値は、記憶素子のデバイス構造や印加電圧条件によって変動する。
【００４１】
本実施の形態では、上層膜内に導入するリン濃度を２×１０²⁰／ｃｍ³以下にすると、読み出し及び消去ディスターブ時でも消去時と同様に下層膜内が反転し、ディスターブ特性が大きく改善されることが期待される。通常１０ＭＶ／ｃｍ以下の低電界で問題となるようなディスターブ寿命は、１ＭＶ／ｃｍの電界低減があれば、落ちこぼれビットの寿命は、１桁から２桁向上する。即ち、ディスターブ時にフローティングゲート内で０．７Ｖの電圧降下が生じれば、トンネル絶縁膜の膜厚が７ｎｍの場合には電界が１ＭＶ／ｃｍ弱まることになり、ディスターブ寿命が１桁から２桁向上することが見込まれる。
【００４２】
また、フローティングゲートの上層膜に導入する燐濃度を３×１０¹⁹／ｃｍ³以下にした場合には、書き込み時に上層膜内の層間膜側が空乏化し書き込み速度が遅くなるという問題が発生する。従って、本実施の形態では、上層膜内に導入するリン濃度は、３×１０¹⁹／ｃｍ³乃至２×１０²⁰／ｃｍ³程度にすることが望ましいということになる。このとき下層膜内の活性化燐濃度は１×１０¹⁶／ｃｍ³乃至１×１０¹⁸／ｃｍ³程度となる。このように下層膜を低濃度化しても、上層膜内に十分自由電子が存在するので書き込み・消去特性に支障をきたすことはない。
【００４３】
なお、上層膜或いは下層膜の不純物濃度については、回路構成によってその特性が変わるため、回路構成によって夫々異なることが考えられるが、全体的な傾向は共通性があるため、同様の方針に基づいて夫々の回路構成について不純物濃度の最適化を行なうことができる。
【００４４】
また下層膜内の活性化濃度を低減していくと、フラットバンド電圧が０に近づいていくため、書き込み（放出）速度が増加するという利点もある。本発明者の実験では、上層膜内に導入する燐濃度を７×１０²⁰／ｃｍ³から３×１０²⁰／ｃｍ³に低減することで約１．５倍高速化された。
【００４５】
なお、前記ディスターブ寿命は、消去ディスターブと読みだしディスターブ特性の評価基準として用いられ、消去ディスターブの場合、寿命時間を次のように定義する。
【００４６】
（寿命時間）＝（消去時間）×（保障された書換回数）×（非選択セクタ数）と表され、本実施の形態では、１０ｍｓ×１×１０⁵×６３＝１７．５ｈｒとなっており、ブロック内の全ビットを保障すべき書き換え回数で書き換えたのち、しきい値Ｖｔｈの低い状態に書き込んだ場合に、ディスターブ時の電圧を印加して寿命時間内に記憶が破壊されてしまう（Ｖｔｈが低い状態から高い状態へ移行してしまう）ビット数の全ビット数に対する比率でビット不良率を定義する。
【００４７】
同様に、読み出しディスターブの場合、寿命時間を例えば１０年と定義し、読み出しディスターブ時の電圧を連続して１０年間印加した場合に、記憶が破壊されてしまうビット数の全ビット数に対する比率でビット不良率を定義する。
【００４８】
通常ビット不良率の導出には、電界加速等によって得たより短期間のデータから予測する手法をとる。製品の信頼性という視点ではチップ不良率を求める必要があるが、これはビット不良率から容易に計算することができる。
【００４９】
また、消去速度に関しては、フローティングゲート内の不純物の活性化濃度の低減によって、不純物濃度が十分高いものと比較すると、消去速度が半桁程度は遅くなる。しかし、画像処理などの用途に使用される場合或いはハードディスクの代換等の記録媒体への使用を目的とした場合には、セクタ単位での消去は行なわれずブロック単位等の一括消去方式を多く採用しており、こうした一括消去方式では、消去速度はあまり問題にされず、書き込み速度と読みだし速度が重要視されていることから、本発明の特徴が活かされることになると考えられる。
【００５０】
なお、問題解決の手法として、下層膜を高濃度にして消去時の印加電圧を低減する方法も考えられる。しかしながら、この手法では、不純物を導入しない多結晶珪素膜で下層膜を形成し、上層膜からの熱拡散で不純物を導入する場合、活性化率が低いので高濃度にするのは困難である。
【００５１】
また、下層膜に高濃度の不純物を導入した場合には、フローティングゲートとトンネル絶縁膜界面に不純物が偏析しトンネル絶縁膜の信頼性を悪化させる可能性がある。例えば、不純物としてリンを用いる場合には、放出時に偶発的に過放出トンネル電流が流れ、しきい値が極端に低下して不良ビットが生じることも考えられる。
【００５２】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００５３】
例えば、前記不揮発性記憶素子である二層ゲートのＦＥＴを用いた記憶装置としても、或いは前記ＦＥＴを記憶領域に形成したＭＰＵ装置としても、本発明は実施が可能である。
【００５４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００５５】
（１）本発明によれば、不揮発性記憶素子の、ディスターブ特性を向上させることができるという効果がある。
【００５６】
（２）本発明によれば、消去速度の低下を緩和し、かつ書き込み（放出）時の上層膜内の空乏化による書き込み速度の低下を防止することができるという効果がある。
【００５７】
（３）本発明によれば、フローティングゲートがｎ型の場合には、基板に対して正電圧がフローティングゲートに印加されるディスターブ特性はすべて向上させることができる（読み出しディスターブに限らず、消去ディスターブも向上する）という効果がある。
【００５８】
（４）本発明によれば、経時的に不良となる素子の寿命が向上するという効果がある。
【図面の簡単な説明】
【図１】従来の半導体装置の要部である記憶素子を示す縦断面図である。
【図２】ＡＮＤ型の回路構成を示す回路図である。
【図３】図２に示す記憶回路の動作条件を表にして示す図である。
【図４】本発明の一実施の形態である半導体装置の要部である記憶素子を示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置の要部である記憶素子のフローティングゲート‐半導体基板間の容量特性を示す図である。
【図６】本発明の一実施の形態である半導体装置の要部である記憶素子のフローティングゲート上層膜及び下層膜の活性化不純物濃度を示す図である。
【図７】本発明の一実施の形態である半導体装置の要部である記憶素子のフローティングゲートの不純物濃度と電圧降下との関係を示す図である。
【符号の説明】
１…半導体基板、２…ソース領域，ドレイン領域、３…トンネル絶縁膜、４…フローティングゲート、４ａ…下層膜、４ｂ…拡散防止膜、４ｃ…上層膜、５…層間膜、６…コントロールゲート、６ａ…多結晶シリコン膜、６ｂ…シリサイド膜。

Claims

フローティングゲートおよびコントロールゲートを設けた二層ゲート構造の不揮発性記憶素子を複数有する半導体装置において、
前記複数の不揮発性記憶素子は、それぞれ、
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、前記フローティングゲートの下層膜となる第１多結晶シリコン膜と、
前記第１多結晶シリコン膜上に形成された第２多結晶シリコン膜と、
前記第１多結晶シリコン膜と前記第２多結晶シリコン膜との間に形成され、且つ、前記第２多結晶シリコン膜から前記第１多結晶シリコン膜への不純物の拡散を抑制するための拡散防止膜と、
前記第２多結晶シリコン膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された前記コントロールゲートとを有し、
前記第２多結晶シリコン膜の不純物濃度は、前記第１多結晶シリコン膜の不純物濃度よりも高くされており、
前記第１多結晶シリコン膜の不純物濃度は、前記複数の不揮発性記憶素子の内、選択される不揮発性記憶素子の書込み、消去または読出し動作時において、非選択の不揮発性記憶素子の前記第１絶縁膜に１０ＭＶ／ｃｍ以下の電界が生じるディスターブ状態にて、前記非選択の不揮発性記憶素子の前記第１多結晶シリコン膜に反転層が形成される不純物濃度となっていることを特徴とする半導体装置。
前記第２多結晶シリコン膜が、電子放出状態にて空乏化しない不純物濃度となっていることを特徴とする請求項１に記載の半導体装置。
前記不揮発性記憶素子をマトリクス状に複数設け、ＡＮＤ型の回路構成としたことを特徴とする請求項１又は請求項２に記載の半導体装置。
前記第１多結晶シリコン膜の不純物濃度が１×１０¹⁶／ｃｍ³乃至１×１０¹⁸／ｃｍ³であることを特徴とする請求項３に記載の半導体装置。
前記第２多結晶シリコン膜の不純物濃度が３×１０¹⁹／ｃｍ³乃至２×１０²⁰／ｃｍ³であることを特徴とする請求項３又は請求項４に記載の半導体装置。
前記第１および第２多結晶シリコン膜に含まれる不純物は、ｎ型の導電型を示すことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。