JP2009076680A - 不揮発性半導体記憶装置及びその動作方法 - Google Patents
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Abstract
【課題】情報を記憶するための正のしきい値を有する複数の正の準位及び負のしきい値を有する複数の負の準位を設定することが可能な不揮発性半導体記憶装置及びその動作方法を提供する。
【解決手段】本発明の１態様による不揮発性半導体記憶装置は、半導体層の第１の主面側に設けられ、情報を記憶させるための正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを備えた電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられ、前記負の準位に蓄積された情報を正のしきい値電圧を有する情報へと変換する電圧を印加する電極とを具備する。
【選択図】図１
【解決手段】本発明の１態様による不揮発性半導体記憶装置は、半導体層の第１の主面側に設けられ、情報を記憶させるための正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを備えた電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられ、前記負の準位に蓄積された情報を正のしきい値電圧を有する情報へと変換する電圧を印加する電極とを具備する。
【選択図】図１
Description
本発明は、不揮発性半導体記憶装置及びその動作方法に係り、特に電荷蓄積層を有する不揮発性半導体装置及びその動作方法に関する。
不揮発性半導体記憶装置、例えば、フラッシュメモリの大容量化のために多値化技術は有効である。しかし、この多値化技術は、素子寸法の微細化に伴い様々な問題点に直面している。例えば、ショートチャネル化によるメモリセルトランジスタのＳ−ファクタの劣化、隣接するメモリセル間の干渉、信頼性劣化、加工バラツキ等に起因するしきい値バラツキ等である。多値準位を設定する際には、各準位のデータを確実に識別できるよう各多値準位を設定する必要がある。
従来の多値技術では、ｎ型メモリセルトランジスタの場合、例えば、多値準位のうちの１つは０Ｖ以下（負）のしきい値電圧（Ｖｔｈ）を有し、残りの複数の多値準位は０Ｖと読み出し電圧（Ｖｒｅａｄ）との間の正のＶｔｈを有するように設けられることがある。例えば、このような構成では、４値の場合、正の多値準位は、３準位になり、８値の場合、７準位になる。従来技術の動作電圧の範囲内で多くの正の多値準位を設定するためには、各準位のＶｔｈ分布を狭く制御することが必要になる。しかし、Ｓ−ファクタが悪いメモリセルトランジスタで構成されたフラッシュメモリでは、Ｖｔｈ分布を狭くできないため、各多値準位のデータを確実に識別できるようするために、各準位の間隔を広くしてデータ判別マージンを大きくする必要がある。その結果、従来技術によるフラッシュメモリでは、複数の多値準位を設定するために全体のＶｔｈの範囲を広げる必要がある。すなわち、より高いＶｔｈを有する多値準位を設けざるを得なくなり、必然的に高い読み出し電圧（Ｖｒｅａｄ）で動作させる必要が生じ、リードディスターブ特性の劣化を招くことになる。さらに、微小セルにおける隣接セル間の干渉及びデータリテンション特性の劣化に対処するために、Ｖｔｈバラツキに対するマージンを確保するために準位間隔をより広くとる必要がある。この点においても、上記と同様にリードディスターブの問題が発生する。
リードディスターブ特性の劣化を抑制することが可能な半導体記憶装置が特許文献１に開示されている。この半導体記憶装置では、１つのメモリセルは、半導体層の第１の主面に設けられた電荷蓄積層を有する第１のトランジスタと、この半導体層の第２の主面に第１のトランジスタに対向して設けられたＭＩＳＦＥＴ構造の第２のトランジスタとを備え、第１及び第２のトランジスタは、拡散層を共有している。データ読み出し時に、非選択セルの第２のトランジスタをオンさせる。これにより、非選択セルの第１のトランジスタのゲート絶縁膜（トンネル絶縁膜）に印加される電界を緩和し、リードディスターブ特性の劣化を抑制している。
さらに、加工バラツキに起因するセル特性への影響は微小セルほど顕著になる。個々のメモリセルトランジスタの特性バラツキが大きくなると、各メモリセルトランジスタを所定のしきい値に制御するためのベリファイ動作時間が長くなり、書き込み速度の低下を招くことになる。フラッシュメモリの多値化は、価格下落が激しいフラッシュメモリ市場において生き残るために必須であるが、上記のように半導体装置の動作特性の確保及び信頼性維持の観点から容易ではない。
特開平１１−１４５３１２号公報
本発明は、情報を記憶させるために正のしきい値を有する複数の正の準位及び負のしきい値を有する複数の負の準位を設定することが可能な不揮発性半導体記憶装置及びその動作方法を提供する。
本発明の１態様による不揮発性半導体記憶装置は、半導体層の第１の主面側に設けられ、情報を記憶させるための正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを備えた電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられ、前記負の準位に蓄積された情報を正のしきい値電圧を有する情報へと変換する電圧を印加する電極とを具備する。
本発明の別の１態様による不揮発性半導体記憶装置の動作方法は、半導体層の第１の主面側に設けられ電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられた電極とを具備する不揮発性半導体記憶装置において、前記電荷蓄積層の負のしきい値電圧を有する準位に情報を蓄積する工程と、前記電極に電圧を印加して前記負のしきい値電圧を有する情報を正のしきい値電圧を有する情報へと変換する工程と、前記変換された情報を読み出す工程とを具備する。
本発明によれば、情報を記憶させるために正のしきい値を有する複数の正の準位及び負のしきい値を有する複数の負の準位を設定することが可能な不揮発性半導体記憶装置及びその動作方法が提供される。
本発明の実施形態は、Ｓ−ファクタ劣化、隣接セル間干渉、信頼性劣化、加工バラツキが問題となってくる微小セルにおいて、信頼性及び動作パフォーマンスを維持しつつ、情報を記憶する正のしきい値を有する複数の正の準位と負のしきい値を有する複数の負の準位とを設定することが可能な多値の不揮発性半導体記憶装置及びその動作方法を提供する。本発明による不揮発性半導体記憶装置は、バックゲート電極を備えたＳＯＩ（silicon on insulator）型不揮発性半導体記憶装置であり、負のしきい値電圧（Ｖｔｈ）を有する複数の負の準位と正のＶｔｈを有する複数の正の準位とを有する。読み出し動作時にバックゲート電極に電圧を印加することにより、負のＶｔｈを正のＶｔｈに吊り上げることによって負の準位に記憶された負のＶｔｈ情報を見かけ上正のＶｔｈ情報に変換して、正の読み出し電圧で負のＶｔｈ情報を間接的に読み出すことを可能にする。これにより、正のＶｔｈを有する複数の正の準位に加えて負のＶｔｈを有する複数の負の準位の設定が実現され、信頼性及び動作性能を維持しつつ多値準位数を増加させることが可能になる。これにより不揮発性半導体記憶装置の大容量化を実現することができる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
大容量の不揮発性半導体記憶装置を実現するために微小セルにおいて問題となるＳ−ファクタの劣化、隣接セル間干渉、信頼性劣化、加工バラツキ等に拘わらず、多値準位を増加させても信頼性を満足する多値技術が必要である。例えば、エンハンスメント型ｎ型メモリセルトランジスタを用いた従来のＮＡＮＤ型フラッシュメモリでは、正のＶｔｈを有する複数の準位を設けている。このＮＡＮＤ型フラッシュメモリのさらなる多値化の方策として、一般的に以下の３点が考えられる。（１）正のより高いＶｔｈを有する準位にも多値準位を設ける、（２）各準位のＶｔｈ幅を狭く設定することにより、読み出し電圧（Ｖｒｅａｄ）を上げることなく多値準位を増やす、（３）複数の正の多値準位に加えて負のＶｔｈ有する複数の負の多値準位を設ける。
しかし、（１）、（２）の方策は、微小セルにおいては上記した信頼性劣化又は動作速度低下が避けられないことから現実的な解でない。（３）に関しては、Ｓ−ファクタ劣化、隣接セル間干渉、信頼性劣化、加工バラツキが問題となってくる微小セルであっても問題無く新たに準位を設けることが可能である。しかし、従来技術の読み出し方式で負のＶｔｈを有するデータを読み出そうとすると、コントロールゲート電極に負の電圧を印加することになり、正のＶｔｈ及び負のＶｔｈを有する多値準位に応じてコントロールゲート電極に正と負の両方の電圧を印加することが必要になる。さらに、周辺トランジスタもこの負のゲート電圧印加に対応するようにウェルの耐圧設計を見直す必要が生じ、ウェル構造のみならず周辺回路の大幅変更を必要とする。したがって、従来技術の読み出し方式では（３）の方策もデバイス設計上、現実的な解ではない。
しかし、（３）の方策において負のＶｔｈを有する情報を見かけ上正のＶｔｈを有する情報に変換することによって間接的であっても読み出すことが出来るようになれば、読み出し時の負のコントロールゲート電圧印加を回避できる。これにより、微小セルを用いて、Ｓ−ファクタ劣化、隣接セル間干渉、信頼性劣化、加工バラツキによる特性バラツキの対策をせずとも、多値準位を増やすことが可能となる。負のＶｔｈを有する情報を見かけ上正のＶｔｈを有する情報に変換することは、バックゲート電極を備えるＳＯＩ型不揮発性半導体記憶装置、例えば、ＮＡＮＤフラッシュメモリにより実現することができる。以下に本発明の実施形態による不揮発性半導体記憶装置及びその動作手法を説明する。
（第１の実施形態）
本発明の第１の実施形態による不揮発性半導体装置１００の一例を図１に示す。図には複数のＮＡＮＤ型メモリセル（エンハンスメント型）が接続されたＮＡＮＤ型メモリセルアレイのうちの、隣接する３個のメモリセルＭＣ１〜ＭＣ３が示されている。１つのメモリセルアレイに含まれるメモリセルの数は、例えば、８，１６，３２，６４個である。本実施形態による不揮発性半導体記憶装置は、半導体基板１２上に埋め込み絶縁膜（ＢＯＸ：buried oxide）層１４を介して半導体（ＳＯＩ）層１６を設けた、いわゆるＳＯＩ（silicon on insulator）基板１０を使用する。ＳＯＩ層１６は、例えば、５〜１００ｎｍ程度の膜厚を有し、例えば、単結晶シリコン又は多結晶シリコンからなる。
本発明の第１の実施形態による不揮発性半導体装置１００の一例を図１に示す。図には複数のＮＡＮＤ型メモリセル（エンハンスメント型）が接続されたＮＡＮＤ型メモリセルアレイのうちの、隣接する３個のメモリセルＭＣ１〜ＭＣ３が示されている。１つのメモリセルアレイに含まれるメモリセルの数は、例えば、８，１６，３２，６４個である。本実施形態による不揮発性半導体記憶装置は、半導体基板１２上に埋め込み絶縁膜（ＢＯＸ：buried oxide）層１４を介して半導体（ＳＯＩ）層１６を設けた、いわゆるＳＯＩ（silicon on insulator）基板１０を使用する。ＳＯＩ層１６は、例えば、５〜１００ｎｍ程度の膜厚を有し、例えば、単結晶シリコン又は多結晶シリコンからなる。
１個のメモリセルＭＣは、ＳＯＩ層１６の第１の主面上に設けられたメモリセルトランジスタＴｒと、ＳＯＩ層１６の第２の主面側のＢＯＸ膜１４中にメモリセルトランジスタＴｒに対向して設けられたバックゲート電極ＢＧとを含む。メモリセルトランジスタＴｒは、ＳＯＩ層１６の第１の主面上に第１の絶縁膜２０を介して設けられた第１の電極２２、第１の電極２２上に第２の絶縁膜２４を介して設けられた第２の電極２６を含むゲートスタックを備える。ゲートスタックは、層間絶縁膜２８により覆われる。第１の電極２２は、電荷を蓄積してフローティングゲート電極として機能し、第２の電極２６は、コントロールゲート電極として機能する。第１及び第２のゲート電極２２，２４材料として、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、多結晶シリコンを使用することができる。
各ゲートスタックの直下のＳＯＩ層１６の第２の主面に第３の絶縁膜３０を介して第３の電極３２が設けられる。第３の電極３２は、バックゲート電極ＢＧとして機能する。第３の絶縁膜３０は、例えば４〜１００ｎｍ程度の膜厚を有する、例えばシリコン酸化（ＳｉＯ２）膜である。第３のゲート電極３２材料として、例えば、上記のＡｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、Ｗ、Ｎｉ、Ｃｏ、多結晶シリコンを使用することができる。第３のゲート電極３２の厚さは、例えば１０〜１０００ｎｍ程度である。第３のゲート電極３２と半導体基板１２との距離は、例えば３０〜１００ｎｍであり、両者はＢＯＸ層１４により絶縁されている。
ＳＯＩ層１６には、第１の導電型を有する第１の半導体領域１７及び第２の導電型を有する第２の半導体領域１８が設けられている。第２の半導体領域１８は、各ゲートスタックの直下に位置し、チャネル領域になる。第１の半導体領域１７は、図１では、ＳＯＩ層１６の厚さ全体にわたり形成されるように示されているが、必ずしも厚さ全体にわたり形成される必要はない。メモリセルトランジスタＴｒが、例えばエンハンスメント型ｎチャネルトランジスタである場合、第１の導電型はｎ型であり、第２の導電型はｐ型である。
次に、本実施形態によるエンハンスメント型ｎチャネル不揮発性半導体記憶装置を例に動作手法について説明する。ここでは、本実施形態で特徴的な、メモリセルトランジスタＴｒの負のＶｔｈを有する情報を見かけ上正のＶｔｈを有する情報に変換する（吊り上げる）読み出し方法、負の多値準位への書き込み方法を説明する。
（１）負のＶｔｈの読み出し方法
図１の２番目のメモリセルＭＣ２が選択された場合の動作を例に説明する。図２の実線は、バックゲート電極ＢＧ２がフローティング状態で、メモリセルトランジスタＴｒ２のＶｔｈが負であるときのＴｒ２のＩｄ−Ｖｇカーブである。Ｔｒ２は、エンハンスメント型であるので、Ｔｒ２が負のＶｔｈを有する状態は、Ｔｒ２のフローティングゲート電極ＦＧ２に正電荷、例えば正孔、が蓄積されている状態である。ここで、Ｉｄ＝ＩｄｔにおけるＶｇをしきい値電圧Ｖｔｈと定義する。このときのＴｒ２のしきい値は、Ｖｔｈ＝ Ｖｔｈ０である。
図１の２番目のメモリセルＭＣ２が選択された場合の動作を例に説明する。図２の実線は、バックゲート電極ＢＧ２がフローティング状態で、メモリセルトランジスタＴｒ２のＶｔｈが負であるときのＴｒ２のＩｄ−Ｖｇカーブである。Ｔｒ２は、エンハンスメント型であるので、Ｔｒ２が負のＶｔｈを有する状態は、Ｔｒ２のフローティングゲート電極ＦＧ２に正電荷、例えば正孔、が蓄積されている状態である。ここで、Ｉｄ＝ＩｄｔにおけるＶｇをしきい値電圧Ｖｔｈと定義する。このときのＴｒ２のしきい値は、Ｖｔｈ＝ Ｖｔｈ０である。
（ａ）まず、Ｔｒ２のコントロールゲート電圧Ｖｇを０Ｖとして、Ｔｒ２のＶｔｈが正であるか負であるかの判定を従来動作と同様に行う。
（ｂ）Ｖｔｈ０＜０Ｖと判定された場合に、Ｔｒ２のＶｔｈが正となるようＩｄ−ＶｇカーブをＶｇの正方向にシフトさせる。すなわち、適切な大きさの負のバックゲートバイアス（バックゲート電圧Ｖｂｇ＜０Ｖ）をＴｒ２に対向するバックゲート電極ＢＧ２に印加する。このとき非選択セル（ＭＣ１，ＭＣ３）は、チャネルがオンになるような電圧をバックゲート電極、フローティングゲート電極に印加する。例えば、非選択セルのバックゲート電極ＢＧ１、ＢＧ３を、フローティング又は０Ｖに固定し、コントロールゲート電圧を、＋５Ｖ程度のＶｒｅａｄ電圧とする。バックゲート電極ＢＧ２に印加する負電圧は、第３の絶縁膜３０がＦＮ（Fowler-Nordheim）トンネリングを起こさない５ＭｅＶ／ｃｍ程度以下の電界の範囲にする必要がある。例えば、第３の絶縁膜３０が膜厚１０ｎｍのＳｉＯ２膜である場合には、バックゲート電圧Ｖｂｇは、０〜−５Ｖの範囲であることが望ましい。図２に示した破線は、ＢＧ２に負のバックゲートバイアス（Ｖｂｇ＜０Ｖ）を印加した時のＩｄ−Ｖｇカーブの一例であり、Ｔｒ２のＶｔｈは正のＶｔｈ１に吊り上げられる。印加するバックゲートバイアスを一定値にすることにより、負のＶｔｈ０と吊り上げられた正のＶｔｈ１とは、１対１に対応することになる。
（ｃ）ＢＧ２にバックゲートバイアスＶｂｇを印加した状態で読み出しを行い、負のＶｔｈ０と１対１の関係にある正のＶｔｈ１を読み取る。これにより、間接的にＴｒ２の負のＶｔｈ０の準位を判別することができる。
（２）負のＶｔｈの書き込み方法
（ａ）負の多値準位を想定して、メモリセルトランジスタＴｒ２のＶｔｈを、図３に示したように負のＶｔｈを有する多値準位の１つ、例えばＶｔｈ＝Ｖｔｈ２〜Ｖｔｈ３（Ｖｔｈ２＜０、Ｖｔｈ３＜０、Ｖｔｈ２＜Ｖｔｈ３）の範囲に設定する場合を考える。まず、Ｔｒ２のしきい値が負のＶｔｈになるようにフローティングゲート電極ＦＧ２内の電荷量を制御する操作を行う。すなわち、従来のＮＡＮＤフラッシュの消去動作と同様に、Ｔｒ２のコントロールゲート電極ＣＧ２に０Ｖ、ＳＯＩ層１６に＋１５〜２３Ｖ程度の電圧を印加し、フローティングゲート電極ＦＧ２内の電子をＳＯＩ層１６に引き抜き、さらにフローティングゲート電極ＦＧ２内に正電荷、例えば、正孔を注入する。
（ａ）負の多値準位を想定して、メモリセルトランジスタＴｒ２のＶｔｈを、図３に示したように負のＶｔｈを有する多値準位の１つ、例えばＶｔｈ＝Ｖｔｈ２〜Ｖｔｈ３（Ｖｔｈ２＜０、Ｖｔｈ３＜０、Ｖｔｈ２＜Ｖｔｈ３）の範囲に設定する場合を考える。まず、Ｔｒ２のしきい値が負のＶｔｈになるようにフローティングゲート電極ＦＧ２内の電荷量を制御する操作を行う。すなわち、従来のＮＡＮＤフラッシュの消去動作と同様に、Ｔｒ２のコントロールゲート電極ＣＧ２に０Ｖ、ＳＯＩ層１６に＋１５〜２３Ｖ程度の電圧を印加し、フローティングゲート電極ＦＧ２内の電子をＳＯＩ層１６に引き抜き、さらにフローティングゲート電極ＦＧ２内に正電荷、例えば、正孔を注入する。
（ｂ）上記（ａ）の操作後、（１）の読み出し方法で述べた手法で、バックゲート電極ＢＧ２にバックゲートバイアスＶｂｇを印加してＴｒ２のＶｔｈを正のＶｔｈ’として間接的に読み出す。Ｖｔｈ＞Ｖｔｈ３と判定されれば、正孔をさらにＦＧ２に注入する必要があり、Ｖｔｈ＜Ｖｔｈ３になるまで（ａ）の操作と読み出しを繰り返して行う。
（ｃ）Ｖｔｈ＜Ｖｔｈ３と判断された後、Ｖｔｈ ＞Ｖｔｈ２を確認する。もし、Ｖｔｈ ＜Ｖｔｈ２である場合は、正孔をＦＧ２に注入しすぎているため、一旦、ＳＯＩ層１６に０Ｖ、コントロールゲート電極２６に、例えば１５〜２３Ｖの電圧を印加して書き込みを行い、（ａ），（ｂ）の操作を行ったのち、再びＶｔｈ ＞Ｖｔｈ２であるかを確認するために読み出しを行う。
（ｄ）所定のＶｔｈ２＜Ｖｔｈ＜Ｖｔｈ３になるまで（ａ）〜（ｃ）の操作を繰り返す。
このようにして、１個のメモリセルで、例えば図４（ａ）のＩｄ−Ｖｇカーブに示したような、正の４準位（Ｖｔｈ−ａ、Ｖｔｈ−ｂ、Ｖｔｈ−ｃ、Ｖｔｈ−ｄ）に加え、負に４準位（Ｖｔｈ−ｅ、Ｖｔｈ−ｆ、Ｖｔｈ−ｇ、Ｖｔｈ−ｈ）の多値準位を設定した８値のメモリセルとすることが可能となる。ただし、負の値が大きなＶｔｈでは、リードディスターブが厳しくなるので、負のＶｔｈの値は、−５Ｖ程度までとすることが望ましい。
これらの負のＶｔｈは、（１）の読み出し方法で説明したように、適切な大きさの一定値のバックゲートバイアスＶｂｇを印加することにより、図４（ｂ）に示したようにそれぞれ正のＶｔｈへと吊り上げることができ、負の４準位（Ｖｔｈ−ｅ、Ｖｔｈ−ｆ、Ｖｔｈ−ｇ、Ｖｔｈ−ｈ）は、それぞれ１対１で対応する正の４準位（Ｖｔｈ−ｅ’、Ｖｔｈ−ｆ’、Ｖｔｈ−ｇ’、Ｖｔｈ−ｈ’）として読み出すことができる。
以上説明してきたように、本実施形態によって、各多値準位のＶｔｈ制御範囲を狭くすることなく、そして読み出し電圧（Ｖｒｅａｄ）を高くすることなく、情報を記憶させるために従来の正のＶｔｈを有する複数の正の準位に加えて負のＶｔｈを有する複数の負の準位を設定することが可能な多値の不揮発性半導体記憶装置およびその動作方法を実現することができる。
（第２の実施形態）
本発明の第２の実施形態によるディプレッション型の不揮発性半導体記憶装置２００の一例を図５に示す。図には複数のＮＡＮＤ型メモリセルが接続されたＮＡＮＤ型メモリセルアレイのうちの、隣接する３個のメモリセルＭＣ１〜ＭＣ３が示されている。第１の実施形態によるエンハンスメント型の不揮発性半導体記憶装置１００との相違は、ゲートスタックの直下に位置するチャネル領域になる第３の半導体領域１９が第１の半導体領域１７と同じ第１の導電型、例えば、ｎ型であることである。第１及び第３の半導体領域は、ＳＯＩ層１６の厚さ全体にわたって形成され、両者の不純物濃度は、異なっても良いし、同じであってもよい。その他の半導体記憶装置の構造は、第１の実施形態と同じであるため、詳細な説明は省略する。
本発明の第２の実施形態によるディプレッション型の不揮発性半導体記憶装置２００の一例を図５に示す。図には複数のＮＡＮＤ型メモリセルが接続されたＮＡＮＤ型メモリセルアレイのうちの、隣接する３個のメモリセルＭＣ１〜ＭＣ３が示されている。第１の実施形態によるエンハンスメント型の不揮発性半導体記憶装置１００との相違は、ゲートスタックの直下に位置するチャネル領域になる第３の半導体領域１９が第１の半導体領域１７と同じ第１の導電型、例えば、ｎ型であることである。第１及び第３の半導体領域は、ＳＯＩ層１６の厚さ全体にわたって形成され、両者の不純物濃度は、異なっても良いし、同じであってもよい。その他の半導体記憶装置の構造は、第１の実施形態と同じであるため、詳細な説明は省略する。
ディプレッション型トランジスタの場合、フローティングゲート電極（ＦＧ）に何も電荷が注入されていない時には、コントロールゲート電圧Ｖｇが０Ｖであればチャネルは、常にオンであり、Ｖｔｈは負の値である。
次に、本実施形態による不揮発性半導体記憶装置２００の動作手法について説明する。
（１）負Ｖｔｈの読み出し方法
図５の２番目のメモリセルＭＣ２が選択された場合の動作を例に説明する。Ｉｄ−Ｖｇ特性は、図２を参照して説明する。図２の実線は、バックゲート電極ＢＧ２がフローティング状態で、メモリセルトランジスタＴｒ２のＶｔｈが負であるときのＴｒ２のＩｄ−Ｖｇカーブである。
図５の２番目のメモリセルＭＣ２が選択された場合の動作を例に説明する。Ｉｄ−Ｖｇ特性は、図２を参照して説明する。図２の実線は、バックゲート電極ＢＧ２がフローティング状態で、メモリセルトランジスタＴｒ２のＶｔｈが負であるときのＴｒ２のＩｄ−Ｖｇカーブである。
（ａ）まず、Ｔｒ２のコントロールゲート電圧Ｖｇを０Ｖとして、Ｔｒ２のＶｔｈが正であるか負であるかの判定を従来動作と同様に行う。
（ｂ）Ｖｔｈ０＜０Ｖと判定された場合に、Ｔｒ２のＶｔｈが正になるようＩｄ−ＶｇカーブをＶｇ正方向にシフトさせる。具体的には、Ｔｒ２がディプレッション型トランジスタであるため、第１の実施形態と同じ極性の適切な大きさの負のバックゲートバイアス（バックゲート電圧Ｖｂｇ＜０Ｖ）をＴｒ２のバックゲート電極ＢＧ２に印加する。このとき非選択セル（ＭＣ１，ＭＣ３）は、チャネルがオンになるような電圧をバックゲート電極及び／又はフローティングゲート電極に印加する。例えば、非選択セルのバックゲート電極ＢＧ１、ＢＧ３は、フローティング又は０Ｖに固定し、コントロールゲート電圧は、＋５Ｖ程度のＶｒｅａｄ電圧とする。バックゲートバイアスＶｂｇの大きさは、第３の絶縁膜３０がＦＮトンネリングを起こさない＋５ＭｅＶ／ｃｍ程度以下の電界の大きさの範囲に抑える必要がある。本実施形態の場合も図２に示した破線のように、ＢＧ２に負のバックゲートバイアス（Ｖｂｇ＜０Ｖ）を印加することによって、正のＶｔｈを有するＩｄ−Ｖｇカーブ吊り上げられる。すなわち、第１の実施形態の場合と同様にＴｒ２のＶｔｈは、負のＶｔｈ０から正のＶｔｈ１に吊り上げられる。一定のバックゲートバイアスを印加することにより、負のＶｔｈ０と正のＶｔｈ１とは、１対１に対応している。
（ｃ）ＢＧ２に負のバックゲートバイアスＶｂｇを印加した状態で読み出しを行い、負のＶｔｈ０と１対１の関係にある正のＶｔｈ１を読み取ることにより、間接的にＴｒ２の負のＶｔｈ０の準位を判別することができる。
（２）負のＶｔｈの書き込み方法
（ａ）負の多値準位を想定して、メモリセルトランジスタＴｒ２のＶｔｈを、図３に示したように負のＶｔｈを有する多値準位の１つ、例えばＶｔｈ＝Ｖｔｈ２〜Ｖｔｈ３（Ｖｔｈ２＜０、Ｖｔｈ３＜０、Ｖｔｈ２＜Ｖｔｈ３）の範囲に設定する場合を考える。ディプレッション型トランジスタの場合、フローティングゲート電極ＦＧ２にわずかに電子が蓄積された状態でも負のＶｔｈを有することがあるため、まず、Ｔｒ２のしきい値が所定のＶｔｈ（Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３）より大きいか小さいかを（１）の読み出し方法で述べた手法で、判定する。すなわち、バックゲート電極ＢＧ２に負のバックゲートバイアスＶｂｇを印加してＴｒ２のＶｔｈを正のＶｔｈ’として間接的に読み出す。Ｖｔｈ ＜Ｖｔｈ２と判定されれば、（ｄ）へ進む。
（ａ）負の多値準位を想定して、メモリセルトランジスタＴｒ２のＶｔｈを、図３に示したように負のＶｔｈを有する多値準位の１つ、例えばＶｔｈ＝Ｖｔｈ２〜Ｖｔｈ３（Ｖｔｈ２＜０、Ｖｔｈ３＜０、Ｖｔｈ２＜Ｖｔｈ３）の範囲に設定する場合を考える。ディプレッション型トランジスタの場合、フローティングゲート電極ＦＧ２にわずかに電子が蓄積された状態でも負のＶｔｈを有することがあるため、まず、Ｔｒ２のしきい値が所定のＶｔｈ（Ｖｔｈ２＜Ｖｔｈ＜Ｖｔｈ３）より大きいか小さいかを（１）の読み出し方法で述べた手法で、判定する。すなわち、バックゲート電極ＢＧ２に負のバックゲートバイアスＶｂｇを印加してＴｒ２のＶｔｈを正のＶｔｈ’として間接的に読み出す。Ｖｔｈ ＜Ｖｔｈ２と判定されれば、（ｄ）へ進む。
（ｂ）Ｖｔｈ＞Ｖｔｈ３と判定されれば、従来のＮＡＮＤフラッシュの消去動作と同様に、Ｔｒ２のコントロールゲート電極ＣＧ２を０Ｖ、ＳＯＩ層１６に＋１５〜２３Ｖ程度の電圧を印加し、フローティングゲート電極ＦＧ２内の電子をＳＯＩ層１６に引き抜くか、フローティングゲート電極ＦＧ２内に正電荷（正孔）を注入する。
（ｃ）上記（ｂ）の操作後、再び（１）の読み出し方法で述べた手法で、Ｖｔｈを評価する。Ｖｔｈ＞Ｖｔｈ３と判定されれば、さらにフローティングゲート電極ＦＧ２内の電子を引き抜くか正孔を注入する必要があり、Ｖｔｈ＜Ｖｔｈ３になるまで（ｂ）の操作と読み出しを繰り返して行う。
（ｄ）Ｖｔｈ＜Ｖｔｈ３と判断された後、Ｖｔｈ ＞Ｖｔｈ２を確認する。もし、Ｖｔｈ ＜Ｖｔｈ２である場合は、電子を引き抜きすぎているか正孔をＦＧ２に注入しすぎているため、一旦、ＳＯＩ層１６に０Ｖ、コントロールゲート電極２６に、例えば１５〜２３Ｖの電圧を印加して書き込みを行い、（ｂ），（ｃ）の操作を行ったのち、再びＶｔｈ ＞Ｖｔｈ２であるかを確認するために読み出しを行う。
（ｅ）所定のＶｔｈ２＜Ｖｔｈ＜Ｖｔｈ３になるまで（ｂ）〜（ｄ）の操作を繰り返す。
このようにして、第１の実施形態と同様に、１つのメモリセルで正のＶｔｈを有する複数の正の多値準位と、負のＶｔｈを有する複数の負の多値準位、例えば、図４（ａ）のような正の４準位と負の４準位を設定した８値の、多値メモリセルとすることが可能となる。
以上説明してきたように、本実施形態によって、各多値準位のＶｔｈ制御範囲を狭くすることなく、そして読み出し電圧（Ｖｒｅａｄ）を高くすることなく、従来の正のＶｔｈを有する複数の正の準位に加えて負のＶｔｈを有する複数の負の準位を設定することが可能な多値の不揮発性半導体記憶装置およびその動作方法を実現することができる。
上記の実施形態では、正のＶｔｈ及び負のＶｔｈのそれぞれに多値準位を設定したフローティングゲート電極を有する不揮発性半導体記憶装置を例に説明してきたが、本発明は、フローティングゲート電極の代わりに誘電体膜中に電荷を蓄積する、例えばＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型不揮発性半導体記憶装置にも同様に適用することが可能である。
上記のように、読み出し時に適切な所定のバックゲートバイアスを印加することによって、負のＶｔｈを正のＶｔｈに吊り上げ、コントロールゲート電極に負電圧を印加することなく負のＶｔｈ情報を見かけ上正のＶｔｈ情報に変換して、正のコントロールゲート電極電圧で間接的に読み出すことが可能になり、負のＶｔｈを有する複数の負の多値準位を設定することが可能となる。ここで、バックゲート電極を導入することによって、プロセス増加及び制御回路の追加等によりコスト増となるが、デバイス設計上無理なく多値準位を増大させることが可能であり、最終的にコスト低減が実現できる。
このような、情報を記憶させるための正のＶｔｈを有する複数の正の準位及び負のＶｔｈを有する複数の負の準位を有する不揮発性半導体記憶装置は、読み出し電圧範囲を増大させること、各多値準位のＶｔｈ分布幅を狭くすること等を必要とせずに多値化が可能となる。その結果、セルの微細化及び信頼性の制約の緩和が可能な多値の不揮発性半導体記憶装置を実現できる。
以上説明してきたように、本発明の複数の実施形態によって、データを記憶させために正のしきい値を有する複数の正の準位及び負のしきい値を有する複数の負の準位を設定することが可能な多値の不揮発性半導体記憶装置及びその動作方法を提供することができる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
１０…ＳＯＩ基板，１２…半導体基板，１４…埋め込み絶縁膜（ＢＯＸ）層，１６…半導体（ＳＯＩ）層，１７…第１の半導体領域，１８…第２の半導体領域，１９…第３の半導体領域，２０…第１の絶縁膜，２２…第１の電極（フローティングゲート電極），２４…第２の絶縁膜，２６…第２の電極（コントロールゲート電極），２８…層間絶縁膜，３０…第３の絶縁膜，３２…第３の電極（バックゲート電極）。
Claims (5)
- 半導体層の第１の主面側に設けられ、情報を記憶させるための正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを備えた電荷蓄積層を含む記憶素子と、
前記半導体層の第２の主面側に前記記憶素子と対向して設けられ、前記負の準位に蓄積された情報を正のしきい値電圧を有する情報へと変換する電圧を印加する電極と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 半導体層の第１の主面側に設けられ電荷蓄積層を含む記憶素子と、前記半導体層の第２の主面側に前記記憶素子と対向して設けられた電極とを具備する不揮発性半導体記憶装置において、
前記電荷蓄積層の負のしきい値電圧を有する準位に情報を蓄積する工程と、
前記電極に電圧を印加して前記負のしきい値電圧を有する情報を正のしきい値電圧を有する情報へと変換する工程と、
前記変換された情報を読み出す工程と
を具備すること特徴とする不揮発性半導体記憶装置の動作方法。 - 前記電荷蓄積層は、正のしきい値電圧を有する複数の正の準位と負のしきい値電圧を有する複数の負の準位とを含むことを特徴とする請求項２に記載の不揮発性半導体記憶装置の動作方法。
- 前記複数の記憶素子は、エンハンスメント型ｎチャネルトランジスタであり、
前記負のしきい値電圧を有する準位に情報を蓄積することは、前記電荷蓄積層に正電荷を蓄積することであり、
前記変換することは、前記電極に正電圧を印加することである
ことを特徴とする請求項２若しくは３に記載の不揮発性半導体記憶装置の動作方法。 - 前記複数の記憶素子は、ディプレッション型ｎチャネルトランジスタであり、
前記変換することは、前記電極に正電圧を印加することである
ことを特徴とする請求項２若しくは３に記載の不揮発性半導体記憶装置の動作方法。
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