JP2008140912A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2008140912A JP2008140912A JP2006324471A JP2006324471A JP2008140912A JP 2008140912 A JP2008140912 A JP 2008140912A JP 2006324471 A JP2006324471 A JP 2006324471A JP 2006324471 A JP2006324471 A JP 2006324471A JP 2008140912 A JP2008140912 A JP 2008140912A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- gate electrode
- semiconductor
- insulating film
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 131
- 230000015654 memory Effects 0.000 claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000006870 function Effects 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 description 75
- 239000011229 interlayer Substances 0.000 description 20
- 238000012986 modification Methods 0.000 description 18
- 230000004048 modification Effects 0.000 description 18
- 238000003491 array Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】高密度化と性能向上との両者を実現する3次元不揮発性半導体記憶装置を提供することである。
【解決手段】本発明の1態様による不揮発性半導体記憶装置は、基板の上方に第1の絶縁膜を介して設けられた第1の不揮発性メモリセルと、前記第1の不揮発性メモリセルの上方に第2の絶縁膜を介して設けられた第2の不揮発性メモリセルとを具備し、前記第1の不揮発性メモリセルは、n型領域及びp型領域を含む第1の半導体層と、前記第1の半導体層上方に設けられた第1の電荷蓄積層及び第1のコントロールゲート電極を含む第1のゲートスタックとを含み、前記第2の不揮発性メモリセルは、n型領域及びp型領域を含む第2の半導体層と、前記第2の半導体層上方に設けられ、前記第1のゲートスタックに位置を合わせて配置された第2の電荷蓄積層及び第2のコントロールゲート電極を含む第2のゲートスタックとを含み、前記第1のコントロールゲート電極は、前記第2の不揮発性メモリセルに対してバックゲート電極として機能することを特徴とする。
【選択図】図1
【解決手段】本発明の1態様による不揮発性半導体記憶装置は、基板の上方に第1の絶縁膜を介して設けられた第1の不揮発性メモリセルと、前記第1の不揮発性メモリセルの上方に第2の絶縁膜を介して設けられた第2の不揮発性メモリセルとを具備し、前記第1の不揮発性メモリセルは、n型領域及びp型領域を含む第1の半導体層と、前記第1の半導体層上方に設けられた第1の電荷蓄積層及び第1のコントロールゲート電極を含む第1のゲートスタックとを含み、前記第2の不揮発性メモリセルは、n型領域及びp型領域を含む第2の半導体層と、前記第2の半導体層上方に設けられ、前記第1のゲートスタックに位置を合わせて配置された第2の電荷蓄積層及び第2のコントロールゲート電極を含む第2のゲートスタックとを含み、前記第1のコントロールゲート電極は、前記第2の不揮発性メモリセルに対してバックゲート電極として機能することを特徴とする。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に係り、特に電荷蓄積層を有する3次元不揮発性半導体記憶装置に関する。
半導体装置の高集積化、高密度化は、加工寸法の縮小によって行われてきている。不揮発性半導体記憶装置において、加工寸法の縮小によってメモリセルのセルサイズをさらに継続して進めることは、プロセス及びデバイス設計上の制約から次第に困難になってきている。この微細化の困難性を解決する1つの方策が半導体装置の3次元化である。
3次元不揮発性半導体記憶装置の一例が特許文献1に開示されている。この不揮発性半導体記憶装置は、不揮発性半導体記憶素子であるSOI(silicon on insulator)型のメモリセルアレイと層間絶縁膜とを単純に複数層積層したものである。この1つのメモリセルアレイは、層間絶縁膜上に形成された帯状の複数のビット線と、電荷蓄積層とコントロールゲート電極とを含む2次元の格子点状に配置されたゲートスタックと、コントロールゲート電極上に設けられビット線方向と垂直な方向にコントロールゲート電極を接続するワード線とを含んでいる。すなわち、ビット線、ゲートスタック、ワード線を1層のメモリセルアレイとして層間絶縁膜で覆い、複数のメモリセルアレイを積層している。
別の構造の3次元半導体装置の一例として、特許文献2に開示されている、張り合わせ技術を使用した3次元半導体装置がある。この技術では、第1のSOI基板上に第1の半導体素子を形成し、これを層間絶縁膜で覆って平坦化する。この層間絶縁膜と第2のSOI基板とを張り合わせて、第1のSOI基板の支持基板表面のごく薄い半導体層を残して第1の支持基板を除去し、この残された薄い半導体層に第2の半導体素子又は配線を形成するものである。
米国特許第6888750号明細書
特開2004-265975号公報
本発明は、高密度化と性能向上との両者を実現する3次元不揮発性半導体記憶装置を提供する。
本発明の1態様による不揮発性半導体記憶装置は、基板の上方に第1の絶縁膜を介して設けられた第1の不揮発性メモリセルと、前記第1の不揮発性メモリセルの上方に第2の絶縁膜を介して設けられた第2の不揮発性メモリセルとを具備し、前記第1の不揮発性メモリセルは、n型領域及びp型領域を含む第1の半導体層と、前記第1の半導体層上方に設けられた第1の電荷蓄積層及び第1のコントロールゲート電極を含む第1のゲートスタックとを含み、前記第2の不揮発性メモリセルは、n型領域及びp型領域を含む第2の半導体層と、前記第2の半導体層上方に設けられ、前記第1のゲートスタックに位置を合わせて配置された第2の電荷蓄積層及び第2のコントロールゲート電極を含む第2のゲートスタックとを含み、前記第1のコントロールゲート電極は、前記第2の不揮発性メモリセルに対してバックゲート電極として機能することを特徴とする。
本発明の他の1態様による不揮発性半導体記憶装置は、基板の上方に第1の絶縁膜を介して設けられた第1の不揮発性メモリセルと、前記第1の不揮発性メモリセルの上方に第2の絶縁膜を介して設けられた第2の不揮発性メモリセルとを具備し、前記第2の不揮発性メモリセルアレイは、n型領域及びp型領域を含む第2の半導体層と、前記第2の半導体層上方に設けられた第2の電荷蓄積層及び第2のコントロールゲート電極を含む第2のゲートスタックとを含み、前記第1の不揮発性メモリセルアレイは、n型領域及びp型領域を含む第1の半導体層と、前記第1の半導体層下方の前記第1の絶縁膜中に前記第2のゲートスタックと上下反転して設けられた第1の電荷蓄積層及び第1のコントロールゲート電極を含む第1のゲートスタックとを含み、前記第1のゲートスタックと前記第2のゲートスタックとは、位置を合わせて配置されることを特徴とする。
本発明によって、高密度化と性能向上との両者を実現する不揮発性半導体記憶装置が提供される。
本発明の実施形態によれば、SOI構造を有し電荷蓄積層を含むメモリセルを複数層積層した3次元不揮発性半導体記憶装置が提供される。そして、この3次元不揮発性半導体記憶装置は、動作時にバックゲート電極による制御が可能であり、半導体装置の性能を向上できる。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
(第1の実施形態)
本発明の第1の実施形態による不揮発性半導体記憶装置は、SOI構造のメモリセルを複数層積層した構造を有する3次元不揮発性半導体記憶装置である。本実施形態による不揮発性半導体記憶装置をフローティングゲート電極及びコントロールゲート電極を有する2層ゲート構造のNAND型フラッシュメモリを例に以下に説明する。しかし、本実施形態は、NAND型フラッシュメモリに限定されることなく、例えば、NOR型等の他のフラッシュメモリ、電荷蓄積層としてフローティングゲート電極の代わりにシリコン窒化膜(Si3N4膜)を使用するMONOS(metal-oxide-nitride-oxide-silicon)型不揮発性半導体記憶装置、タンタル窒化膜のコントロールゲート電極と高誘電率絶縁膜、例えばアルミナ膜(Al2O3膜)を電荷蓄積層として使用するTANOS(tantalum nitride- aluminum oxide-oxide-nitride-oxide-silicon)型不揮発性半導体記憶装置等にも適用することができる。
本発明の第1の実施形態による不揮発性半導体記憶装置は、SOI構造のメモリセルを複数層積層した構造を有する3次元不揮発性半導体記憶装置である。本実施形態による不揮発性半導体記憶装置をフローティングゲート電極及びコントロールゲート電極を有する2層ゲート構造のNAND型フラッシュメモリを例に以下に説明する。しかし、本実施形態は、NAND型フラッシュメモリに限定されることなく、例えば、NOR型等の他のフラッシュメモリ、電荷蓄積層としてフローティングゲート電極の代わりにシリコン窒化膜(Si3N4膜)を使用するMONOS(metal-oxide-nitride-oxide-silicon)型不揮発性半導体記憶装置、タンタル窒化膜のコントロールゲート電極と高誘電率絶縁膜、例えばアルミナ膜(Al2O3膜)を電荷蓄積層として使用するTANOS(tantalum nitride- aluminum oxide-oxide-nitride-oxide-silicon)型不揮発性半導体記憶装置等にも適用することができる。
本実施形態による3次元NAND型フラッシュメモリの断面構造の一例を図1に示す。図1には、半導体基板1上に絶縁膜2を介して形成された4層のメモリセルアレイ10,20,30,40が示されているが、積層数は、4層に限定されることなく複数層の積層であれば、これより少なくても多くても良い。図1は、NAND型メモリセルが直列に接続されたメモリセルアレイのチェーン方向の断面図である。各層のメモリセルアレイは同様の構造を有する。例えば、第1のメモリセルアレイ10は、第1の半導体層11、例えば、シリコン層、第1の半導体層11上に形成された第1のトンネル絶縁膜12、第1のフローティングゲート電極13、第1の電極間絶縁膜14、第1のコントロールゲート電極15を含む複数の第1のゲートスタック(メモリセル)10G、及び複数の第1のゲートスタック10Gの両側に設けられた第1の選択トランジスタ10S−1,10S−2を含む。図では、ゲートスタックの数を4個で示しているが、ゲートスタック数は、これに限定されることなく8,16,32,64個等の任意の数に設定することができる。第1の選択トランジスタ10Sは、第1の半導体膜11上に形成された第1のゲート酸化膜16及び第1の選択ゲート電極17を含む。第1の半導体層11は、例えば、第1のメモリセル10G及び第1の選択トランジスタ10Sのチャネル領域11p(p型半導体領域)、複数の第1のメモリセル10Gを電気的に接続するn型半導体領域11n、及び第1の選択トランジスタのソース/ドレインであるn+半導体領域11n+を含む。第1の半導体層11は、上記に限定されることなく、例えば、第1の選択トランジスタ10Sのチャネル領域をp型半導体領域とし、それ以外の領域をn型半導体領域とすることもできる。
第1のゲートスタック10G及び第1の選択トランジスタ10Sは、第1の層間絶縁膜19で覆われ平坦化される。第1の層間絶縁膜19上に同様の構造を有する第2のメモリセルアレイ20が形成され、第2の層間絶縁膜29で覆われ平坦化される。さらに、第2の層間絶縁膜29上に第3のメモリセルアレイ30が形成され、第3の層間絶縁膜39で覆われ平坦化され、第3の層間絶縁膜39上に第4にメモリセルアレイ40が形成される。第4のメモリセルアレイ40は、第4の層間絶縁膜49で覆われて平坦化される。
各層のゲートスタック10G,20G,30G,40Gは、位置合せされて配置される。すなわち、各ゲートスタックが縦方向に重なるように配置される。さらに、各ゲートスタックと直ぐ上の半導体層との間隔、例えば、第1のゲートスタック10Gと第2の半導体層21との間隔は、下記の条件を満足するように設定される。(1)書き込み、消去動作時に、下層のゲートスタックのコントロールゲート電極と上層の半導体層との間で、層間絶縁膜が絶縁破壊しないこと、(2)書き込み、消去動作時に、下層のゲートスタックのコントロールゲート電極と上層の半導体層との間で、例えば、F−N(Fowler- Nordheim)トンネリングによる電流リークが生じないこと、(3)書き込み、消去、読み出し動作時に、下層のゲートスタックのコントロールゲート電極にバックゲート電圧を印加することによって下層のゲートスタックの電荷蓄積層に電荷の注入が生じないこと、等である。これらの条件を満足させるために、各ゲートスタックと直ぐ上の半導体層との間隔を好ましい値に制御することが重要であり、例えば、30nmから40nmに制御することが好ましい。この好ましい間隔は、層間絶縁膜の材質、バックゲート電圧の大きさ等に依存して変化する。これは、後で詳しく述べるバックゲート動作を効果的に行うためである。
そして、第1から第4の層間絶縁膜19,29,39,49及び第2から第4の半導体層21,31,41を貫通する第1のコンタクトプラグ51が、第1の選択トランジスタ10S−1のソースであるn+半導体領域11n+に達するように設けられる。同様に、第2のコンタクトプラグ52が、第1の選択トランジスタ10S−2のドレインであるn+半導体領域11n+に達するように設けられる。第1及び第2のコンタクトプラグ51,52は、第1から第4の半導体層11,21,31,41と電気的に接続される。コンタクトプラグの材料は、シリサイドを形成する金属、例えば、チタン(Ti)、ニッケル(Ni)、を使用することが好ましい。このような金属を使用すると、第1及び第2のコンタクトプラグ51,52と第1から第4の半導体層11,21,31,41との接続部にシリサイドが形成されオーミックな接続が容易になるためである。さらに、第1のコンタクトプラグ51は、ソース線53に接続し、第2のコンタクトプラグ52は、ビット線54に接続する。
各層のメモリセルアレイのコントロールゲート電極15,25,35,45は、図1の紙面に垂直な方向に複数のコントロールゲート電極を接続してワード線として機能する。図2に示したように、各ワード線59は、各層のメモリセルアレイ端部においてコントロールゲート電極15,25,35,45を階段状に形成して、深さの異なる各コントロールゲート電極に接続する第1から第4のワード線コンタクトプラグ55,56,57,58を配置することによって接続される。
次に、本実施形態による単純積層型の不揮発性半導体記憶装置、例えば、NAND型フラッシュメモリにおけるバックゲート動作について説明する。ここでは、第2のメモリセルアレイ20の書き込み動作、読み出し動作及び消去動作を例に説明する。この動作時に、第1のコントロールゲート電極15がバックゲート電極として機能する。
バックゲートを使用する動作の特徴は、選択したメモリセルアレイのうちで、非選択メモリセルのバックゲートに電圧を印加する。これによって、非選択メモリセルのゲートスタックとは反対側の半導体層中にチャネルを形成して非選択メモリセルをONさせる。従来の不揮発性メモリセルでは、特に書き込み時、読み出し時に、非選択メモリセルをONさせるために非選択コントロールゲート電極に各動作に応じたON電圧(一般的に高電圧である)を印加する必要がある。このとき、書き込み、消去の繰返しによってメモリセルのトンネル絶縁膜が劣化している場合、上記のON電圧が印加されるとトンネル絶縁膜を介して低電界リーク電流により電荷蓄積層に電荷が注入される。その結果、メモリセルのしきい値電圧が変動することがある。このように、非選択コントロールゲート電極へのON電圧の印加が、ライトディスターブ不良、リードディスターブ不良等の原因となっている。ところがバックゲート動作では、非選択コントロールゲート電極に上記のON電圧を印加する必要がなく、非選択メモリセルのトンネル絶縁膜直下にチャネルが形成されない。そのため、誤書き込み、誤読み出しに対するマージンを大きくでき、ライトディスターブ不良、リードディスターブ不良を著しく低減することが可能になる。
第2のメモリセルアレイ20の書き込み時、読み出し時には、第1、第3及び第4のメモリセルアレイ10,30,40の選択トランジスタ10S,30S,40SをOFFにする。これにより第1、第3及び第4のメモリセルアレイ10,30,40は、フローティングになり、セル動作が行われない。第2のメモリセルアレイ20の動作時には、第1のメモリセルアレイ10のコントロールゲート電極15をバックゲート電極として機能させる。ここで、選択されたメモリセル(選択メモリセル)のコントロールゲート(選択ゲート)電圧をVcgsで表し、選択バックゲート電圧をVbgsで表す。選択されないメモリセル(非選択メモリセル)のコントロールゲート(非選択ゲート)電圧をVcgnで表し、非選択バックゲート電圧をVbgnで表す。
第2のメモリセルアレイ20の書き込み時には、データを書き込む選択メモリセルのコントロールゲート電極25(選択ゲート)に書き込み電圧を印加する、例えば、Vcgs=20Vである。選択メモリセルの選択バックゲート電圧(選択ゲートに対応する第1のメモリセルアレイのコントロールゲート電圧)は、Vbgs=0V又はフローティングである。第2のメモリセルアレイ20のデータを書き込まない非選択メモリセルのコントロールゲート電圧(非選択ゲート電圧)は、Vcgn=0Vであり、非選択メモリセルの非選択バックゲート電圧は、例えば、Vbgn=18Vである。上記の組み合せの各ゲート電圧によって、非選択ゲートでは、第2の半導体層21のバックゲート電極15側にチャネルが形成されてONし、選択ゲートでは、ゲートスタック側20Gにチャネルが形成される。これによって、選択メモリセルのソース側にビット線電位に応じた書き込み電位が与えられ、フローティングゲート電極23にデータが書き込まれる。所定の書き込み時間後、選択メモリセルのコントロールゲート電圧、Vcgs=0Vとすることで所定のメモリセルの書き込みを完了する。
上記のように非選択メモリセルでは、ゲートスタック側にチャネルが形成されないため誤書き込みの発生確率を著しく低減できる。
第2のメモリセルアレイ20の読み出し時には、データを読み出す選択メモリセルのコントロールゲート電圧(選択ゲート)をVcgs=0Vとし、選択バックゲート電圧もVbgs=0Vとする。データを読み出さない非選択メモリセルの非選択ゲート電圧をVcgn=0V又はフローティングとし、非選択バックゲート電圧を、例えば、Vbgn=10VとしてONさせる。これにより、選択メモリセルのフローティングゲート電極中の電荷量に応じた電流が流れ、データが読み出される。
第2のメモリセルアレイ20の消去時には、第1、第3及び第4のメモリセルアレイ10,30,40の選択トランジスタ10S,30S,40Sのゲート電極をフローティングにする。第2のメモリセルアレイ20のソース線電位及びビット線電位をそれぞれ0Vにする。非選択メモリセルをONさせるために非選択ゲート電圧又は非選択バックゲート電圧のいずれか一方を、例えば、Vcgn=5V又はVbgn=10Vにする。非選択バックゲート電圧Vbgn=10Vにする方が、半導体装置の信頼性向上のために好ましい。選択メモリセルのコントロールゲート電極25に消去電圧、例えば、−20V(Vcgs=−20V)を所定時間印加して、フローティングゲート電極23中の電荷を第2の半導体層21に引き抜く。この操作を各メモリセルに順に行ってメモリセルアレイ全体が消去される。又は、メモリセルアレイ全体を一括して消去することもできる。
上記のように、バックゲート動作させることによって、不揮発性半導体記憶装置の動作特性を向上させることができる。
上記の実施形態では、複数個のゲートスタックを直列に接続したNAND型フラッシュメモリセルアレイを例に説明したが、他の構造の不揮発性半導体記憶装置、例えば、1個のゲートスタックと選択トランジスタからなるメモリセルを3次元に配列したメモリセルアレイに対しても、本発明を適用することができる。
以上説明してきたように、本実施形態によって、複数層のメモリセルを積層させることができ、しかも下層のコントロールゲート電極をバックゲート電極として機能させることが可能になり、高密度化と性能向上との両者を実現する3次元不揮発性半導体記憶装置を提供することができる。
(変形例1)
上記の第1の実施形態では、第1のメモリセルアレイ10は、第2のメモリセルアレイ20の動作時に、第1のコントロールゲート電極15をバックゲート電極として使用するだけのダミーメモリセルアレイである。変形例1による3次元不揮発性半導体記憶装置は、第1のメモリセルアレイ10を上層のメモリセルアレイと同様に実際のメモリセルアレイとして動作させる。そのために、図3に示したように、第1のメモリセルアレイ10下の絶縁膜2中にバックゲート電極8を形成した3次元半導体記憶装置である。バックゲート電極8は、第1のゲートスタック10Gに位置合せをして設けられている。バックゲート電極8と第1の半導体層11との間隔も、第1のコントロールゲート電極15と第2の半導体層21との間隔と同様に、例えば、30nmから40nmに制御することが好ましい。バックゲート電極8に関係する部分以外は、第1の実施形態と同じであるため詳細な説明を省略する。
上記の第1の実施形態では、第1のメモリセルアレイ10は、第2のメモリセルアレイ20の動作時に、第1のコントロールゲート電極15をバックゲート電極として使用するだけのダミーメモリセルアレイである。変形例1による3次元不揮発性半導体記憶装置は、第1のメモリセルアレイ10を上層のメモリセルアレイと同様に実際のメモリセルアレイとして動作させる。そのために、図3に示したように、第1のメモリセルアレイ10下の絶縁膜2中にバックゲート電極8を形成した3次元半導体記憶装置である。バックゲート電極8は、第1のゲートスタック10Gに位置合せをして設けられている。バックゲート電極8と第1の半導体層11との間隔も、第1のコントロールゲート電極15と第2の半導体層21との間隔と同様に、例えば、30nmから40nmに制御することが好ましい。バックゲート電極8に関係する部分以外は、第1の実施形態と同じであるため詳細な説明を省略する。
このように、バックゲート電極8を設けることよって、第1のメモリセルアレイもバックゲート制御による動作が可能になり、第1の実施形態よりも高密度化を実現でき、特性の優れた3次元不揮発性半導体記憶装置が提供される。
(第2の実施形態)
本発明の第2の実施形態による不揮発性半導体記憶装置は、1層毎にメモリセルの構造を上下反転させた3次元不揮発性半導体記憶装置である。
本発明の第2の実施形態による不揮発性半導体記憶装置は、1層毎にメモリセルの構造を上下反転させた3次元不揮発性半導体記憶装置である。
本実施形態による3次元NAND型フラッシュメモリの断面構造の一例を図4に示す。図4には、半導体基板1上に形成した4層のメモリセルアレイ10,20,30,40を示したが、積層数は、4層に限定されることなく偶数層の積層であれば、これより少なくても多くても良い。図4に示されたように、奇数層目のメモリセルアレイ10,30が上下反転され、偶数層目のメモリセルアレイと半導体層11と21、31と41を向かい合わせて設けられる。すなわち、例えば、第1のメモリセルアレイ10のゲートスタック10Gは、第1の層間絶縁膜9中に下から順番に設けられた第1のコントロールゲート電極15、第1の電極間絶縁膜14、第1のフローティングゲート電極13、第1のトンネル絶縁膜12、第1の半導体層11を含む。この上に第2の層間絶縁膜19を介して通常の積層構造の第2のメモリセルアレイ20が設けられる。すなわち、第2のゲートスタック20Gは、通常の順番に積層された第2の半導体層21、第2のトンネル絶縁膜22、第2のフローティングゲート電極23、第2の電極間絶縁膜24、第2のコントロールゲート電極25を含む。このように、それぞれの半導体層、例えば、第1の半導体層11と第2の半導体層21とが絶縁膜、例えば、第2の層間絶縁膜19を挟んで対向して設けられる。
本実施形態の不揮発性半導体記憶装置では、動作時に対向して設けられたメモリセルアレイのコントロールゲート電極にバックゲート電圧を印加して、例えば、リードディスターブ不良の発生を防止して、不揮発性半導体記憶装置の性能向上を実現している。
バックゲート動作は、第1の実施形態と同様であるため、詳細な説明は省略する。
以上説明してきたように、本実施形態によって、複数層のメモリセルアレイを積層させることが可能になり、高密度化と性能向上との両者を実現する3次元不揮発性半導体記憶装置を提供することができる。
(変形例2)
第2の実施形態では、対向して設けられたメモリセルアレイのコントロールゲート電極間の距離が大きくなってしまう。より効果的なバックゲート動作を実現するためには、バックゲート電極を半導体層に近付けて設けることが好ましい。本変形例による不揮発性半導体記憶装置は、第1の実施形態に対する変形例1のように、チャネルを形成する半導体層に近接させてバックゲート電極を設けたものである。
第2の実施形態では、対向して設けられたメモリセルアレイのコントロールゲート電極間の距離が大きくなってしまう。より効果的なバックゲート動作を実現するためには、バックゲート電極を半導体層に近付けて設けることが好ましい。本変形例による不揮発性半導体記憶装置は、第1の実施形態に対する変形例1のように、チャネルを形成する半導体層に近接させてバックゲート電極を設けたものである。
本変形例による3次元NAND型フラッシュメモリの断面構造の一例を図5に示す。図では、対向して設けられた第1及び第2の半導体層11、21間の第2の層間絶縁膜19中に第1のバックゲート電極18を設け、第3及び第4の半導体層31、41間の第4の層間絶縁膜39中に第2のバックゲート電極38を設けている。このようにバックゲート電極を半導体層のチャネル領域に近付けて設けることにより、第2の実施形態よりも効率的なバックゲート動作が可能になる。バックゲート電極18と第1及び第2の半導体層11,21との間隔、及びバックゲート電極38と第3及び第4の半導体層31,41との間隔も、上記と同様に、例えば、30nmから40nmに制御することが好ましい。
このように、バックゲート電極18、38を設けることよって、各層のメモリセルアレイに効率的なバックゲート動作をさせることができ、高密度化を実現し特性の優れた3次元不揮発性半導体記憶装置を提供できる。
(変形例3)
変形例3による不揮発性半導体記憶装置は、第1及び第2の実施形態よりも結晶性の優れた第1の半導体層11を使用した3次元不揮発性半導体記憶装置である。
変形例3による不揮発性半導体記憶装置は、第1及び第2の実施形態よりも結晶性の優れた第1の半導体層11を使用した3次元不揮発性半導体記憶装置である。
本変形例による3次元NAND型フラッシュメモリの断面構造の一例を図6に示す。図6は、図1に示した第1の実施形態に本変形例を適用した場合を例に示したが、上記の第2の実施形態及び変形例1,2、あるいはその他の変形に対しても本変形例を適用できる。第1の半導体層11の結晶性を良くするために、半導体基板1、例えば、シリコン基板を種結晶として第1の半導体層11を結晶化させる。具体的には、第1の半導体層11を形成する前に絶縁膜2に開口部3を設け、この開口部3を第1の半導体層11と同じ半導体材料、例えば、非晶質シリコンで埋めるように第1の半導体層11を形成する。その後、結晶化アニールを行うが、その際に半導体基板1が種結晶として働き、この半導体基板1と同じ結晶方位を有する結晶性の優れた第1の半導体層11を形成できる。開口部3を設ける位置は、ソース線53、ビット線54に接続する第1及び第2コンタクトプラグ51,52の接続位置に対応する位置とすることが好ましい。しかし、開口部3をその他の場所に形成することもできる。
以上説明してきたように、本実施形態によって、複数層のメモリセルアレイを積層させることが可能になり、高密度化と性能向上との両者を実現する3次元不揮発性半導体記憶装置を提供することができる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
1…半導体基板,2…絶縁膜,3…開口部,8,18,38…バックゲート電極,10,20,30,40…メモリセルアレイ,11,21,31,41…半導体層,12,22,32,42…トンネル絶縁膜,13,23,33,43…フローティングゲート電極,14,24,34,44…電極間絶縁膜,15,25,35,45…コントロールゲート電極,16,26,36,46…ゲート酸化膜,17,27,37,47…選択ゲート電極,51,52,55,56,57,58…コンタクトプラグ,53…ソース線,54…ビット線,59…ワード線。
Claims (5)
- 基板の上方に第1の絶縁膜を介して設けられた第1の不揮発性メモリセルと、
前記第1の不揮発性メモリセルの上方に第2の絶縁膜を介して設けられた第2の不揮発性メモリセルとを具備し、
前記第1の不揮発性メモリセルは、
n型領域及びp型領域を含む第1の半導体層と、
前記第1の半導体層上方に設けられた第1の電荷蓄積層及び第1のコントロールゲート電極を含む第1のゲートスタックとを含み、
前記第2の不揮発性メモリセルは、
n型領域及びp型領域を含む第2の半導体層と、
前記第2の半導体層上方に設けられ、前記第1のゲートスタックに位置を合わせて配置された第2の電荷蓄積層及び第2のコントロールゲート電極を含む第2のゲートスタックとを含み、
前記第1のコントロールゲート電極は、前記第2の不揮発性メモリセルに対してバックゲート電極として機能する
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1の絶縁膜中に設けられ、前記第1のゲートスタックに位置を合わせて配置された第3のゲート電極を含むことを特徴とする、請求項1に記載の不揮発性半導体記憶装置。
- 前記第1のコントロールゲート電極と前記第2の半導体層との間の距離は、30nmから40nmであることを特徴とする請求項1若しくは2に記載の不揮発性半導体記憶装置。
- 基板の上方に第1の絶縁膜を介して設けられた第1の不揮発性メモリセルと、
前記第1の不揮発性メモリセルの上方に第2の絶縁膜を介して設けられた第2の不揮発性メモリセルとを具備し、
前記第2の不揮発性メモリセルアレイは、
n型領域及びp型領域を含む第2の半導体層と、
前記第2の半導体層上方に設けられた第2の電荷蓄積層及び第2のコントロールゲート電極を含む第2のゲートスタックとを含み、
前記第1の不揮発性メモリセルアレイは、
n型領域及びp型領域を含む第1の半導体層と、
前記第1の半導体層下方の前記第1の絶縁膜中に前記第2のゲートスタックと上下反転して設けられた第1の電荷蓄積層及び第1のコントロールゲート電極を含む第1のゲートスタックとを含み、
前記第1のゲートスタックと前記第2のゲートスタックとは、位置を合わせて配置される
ことを特徴とする不揮発性半導体記憶装置。 - 前記第2の絶縁膜中に設けられ、前記第1のゲートスタック及び第2のゲートスタックに位置を合わせて配置された第3のゲート電極を含むことを特徴とする、請求項4に記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006324471A JP2008140912A (ja) | 2006-11-30 | 2006-11-30 | 不揮発性半導体記憶装置 |
US11/947,008 US7781807B2 (en) | 2006-11-30 | 2007-11-29 | Non-volatile semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006324471A JP2008140912A (ja) | 2006-11-30 | 2006-11-30 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008140912A true JP2008140912A (ja) | 2008-06-19 |
Family
ID=39474710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006324471A Pending JP2008140912A (ja) | 2006-11-30 | 2006-11-30 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7781807B2 (ja) |
JP (1) | JP2008140912A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011124552A (ja) * | 2009-12-08 | 2011-06-23 | Soi Tec Silicon On Insulator Technologies | 絶縁層の下に埋め込まれた第2のコントロールゲートを有するSeOI上のフラッシュメモリセル |
JP2011228709A (ja) * | 2010-04-20 | 2011-11-10 | Micron Technology Inc | マルチレベルアーキテクチャを有するフラッシュメモリ |
JP2012160721A (ja) * | 2011-01-13 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
JP2012178473A (ja) * | 2011-02-25 | 2012-09-13 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US8541830B1 (en) | 2011-09-22 | 2013-09-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
US9147472B2 (en) | 2013-08-19 | 2015-09-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having stacked memory cell layers and a control circuit controlling write or read based on parameters according to a selected memory cell layer |
US9214234B2 (en) | 2013-09-05 | 2015-12-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
US9876029B2 (en) | 2016-03-22 | 2018-01-23 | Toshiba Memory Corporation | Semiconductor memory device |
KR101946179B1 (ko) | 2014-12-09 | 2019-02-08 | 샌디스크 테크놀로지스 엘엘씨 | 백 게이트 전극을 갖는 3차원 메모리 구조 |
Families Citing this family (169)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100702012B1 (ko) * | 2005-03-22 | 2007-03-30 | 삼성전자주식회사 | 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들 |
JP4300228B2 (ja) * | 2006-08-28 | 2009-07-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4821516B2 (ja) * | 2006-08-31 | 2011-11-24 | 旭光電機株式会社 | 多関節構造体 |
JP2009076680A (ja) * | 2007-09-20 | 2009-04-09 | Toshiba Corp | 不揮発性半導体記憶装置及びその動作方法 |
JP5376789B2 (ja) * | 2007-10-03 | 2013-12-25 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法 |
EP2225774A4 (en) * | 2007-12-27 | 2013-04-24 | Toshiba Kk | SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREFOR |
JP4649487B2 (ja) * | 2008-03-17 | 2011-03-09 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR101065140B1 (ko) | 2008-03-17 | 2011-09-16 | 가부시끼가이샤 도시바 | 반도체 기억 장치 |
US8044448B2 (en) * | 2008-07-25 | 2011-10-25 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP5430890B2 (ja) | 2008-07-25 | 2014-03-05 | 株式会社東芝 | 半導体記憶装置 |
US9259600B2 (en) * | 2008-09-09 | 2016-02-16 | Graig Cropper | Method and apparatus for protecting buildings from fire |
JP2010098067A (ja) * | 2008-10-15 | 2010-04-30 | Toshiba Corp | 半導体装置 |
JP2010114380A (ja) | 2008-11-10 | 2010-05-20 | Toshiba Corp | 半導体装置 |
JP2010134983A (ja) * | 2008-12-03 | 2010-06-17 | Toshiba Corp | デプレッションタイプnandフラッシュメモリ |
KR101468595B1 (ko) * | 2008-12-19 | 2014-12-04 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
US8178396B2 (en) * | 2009-03-11 | 2012-05-15 | Micron Technology, Inc. | Methods for forming three-dimensional memory devices, and related structures |
FR2949904B1 (fr) | 2009-09-07 | 2012-01-06 | Commissariat Energie Atomique | Circuit integre a transistors mos couples electrostatiquement et procede de realisation d'un tel circuit integre |
US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US8735902B2 (en) * | 2010-05-10 | 2014-05-27 | Micron Technology, Inc. | Memories with memory arrays extending in opposite directions from a semiconductor and their formation |
US8446767B2 (en) | 2010-07-02 | 2013-05-21 | Micron Technology, Inc. | Memories and their formation |
US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
US11018042B1 (en) * | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
US8907392B2 (en) * | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
JP2013207123A (ja) | 2012-03-29 | 2013-10-07 | Toshiba Corp | 半導体装置 |
US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10224279B2 (en) * | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US8952431B2 (en) * | 2013-05-09 | 2015-02-10 | International Business Machines Corporation | Stacked carbon-based FETs |
US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
CN108401468A (zh) | 2015-09-21 | 2018-08-14 | 莫诺利特斯3D有限公司 | 3d半导体器件和结构 |
US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
US9666587B1 (en) * | 2016-01-29 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
US10727244B2 (en) | 2017-06-12 | 2020-07-28 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of fabricating the same |
SG10201803464XA (en) | 2017-06-12 | 2019-01-30 | Samsung Electronics Co Ltd | Semiconductor memory device and method of manufacturing the same |
US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
JP2021048256A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6888750B2 (en) | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
JP2004265975A (ja) | 2003-02-28 | 2004-09-24 | Trecenti Technologies Inc | 半導体装置の製造方法および半導体装置 |
JP2006073939A (ja) * | 2004-09-06 | 2006-03-16 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
US7462521B2 (en) * | 2004-11-29 | 2008-12-09 | Walker Andrew J | Dual-gate device and method |
JP4284300B2 (ja) | 2005-05-02 | 2009-06-24 | 株式会社東芝 | 半導体記憶装置 |
KR100780985B1 (ko) | 2005-10-17 | 2007-11-30 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
JP2007157854A (ja) | 2005-12-01 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2007165543A (ja) | 2005-12-13 | 2007-06-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
2006
- 2006-11-30 JP JP2006324471A patent/JP2008140912A/ja active Pending
-
2007
- 2007-11-29 US US11/947,008 patent/US7781807B2/en not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011124552A (ja) * | 2009-12-08 | 2011-06-23 | Soi Tec Silicon On Insulator Technologies | 絶縁層の下に埋め込まれた第2のコントロールゲートを有するSeOI上のフラッシュメモリセル |
JP2011228709A (ja) * | 2010-04-20 | 2011-11-10 | Micron Technology Inc | マルチレベルアーキテクチャを有するフラッシュメモリ |
JP2012160721A (ja) * | 2011-01-13 | 2012-08-23 | Semiconductor Energy Lab Co Ltd | 記憶装置 |
JP2012178473A (ja) * | 2011-02-25 | 2012-09-13 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US8624317B2 (en) | 2011-02-25 | 2014-01-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing same |
US8541830B1 (en) | 2011-09-22 | 2013-09-24 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method for manufacturing the same |
US9147472B2 (en) | 2013-08-19 | 2015-09-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having stacked memory cell layers and a control circuit controlling write or read based on parameters according to a selected memory cell layer |
US9214234B2 (en) | 2013-09-05 | 2015-12-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of manufacturing the same |
KR101946179B1 (ko) | 2014-12-09 | 2019-02-08 | 샌디스크 테크놀로지스 엘엘씨 | 백 게이트 전극을 갖는 3차원 메모리 구조 |
US9876029B2 (en) | 2016-03-22 | 2018-01-23 | Toshiba Memory Corporation | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US20080128780A1 (en) | 2008-06-05 |
US7781807B2 (en) | 2010-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008140912A (ja) | 不揮発性半導体記憶装置 | |
US11749344B2 (en) | Three-dimensional vertical nor flash thin-film transistor strings | |
US20240029803A1 (en) | Multi-gate nor flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates | |
JP4822841B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP5051342B2 (ja) | 不揮発性半導体メモリ及びその駆動方法 | |
US8792280B2 (en) | Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same | |
JP4945248B2 (ja) | メモリシステム、半導体記憶装置及びその駆動方法 | |
US8680605B2 (en) | Stacked memory devices and method of manufacturing the same | |
US8867280B2 (en) | 3D stacked NAND flash memory array enabling to operate by LSM and operation method thereof | |
US20120181596A1 (en) | Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same | |
US10468433B2 (en) | Three-dimensional semiconductor devices including gate electrodes | |
CN101409290A (zh) | 非易失性存储装置及其操作方法和制造方法 | |
JP6180549B2 (ja) | 半導体記憶装置およびその製造方法 | |
US11812609B2 (en) | Three-dimensional semiconductor device having a first main separation structure and a second main separation structure on a lower structure | |
KR100816588B1 (ko) | 비휘발성 반도체 메모리 | |
WO2008007731A1 (en) | Nonvolatile semiconductor memory and its drive method | |
JP5801341B2 (ja) | 半導体メモリ | |
CN112771617A (zh) | 具有降低的干扰的三维存储器器件编程 | |
US11605647B2 (en) | Ferroelectric-type semiconductor memory device with hole transfer-type layer | |
US20230093316A1 (en) | Semiconductor storage device and method of manufacturing semiconductor storage device | |
US20230410919A1 (en) | Three-dimensional flash memory for improving integration and operation method thereof | |
US20230368843A1 (en) | Three-dimensional vertical nor flash thin film transistor strings | |
JP2013110265A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR20100121129A (ko) | 반도체 소자의 프로그램 방법 |