JP2013207123A - 半導体装置 - Google Patents

Abstract

【課題】周辺回路の占有面積を削減した半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、昇圧回路を有する。昇圧回路は、直列接続された複数の整流素子、及び複数の第１キャパシタを有する。複数の第１キャパシタは、一端に第１クロック信号を受け且つ他端をそれぞれ異なる整流素子の一端に接続される。第１キャパシタは、基板に対して垂直方向に所定ピッチをもって配列される複数の第１導電層の間の容量により構成される。基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第１導電層は、第１クロック信号を供給される。基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第１導電層は、各々、異なる整流素子の一端に接続される。
【選択図】図７Ａ

Description

本実施の形態は、半導体装置に関する。

近年、メモリの集積度を高めるために、メモリセルを３次元的に配置したメモリセルアレイが多数提案されている。

上記のようなメモリセルアレイの周辺には、昇圧回路及び発振回路等を含む周辺回路が設けられる。メモリセルアレイと同様に、周辺回路の占有面積の削減が求められる。

特開２００９−２２４５６５号公報

本実施の形態は、周辺回路の占有面積を削減した半導体装置を提供する。

一態様に係る半導体装置は、昇圧回路を有する。昇圧回路は、直列接続された複数の整流素子、及び複数の第１キャパシタを有する。複数の第１キャパシタは、一端に第１クロック信号を受け且つ他端をそれぞれ異なる整流素子の一端に接続される。第１キャパシタは、基板に対して垂直方向に所定ピッチをもって配列される複数の第１導電層の間の容量により構成される。基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第１導電層は、第１クロック信号を供給される。基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第１導電層は、各々、異なる整流素子の一端に接続される。

第１の実施の形態に係る半導体装置のブロック図である。 第１の実施の形態に係るメモリブロックＭＢを示す回路図である。 第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す斜視図である。 第１の実施の形態に係るメモリセルアレイ１１の積層構造を示す断面図である。 第１の実施の形態に係る昇圧回路１７を示すブロック図である。 第１の実施の形態に係る昇圧ユニットＢＵ（１）を示す回路図である。 第１の実施の形態に係る昇圧ユニットＢＵ（１）を示す斜視図である。 第１の実施の形態に係る昇圧ユニットＢＵ（１）を示す斜視図である。 第２の実施の形態に係る昇圧ユニットＢＵ（１）を示す斜視図である。 第３の実施の形態に係る昇圧ユニットＢＵ（１）を示す斜視図である。 第４の実施の形態に係る発振回路１７を示す回路図である。 第４の実施の形態に係るインバータＩＶを示す回路図である。 第４の実施の形態に係る発振ユニットＯＣ（１）を示す斜視図である。 第５の実施の形態に係るインバータＩＶを示す回路図である。 第６の実施の形態に係るインバータＩＶを示す回路図である。

以下、図面を参照して、実施の形態に係る半導体装置について説明する。

［第１の実施の形態］
以下、第１の実施の形態に係る半導体装置の構成について説明する。図１は、第１の実施の形態に係る半導体装置のブロック図である。

第１の実施の形態に係る半導体装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、発振回路１７、及び制御回路１８を有する。本実施の形態は、後述の図３及び図４に示す積層構造によりメモリセルアレイ１１を構成し、その占有面積を削減する。また、本実施の形態は、後述の図６に示す積層構造により昇圧回路１６（昇圧ユニットＢＵ）を構成し、その占有面積を削減する。

メモリセルアレイ１１は、複数のメモリブロックＭＢから構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。

ロウデコーダ１２、１３は、図１に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードしビット線を選択する機能を有する。

昇圧回路１６は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５に供給する。発振回路１７は、クロック信号を生成して、そのクロック信号を昇圧回路１６に供給する。制御回路１８は、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、及び発振回路１７を制御する。

次に、図２を参照してメモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、図２に示すように、複数のビット線ＢＬ、ソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。

メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。

メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。

メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ１〜１６（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜８は互いに直列接続され、ＭＴｒ９〜１６も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ８とメモリトランジスタＭＴｒ９との間に接続される。なお、後述する図３に示すように、メモリトランジスタＭＴｒ１〜１６は、ロウ方向、カラム方向、及び積層方向（基板に対して垂直方向）に３次元的に配列される。なお、図２は一例であり、メモリストリングＭＳ内のメモリトランジスタの数は１６個に限定されず、１６個以上であっても、１６個未満であってもよい。

メモリトランジスタＭＴｒ１〜１６は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜１６のゲートには、各々、ワード線ＷＬ１〜１６が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。

ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。

ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。

次に、図３及び図４を参照して、メモリブロックＭＢの積層構造について説明する。メモリブロックＭＢは、図３及び図４に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

バックゲート層３０は、図３に示すように、バックゲート絶縁層３２、及びバックゲート半導体層３３を有する。

バックゲート絶縁層３２は電荷を蓄積可能に構成される。バックゲート絶縁層３２は、バックゲート半導体層３３とバックゲート導電層３１との間に設けられる。バックゲート絶縁層３２は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ_２）の積層構造にて構成される。

バックゲート半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。バックゲート半導体層３３は、バックゲート導電層３１を掘り込むように形成される。バックゲート半導体層３３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、８層のワード線導電層４１ａ〜４１ｈを有する。ワード線導電層４１ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１〜ＷＬ７、及びメモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１０〜ＷＬ１６、及びメモリトランジスタＭＴｒ１０〜ＭＴｒ１６のゲートとしても機能する。

ワード線導電層４１ａ〜４１ｈは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｈは、ロウ方向（図４の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｈは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

メモリ層４０は、図３及び図４に示すように、メモリゲート絶縁層４３、メモリ柱状半導体層４４を有する。

メモリゲート絶縁層４３は電荷を蓄積可能に構成される。メモリゲート絶縁層４３は、メモリ柱状半導体層４４とワード線導電層４１ａ〜４１ｈとの間に設けられる。メモリゲート絶縁層４３は、例えば、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ_２）の積層構造にて構成される。

メモリ柱状半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディ（チャネル）として機能する。メモリ柱状半導体層４４は、ワード線導電層４１ａ〜４１ｈ、及び層間絶縁層４５を貫通し、基板２０に対して垂直方向に延びる。一対のメモリ柱状半導体層４４は、１つのバックゲート半導体層３３のカラム方向の端部近傍に整合するように形成される。メモリ柱状半導体層４４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

上記バックゲート層３０及びメモリ層４０において、一対のメモリ柱状半導体層４４、及びその下端を連結するバックゲート半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能し、ロウ方向からみてＵ字状に形成される。

上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、バックゲート絶縁層３２を介してバックゲート半導体層３３の側面及び下面を取り囲む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４ｈは、メモリゲート絶縁層４３を介してメモリ柱状半導体層４４の側面を取り囲む。

選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。

ソース側導電層５１ａは、対となるメモリ柱状半導体層４４の一方の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、対となるメモリ柱状半導体層４４の他方の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

選択トランジスタ層５０は、図３及び図４に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側ゲート絶縁層５３ａは、酸化シリコン（ＳｉＯ_２）にて構成される。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通し、基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び対となるメモリ柱状半導体層４４の一方の上面に接続される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側ゲート絶縁層５３ｂは、酸化シリコン（ＳｉＯ_２）にて構成される。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通し、基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び対となるメモリ柱状半導体層４４の他方の上面に接続される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能し、ビット線層６２はビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。

次に、図４を参照して、メモリブロックＭＢの周辺に位置するワード線コンタクト部７０の構成について説明する。図４に示すように、上述したバックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、ワード線コンタクト部７０にまで延びる。

バックゲート導電層３１、ワード線導電層４１ａ〜４１ｈ、及びソース側導電層５１ａ（ドレイン側導電層５１ｂ）は、図４に示すように、そのロウ方向の端部の位置が異なるように階段状に形成され階段部ＳＴを構成する。また、階段部ＳＴにて、図４に示すように、上方から延びるコンタクト層７１が接続される。コンタクト層７１の上面には、各々基板２０と平行な方向に延びる引出配線７２が設けられる。

次に、図５を参照して、第１の実施の形態に係る昇圧回路１６について説明する。昇圧回路１６は、図５に示すように、昇圧電圧を生成する昇圧ユニットＢＵ（１）〜ＢＵ（３）を有する。なお、図５は一例であり、昇圧ユニットＢＵは３つに限定されない。

図５に示すように、昇圧ユニットＢＵ（１）、ＢＵ（２）、ＢＵ（３）は、各々、トランジスタＭ１、Ｍ４、Ｍ７を介して端子Ｖ１に接続される。昇圧ユニットＢＵ（１）、ＢＵ（２）、ＢＵ（３）は、各々、トランジスタＭ２、Ｍ５、Ｍ８を介して端子Ｖ２に接続される。昇圧ユニットＢＵ（１）、ＢＵ（２）、ＢＵ（３）は、各々、トランジスタＭ３、Ｍ６、Ｍ９を介して端子Ｖ３に接続される。

以上、昇圧回路１６は、トランジスタＭ１〜Ｍ９の導通状態を制御して、昇圧ユニットＢＵ（１）〜ＢＵ（３）から端子Ｖ１〜Ｖ３に供給される電圧を調整する。例えば、メモリセルアレイ１１に対する各種動作に応じてワード線ＷＬ１〜ＷＬ１６の容量は変動するので、これに対応してトランジスタＭ１〜Ｍ９の導通状態を制御してもよい。

次に、図６を参照して、昇圧ユニットＢＵ（１）の構成を具体的に説明する。なお、昇圧ユニットＢＵ（２）、ＢＵ（３）は昇圧ユニットＢＵ（１）と同様の構成を有するため、その説明を省略する。

昇圧ユニットＢＵ（１）は、図６に示すように、キャパシタ（容量素子）の充放電を利用して供給電圧ＶＳＵＰよりも高い電圧Ｖｏｕｔを生成する。昇圧ユニットＢＵ（１）は、トランジスタＴ１〜Ｔ６、キャパシタＣ１〜Ｃ６を有する。なお、図６は一例であり、昇圧ユニットＢＵ（１）内のトランジスタ及びキャパシタの数は６個に限定されず、６個以上であっても、６個未満であっても良い。

トランジスタＴ１〜Ｔ６は各々ダイオード接続され、ダイオード（整流素子）として機能する。トランジスタＴ１〜Ｔ３、Ｔ４〜Ｔ６は各々直列接続され、トランジスタＴｒ１、Ｔ４のドレインは電圧ＶＳＵＰを印加される。

キャパシタＣ１、Ｃ３、Ｃ５の一端、キャパシタＣ２、Ｃ４、Ｃ６の一端は、各々、相補クロック信号ＣＬＫ、／ＣＬＫを受ける。キャパシタＣ１〜Ｃ６の他端は、各々、トランジスタＴ１〜Ｔ６のドレイン（整流素子の一端）に接続される。相補クロック信号ＣＬＫ、／ＣＬＫによりキャパシタＣ１〜Ｃ６は充放電を繰り返し、これによって電圧ＶＳＵＰよりも高い電圧Ｖｏｕｔが生成される。

次に、昇圧ユニットＢＵ（１）の具体的な構造を説明する。先ず、図７Ａを参照して、昇圧ユニットＢＵ（１）内のキャパシタＣ１、Ｃ３、Ｃ５の構造について説明する。図７Ａに示す導電層８１ａ〜８１ｇ間の容量によって昇圧ユニットＢＵ（１）内のキャパシタＣ１、Ｃ３、Ｃ５が構成される。図７Ａに示すように、昇圧ユニットＢＵ（１）は、導電層８１ａ〜８１ｇ、配線層８２、及びプラグ層８３を有する。

導電層８１ａ〜８１ｇは、図７Ａに示すように、基板２０に対して垂直方向に所定ピッチをもって配列される。導電層８１ａ〜８１ｇは、そのロウ方向の端部の位置が異なるように階段状に形成された階段部ＳＴａを構成する。導電層８１ａ〜８１ｇは、ワード線導電層４１ａ〜４１ｇと同層に形成される。導電層８１ａ〜８１ｇは、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）により構成される。なお、図示は省略するが、導電層８１ａ〜８１ｇの間には、層間絶縁層が設けられる。この導電層８１ａ〜８１ｇ間の層間絶縁層は、メモリブロックＭＢ内の層間絶縁層４５と同層に設けられ、層間絶縁層４５と同様に例えば酸化シリコン（ＳｉＯ_２）により構成される。

配線層８２は、図７Ａに示すように、導電層８１ａ〜８１ｇの上層に設けられる。配線層８２は、カラム方向に延び、ロウ方向に所定ピッチをもってストライプ状に配置される。プラグ層８３は、階段部ＳＴａにて各々の配線層８２と導電層８１ａ〜８１ｇとを接続する。

そして、図７Ａに示すように、奇数層目に位置する導電層８１ａ、８１ｃ、８１ｅ、８１ｇは、プラグ層８３及び配線層８２を介してクロック信号ＣＬＫを供給される。一方、偶数層目に位置する導電層８１ｂ、８１ｄ、８１ｆは、各々、プラグ層８３及び配線層８２を介してトランジスタＴ１、Ｔ３、Ｔ５のドレイン（整流素子の一端）に接続される。

図７Ａに示すように、昇圧ユニットＢＵ（１）のキャパシタＣ１は、導電層８１ａ及び導電層８１ｂの間の容量Ｃ１ａと、導電層８１ｂ及び導電層８１ｃの間の容量Ｃ１ｂとにより構成される。昇圧ユニットＢＵのキャパシタＣ３は、導電層８１ｃ及び導電層８１ｄの間の容量Ｃ３ａと、導電層８１ｄ及び導電層８１ｅの間の容量Ｃ３ｂとにより構成される。昇圧ユニットＢＵのキャパシタＣ５は、導電層８１ｅ及び導電層８１ｆの間の容量Ｃ５ａと、導電層８１ｆ及び導電層８１ｇの間の容量Ｃ５ｂとにより構成される。

次に、図７Ｂを参照して、昇圧ユニットＢＵ（１）内のキャパシタＣ２、Ｃ４、Ｃ６の構造について説明する。図７Ｂに示す導電層８１ａ〜８１ｇ間の容量によって昇圧ユニットＢＵ（１）内のキャパシタＣ２、Ｃ４、Ｃ６が構成される。図７Ｂに示すように、昇圧ユニットＢＵ（１）は、図７Ａと同様の構造を有する。但し、奇数層目に位置する導電層８１ａ、８１ｃ、８１ｅ、８１ｇは、プラグ層８３及び配線層８２を介してクロック信号／ＣＬＫを供給される。偶数層目に位置する導電層８１ｂ、８１ｄ、８１ｆは、各々、プラグ層８３及び配線層８２を介してトランジスタＴ２、Ｔ４、Ｔ６のドレイン（整流素子の一端）に接続される。

図７Ｂに示すように、昇圧ユニットＢＵ（１）のキャパシタＣ２は、導電層８１ａ及び導電層８１ｂの間の容量Ｃ２ａと、導電層８１ｂ及び導電層８１ｃの間の容量Ｃ２ｂとにより構成される。昇圧ユニットＢＵのキャパシタＣ４は、導電層８１ｃ及び導電層８１ｄの間の容量Ｃ４ａと、導電層８１ｄ及び導電層８１ｅの間の容量Ｃ４ｂとにより構成される。昇圧ユニットＢＵのキャパシタＣ６は、導電層８１ｅ及び導電層８１ｆの間の容量Ｃ６ａと、導電層８１ｆ及び導電層８１ｇの間の容量Ｃ６ｂとにより構成される。

以上、第１の実施の形態は、図７Ａに示すように、１つの領域に積層された複数の導電層８１ａ〜８１ｇからキャパシタＣ１、Ｃ３、及びＣ５を構成できる。また、第１の実施の形態は、図７Ｂに示すように、１つの領域に積層された複数の導電層８１ａ〜８１ｇからキャパシタＣ２、Ｃ４、及びＣ６を構成できる。したがって、１つの領域に積層された導電層８１ａ〜８１により１つのキャパシタを形成する場合と比較して、本実施の形態は、小さい容量を持つキャパシタＣ１〜Ｃ６を１つの領域に形成できる。したがって、本実施の形態は、小さいキャパシタを複数形成する上で、各層へ有効的なバイアスをすることにより、各々にキャパシタを構成するより占有面積を削減できる。

［第２の実施の形態］
次に、第２の実施の形態に係る半導体装置について説明する。第２の実施形態は、第１の実施の形態と同様のメモリセルアレイ１１、及びその周辺回路１２〜１８を有する。但し、第２の実施の形態において、昇圧ユニットＢＵ（１）内のキャパシタＣ１、Ｃ３、Ｃ５を構成する導電層８１ａ〜８１ｇは図８に示すように、基板２０上の２つの領域Ａ１（第１領域）、領域Ａ２（第２領域）に積層されている。この点、１つの領域に導電層８１ａ〜８１ｇを積層する第１の実施の形態と第２の実施の形態は異なる。なお、第２の実施の形態において、第１の実施の形態と構成は同一符号を付し、その説明を省略する。

ここで、上記第１の実施の形態においては、図７Ａに示すように導電層８１ａ〜８１ｇは、ロウ方向の端部の位置が異なるように階段状に形成される階段部ＳＴａを構成する。したがって、この階段部ＳＴａのため、隣接する導電層８１ａ〜８１ｇ間の対向面積は、上層より下層において大きくなり、キャパシタＣ１、Ｃ３、Ｃ５の容量は不均一となる。

そこで、キャパシタＣ１、Ｃ３、Ｃ５の容量を均一にするため、第２の実施の形態の昇圧ユニットＢＵ（１）においては、図８に示すように、領域Ａ１、Ａ２のそれぞれにおいて、第１の実施の形態と同様に、導電層８１ａ〜８１ｇは階段部ＳＴａを構成する。そして、図８に示すように、偶数層目の導電層８１ｂ、８１ｄ、８１ｆに接続するトランジスタの接続関係を、領域Ａ１と領域Ａ２との間で反転させている。すなわち、領域Ａ１において、偶数層目に位置し下層から上層に並ぶ導電層８１ｂ、８１ｄ、８１ｆは、各々、プラグ層８３及び配線層８２を介してトランジスタＴ１、Ｔ３、Ｔ５のドレイン（整流素子の一端）に接続される。領域Ａ２において、偶数層目に位置し上層から下層に並ぶ導電層８１ｆ、８１ｄ、８１ｂは、各々、プラグ層８３及び配線層８２を介してトランジスタＴ１、Ｔ３、Ｔ５のドレイン（整流素子の一端）に接続される。なお、領域Ａ１、Ａ２において、第１の実施の形態と同様に、奇数層目に位置する導電層８１ａ、８１ｃ、８１ｅ、８１ｇは、プラグ層８３及び配線層８２を介してクロック信号ＣＬＫを供給される。

上記接続関係によって、キャパシタＣ１、Ｃ３、Ｃ５の各々は、領域Ａ１、Ａ２における導電層８１ａ〜８１ｇの間の容量により構成される。図８に示すように、キャパシタＣ１は、領域Ａ１内の導電層８１ａ及び導電層８１ｂの間の容量Ｃ１ａ、領域Ａ１内の導電層８１ｂ及び導電層８１ｃの間の容量Ｃ１ｂ、領域Ａ２内の導電層８１ｅ及び導電層８１ｆの間の容量Ｃ１ｃ、領域Ａ２内の導電層８１ｆ及び導電層８１ｇの間の容量Ｃ１ｄにより構成される。キャパシタＣ３は、領域Ａ１内の導電層８１ｃ及び導電層８１ｄの間の容量Ｃ３ａ、領域Ａ１内の導電層８１ｄ及び導電層８１ｅの間の容量Ｃ３ｂ、領域Ａ２内の導電層８１ｃ及び導電層８１ｄの間の容量Ｃ３ａ、領域Ａ２内の導電層８１ｄ及び導電層８１ｅの間の容量Ｃ３ｂにより構成される。キャパシタＣ５は、領域Ａ１内の導電層８１ｅ及び導電層８１ｆの間の容量Ｃ５ａ、領域Ａ１内の導電層８１ｆ及び導電層８１ｇの間の容量Ｃ５ｂ、領域Ａ２内の導電層８１ａ及び導電層８１ｂの間の容量Ｃ５ｃ、領域Ａ２内の導電層８１ｂ及び導電層８１ｃの間の容量Ｃ５ｄにより構成される。

また、階段部ＳＴａにより、第２の実施の形態の領域Ａ１、Ａ２において、隣接する導電層８１ａ〜８１ｇ間の対向面積は、上層より下層において大きくなるため、容量Ｃ１ａ〜Ｃ５ｄの大小関係は以下のようになる。
［容量Ｃ１ａ〜Ｃ５ｄの大小関係］
Ｃ１ａ＞Ｃ１ｂ＞Ｃ３ａ＞Ｃ３ｂ＞Ｃ５ａ＞Ｃ５ｂ
Ｃ５ｃ＞Ｃ５ｄ＞Ｃ３ａ＞Ｃ３ｂ＞Ｃ１ｃ＞Ｃ１ｄ

これら容量Ｃ１ａ〜Ｃ５ｄの大小関係より、キャパシタＣ１、Ｃ３、Ｃ５の容量の大小関係は以下のようになる。
［キャパシタＣ１、Ｃ３、Ｃ５の容量の大小関係］
Ｃ１の容量（Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｃ＋Ｃ１ｄ）≒Ｃ３の容量（２Ｃ３ａ＋２Ｃ３ｂ）≒Ｃ５の容量（Ｃ５ａ＋Ｃ５ｂ＋Ｃ５ｃ＋Ｃ５ｄ）

以上、第２の実施の形態は、第１の実施の形態と同様の効果を奏する。更に、第２の実施の形態は、キャパシタＣ１、Ｃ３、Ｃ５の容量を第１の実施の形態と比較して均一にできる。なお、図８はキャパシタＣ１、Ｃ３、Ｃ５に関する積層構造のみを示したが、キャパシタＣ２、Ｃ４、Ｃ６も図８と同様の構造で構成され、同様の効果を奏する。

［第３の実施の形態］
次に、第３の実施の形態に係る半導体装置について説明する。第３の実施形態は、第１の実施の形態と同様のメモリセルアレイ１１、及びその周辺回路１２〜１８を有する。但し、第３の実施の形態において、昇圧ユニットＢＵ（１）は図９に示すように、１３層の導電層８１ａ〜８１ｍにより構成される。この点、７層の導電層８１ａ〜８１ｇを有する第１の実施の形態と第３の実施の形態は異なる。なお、第３の実施の形態において、第１及び第２の実施の形態と構成は同一符号を付し、その説明を省略する。

第３の実施の形態は、第２の実施の形態と同様に、キャパシタＣ１、Ｃ３、Ｃ５の容量を均一にする。そのため、導電層８１ａ〜８１ｍは、図９に示すように、そのロウ方向の端部の位置が異なるように階段状に形成される階段部ＳＴｂを構成する。そして、図９に示すように、導電層に接続するトランジスタの接続関係を、導電層８１ｇより下方の領域Ａ３（第３領域）と導電層８１ｇより上方の領域Ａ４（第４領域）との間で反転させている。すなわち、領域Ａ３において、偶数層目に位置し下層から上層に並ぶ導電層８１ｂ、８１ｄ、８１ｆはトランジスタＴ１、Ｔ３、Ｔ５のドレイン（整流素子の一端）に接続される。領域Ａ４において、偶数層目に位置し上層から下層に並ぶ導電層８１ｌ、８１ｊ、８１ｈはトランジスタＴ１、Ｔ３、Ｔ５のドレイン（整流素子の一端）に接続される。なお、図示は省略するが、導電層８１ａ〜８１ｍの間には層間絶縁層が設けられる。また、奇数層目に位置する導電層８１ａ、８１ｃ、８１ｅ、８１ｇ、８１ｉ、８１ｋ、８１ｍは、プラグ層８３及び配線層８２を介してクロック信号ＣＬＫを供給される。

上記接続関係によって、キャパシタＣ１、Ｃ３、Ｃ５の各々は、領域Ａ３、Ａ４における導電層８１ａ〜８１ｇ、導電層８１ｇ〜８１ｍの間の容量により構成される。キャパシタＣ１は、導電層８１ａ及び導電層８１ｂの間の容量Ｃ１ａ、導電層８１ｂ及び導電層８１ｃの間の容量Ｃ１ｂ、導電層８１ｋ及び導電層８１ｌの間の容量Ｃ１ｅ、及び導電層８１ｌ及び導電層８１ｍの間の容量Ｃ１ｆにより構成される。キャパシタＣ３は、導電層８１ｃ及び導電層８１ｄの間の容量Ｃ３ａ、導電層８１ｄ及び導電層８１ｅの間の容量Ｃ３ｂ、導電層８１ｉ及び導電層８１ｊの間の容量Ｃ３ｅ、及び導電層８１ｊ及び導電層８１ｋの間の容量Ｃ３ｆにより構成される。キャパシタＣ５は、領域Ａ１内の導電層８１ｅ及び導電層８１ｆの間の容量Ｃ５ａ、導電層８１ｆ及び導電層８１ｇの間の容量Ｃ５ｂ、導電層８１ｇ及び導電層８１ｈの間の容量Ｃ５ｅ、及び導電層８１ｈ及び導電層８１ｉの間の容量Ｃ５ｆにより構成される。

また、階段部ＳＴｂにより、隣接する導電層８１ａ〜８１ｍ間の対向面積は、上層より下層において大きいため、容量Ｃ１ａ〜Ｃ５ｆの大小関係は以下のようになる。
［容量Ｃ１ａ〜Ｃ５ｆの大小関係］
Ｃ１ａ＞Ｃ１ｂ＞Ｃ３ａ＞Ｃ３ｂ＞Ｃ５ａ＞Ｃ５ｂ＞Ｃ５ｅ＞Ｃ５ｆ＞Ｃ３ｅ＞Ｃ３ｆ＞Ｃ１ｅ＞Ｃ１ｆ

これら容量Ｃ１ａ〜Ｃ５ｄの大小関係より、キャパシタＣ１、Ｃ３、Ｃ５の容量の大小関係は以下のようになる。
［キャパシタＣ１、Ｃ３、Ｃ５の容量の大小関係］
Ｃ１の容量（Ｃ１ａ＋Ｃ１ｂ＋Ｃ１ｅ＋Ｃ１ｆ）≒Ｃ３の容量（Ｃ３ａ＋Ｃ３ｂ＋Ｃ３ｅ＋Ｃ３ｆ）≒Ｃ５の容量（Ｃ５ａ＋Ｃ５ｂ＋Ｃ５ｅ＋Ｃ５ｆ）

以上、第３の実施の形態は、第１の実施の形態と同様の効果を奏する。更に、第３の実施の形態は、キャパシタＣ１、Ｃ３、Ｃ５の容量を第１の実施の形態と比較して均一にできる。なお、図９はキャパシタＣ１、Ｃ３、Ｃ５に関する積層構造のみを示したが、キャパシタＣ２、Ｃ４、Ｃ６も図９と同様の構造で構成され、同様の効果を奏する。

［第４の実施の形態］
次に、第４の実施の形態に係る半導体装置について説明する。第４の実施形態は、第１の実施の形態と同様のメモリセルアレイ１１、及びその周辺回路１２〜１８を有する。但し、第４の実施の形態において発振回路１７は、図１０Ａに示すように発振ユニットＯＣ（１）、ＯＣ（２）を有し、それら発振ユニットＯＣ（１）、ＯＣ（２）は、図１１に示す積層構造により構成される。この発振回路１７においてのみ、第４の実施の形態は第１の実施の形態と異なる。なお、第４の実施の形態において、第１〜第３の実施の形態と構成は同一符号を付し、その説明を省略する。また、図１０Ａは一例であり、発振回路１７内の発振ユニットＯＣの数は２つに限定されない。

第４の実施の形態において、図１０Ａに示すように、発振ユニットＯＣ（１）はクロック信号ＣＬＫ１を入力され、クロック信号ＣＬＫ１と異なる周波数を有するクロック信号ＣＬＫ２を発振ユニットＯＣ（２）に出力する。発振ユニットＯＣ（２）はクロック信号ＣＬＫ２を入力され、クロック信号ＣＬＫ１、ＣＬＫ２と異なる周波数を有するクロック信号ＣＬＫを昇圧ユニットＢＵ（１）〜ＢＵ（３）に出力する。

次に、昇圧ユニットＯＣ（１）内の構成について説明する。なお、発振ユニットＯＣ（２）は、発振ユニットＯＣ（１）と略同様の構成を有するため、その説明は省力する。

発振ユニットＯＣ（１）は、図１０Ａに示すように、抵抗Ｒ、キャパシタＣＡ、及びインバータＩＶを有する。抵抗Ｒ及びキャパシタＣＡは直列接続される。抵抗Ｒの一端はクロック信号ＣＬＫ１を供給され、抵抗Ｒの他端はノードＮにてキャパシタＣＡの一端に接続される。キャパシタＣＡの他端は接地され、接地電圧Ｖｓｓを供給される。インバータＩＶの入力端子はノードＮから信号ＯＵＴａを供給され、インバータＩＶの出力端子はクロック信号ＣＬＫ２を出力する。

また、第４の実施の形態において、インバータＩＶは、図１０Ｂに示すように、電源端子Ｎ＿ＶＤＤと接地端子Ｎ＿ＶＳＳとの間に直列接続されたＰＭＯＳトランジスタ１０１及びＮＭＯトランジスタ１０２を有するＣＭＯＳインバータにより構成される。ＰＭＯＳトランジスタ１０１のゲート及びＮＭＯトランジスタ１０２のゲートには信号ＯＵＴａが供給され、ＰＭＯＳトランジスタ１０１とＮＭＯトランジスタ１０２との間のノードＮａから配線Ｌを介してクロック信号ＣＬＫ２が出力される。

次に、図１１を参照して、発振ユニットＯＣ（１）の積層構造を説明する。なお、昇圧ユニットＯＣ（２）の積層構造は、発振ユニットＯＣ（１）と略同様であるため、その説明は省略する。

図１１に示す導電層９１ａ〜９１ｇの配線抵抗によって発振ユニットＯＣ（１）内の抵抗Ｒが構成される。また、導電層９１ａ〜９１ｇ間の容量によって発振ユニットＯＣ（１）内のキャパシタＣＡが構成される。図１１に示すように、発振ユニットＯＣ（１）は、導電層９１ａ〜９１ｇ、配線層９２、及びプラグ層９３を有する。

導電層９１ａ〜９１ｇは、図１１に示すように、基板２０に対して垂直方向に所定ピッチをもって配列される。導電層９１ａ〜９１ｇは、ロウ方向の両端において、そのロウ方向の端部の位置が異なるように階段状に形成された階段部ＳＴｃを構成する。導電層９１ａ〜９１ｇは、ワード線導電層４１ａ〜４１ｇと同層に形成される。導電層９１ａ〜９１ｇは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）により構成される。なお、図示は省略するが、導電層９１ａ〜９１ｇの間には、層間絶縁層が設けられている。この導電層９１ａ〜９１ｇ間の層間絶縁層は、メモリブロックＭＢ内の層間絶縁層４５と同層に設けられ、層間絶縁層４５と同様に例えば酸化シリコン（ＳｉＯ_２）により構成される。

配線層９２は、図１１に示すように、導電層９１ａ〜９１ｇの上層に設けられる。配線層９２は、カラム方向に延び、ロウ方向に所定ピッチをもってストライプ状に配置される。プラグ層９３は、階段部ＳＴｃにて各々の配線層９２と導電層９１ａ〜９１ｇとを接続する。

そして、図１１に示すように、奇数層目に位置する導電層９１ａ、９１ｃ、９１ｅ、９１ｇは、そのロウ方向の一端側（図１１の左側）でプラグ層９３及び配線層９２を介してクロック信号ＣＬＫ１を供給される。一方、偶数層目に位置する導電層９１ｂ、９１ｄ、９１ｆは、そのロウ方向の一端側（図１１の左側）でプラグ層９３及び配線層９２を介して接地電圧ＶＳＳを印加される。

また、奇数層目に位置する導電層９１ａ、９１ｃ、９１ｅ、９１ｇは、そのロウ方向の他端側（図１１の右側）でプラグ層９３及び配線層９２を介して信号ＯＵＴａを出力する。一方、偶数層目に位置する導電層９１ｂ、９１ｄ、９１ｆは、そのロウ方向の他端側（図１１の右側）でプラグ層９３及び配線層９２を介して接地電圧ＶＳＳを印加される。

上記クロック信号ＣＬＫ１の供給及び接地電圧ＶＳＳの印加によって、発振ユニットＯＣ（１）の抵抗Ｒは、導電層９１ａ〜９１ｇの配線抵抗Ｒａ〜Ｒｇにより構成される。発振ユニットＯＣ（１）のキャパシタＣＡは、導電層９１ａ〜９１ｇの間の容量ＣＡａ〜ＣＡｆにより構成される。

以上、第４の実施の形態は、第１の実施の形態と同様の効果を奏する。更に、第４の実施の形態は、積層された導電層９１ａ〜９１ｇから抵抗Ｒ、キャパシタＣＡを構成できる。したがって、第４の実施の形態は、発振ユニットＯＣ（１）、ＯＣ（２）内の抵抗Ｒ及びキャパシタＣＡの占有面積を削減できる。

［第５の実施の形態］
次に、第５の実施の形態に係る半導体装置について説明する。第５の実施形態は、第１の実施の形態と同様のメモリセルアレイ１１、及びその周辺回路１２〜１８を有する。また、第５の実施の形態は、第４の実施の形態と同様の発振ユニットＯＣ（１）、ＯＣ（２）を有する。但し、第５の実施の形態において、発振ユニットＯＣ（１）、ＯＣ（２）内のインバータＩＶは、第４の実施の形態の構成に加えて、図１２に示すように、比較器１０３、１０４、インバータ１０５を有する。この点のみにおいて第４の実施の形態と第５の実施の形態は異なる。なお、第５の実施の形態において、第１〜第４の実施の形態と構成は同一符号を付し、その説明を省略する。

ここで、上記第４の実施の形態のインバータＩＶでは、トランジスタ１０１、１０２が同時に導通する場合があり、これによりクロック信号ＣＬＫが所望とする波形に形成されないおそれがある。この問題を解決するため、第５の実施の形態のインバータＩＶは、図１２に示すように、比較器１０３、１０４、インバータ１０５を有する。

図１２に示すように、比較器１０３の非反転入力端子は電圧３／４・ＶＤＤを印加され、その反転入力端子は信号ＯＵＴａを印加される。また、比較器１０３の出力端子はインバータ１０５を介してＰＭＯＳトランジスタ１０１のゲートに接続される。比較器１０４の非反転入力端子は電圧１／４・ＶＤＤを印加され、その反転入力端子は信号ＯＵＴａを印加される。また、比較器１０４の出力端子はＮＭＯＳトランジスタ１０２のゲートに接続される。このような構成により、トランジスタ１０１、１０２は同時に導通状態とならない。したがって、第５の実施の形態は、第４の実施の形態と比較してクロック信号ＣＬＫを所望とする波形に成形できる。なお、第５の実施の形態は、第１及び第４の実施の形態と同様の効果を奏する。

［第６の実施の形態］
次に、第６の実施の形態に係る半導体装置について説明する。第６の実施形態は、第１の実施の形態と同様のメモリセルアレイ１１、及びその周辺回路１２〜１８を有する。また、第６の実施の形態は、第５の実施の形態と同様の発振ユニットＯＣ（１）、ＯＣ（２）を有する。但し、第６の実施の形態において、発振ユニットＯＣ（１）、ＯＣ（２）のインバータＩＶは、第５の実施の形態の構成に加えて、図１３に示すように、インバータ１０６を有する。この点のみにおいて第５の実施の形態と第６の実施の形態は異なる。なお、第６の実施の形態において、第１〜第５の実施の形態と構成は同一符号を付し、その説明を省略する。

図１３に示すように、インバータ１０６の入力端子は配線Ｌに接続され、その出力端子はＮＭＯＳトランジスタ１０２のドレインに接続される。このインバータ１０６により、第６の実施の形態は、第５の実施の形態と比較してインバータＩＶの出力信号のノイズを抑えることができる。なお、第６の実施の形態は、第１及び第５の実施の形態と同様の効果を奏する。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、第１及び第２の実施の形態において、偶数層目の導電層８１ｂ、８１ｄ、８１ｆにクロック信号ＣＬＫを供給し、奇数層目の導電層８１ａ、８１ｃ、８１ｅ、８１ｇをトランジスタＴ１、Ｔ３、Ｔ５のドレインに接続しても良い。

また、第３の実施の形態において、偶数層目の導電層８１ｂ、８１ｄ、８１ｆ、８１ｈ、８１ｊ、８１ｌにクロック信号ＣＬＫを供給し、奇数層目の導電層８１ａ、８１ｃ、８１ｅ、８１ｇ、８１ｉ、８１ｋ、８１ｍをトランジスタＴ１、Ｔ３、Ｔ５のドレインに接続しても良い。

また、第４の実施の形態において、偶数層目の導電層９１ｂ、９１ｄ、９１ｆの一端にクロック信号ＣＬＫ１を供給し、奇数層目の導電層９１ａ、９１ｃ、９１ｅ、９１ｇの一端に接地電圧ＶＳＳを印加しても良い。

１１…メモリセルアレイ、 １２、１３…ロウデコーダ、 １４…センスアンプ、 １５…カラムデコーダ、 １６…昇圧回路、 １７…発振回路、 １８…制御回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ１６…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (8)

1. 直列接続された複数の整流素子と、一端に第１クロック信号を受け且つ他端をそれぞれ異なる前記整流素子の一端に接続された複数の第１キャパシタとを備える昇圧回路と、
   一端に第２クロック信号を受ける抵抗と、前記抵抗の他端と固定電位との間に設けられた第２キャパシタと、前記抵抗と前記第２キャパシタとの間のノードに入力端子を接続されたインバータとを備える発振回路と、
   複数のメモリトランジスタが直列に接続されてなるメモリストリングとを備え、
   前記第１キャパシタは、基板に対して垂直方向に所定ピッチをもって配列される複数の第１導電層の間の容量により構成され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第１導電層は、前記第１クロック信号を供給され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第１導電層は、各々、異なる前記整流素子の一端に接続され、
   前記抵抗は、前記基板に対して垂直方向に所定ピッチをもって配列される複数の第２導電層の配線抵抗により構成され、
   前記第２キャパシタは、複数の前記第２導電層の間の容量により構成され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第２導電層は、前記第２クロック信号を供給され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第２導電層は、前記固定電位を印加され、
   前記メモリストリングは、
   前記基板に対して垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第３導電層と、
   前記第３導電層の側面に接し且つ電荷を蓄積可能に構成されたメモリゲート絶縁層と、
   複数の前記第３導電層と共に前記メモリゲート絶縁層を挟み、前記基板に対して垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
   前記第３導電層は、前記第１導電層と同層に形成され、
   複数の前記整流素子は、１番目からｎ番目の整流素子を含み、
   複数の前記第１導電層は、前記基板上の第１領域、及び第２領域に各々積層され、
   前記第１領域及び前記第２領域において、複数の前記第１導電層の端部の位置が異なるように、複数の前記第１導電層は階段部を構成し、
   複数の前記第１キャパシタの各々は、前記第１領域及び前記第２領域における複数の前記第１導電層の間の容量により構成され、
   前記第１領域において、下層から上層に並ぶ複数の前記第１導電層は、１番目からｎ番目の前記整流素子に順番に接続され、
   前記第２領域において、上層から下層に並ぶ複数の前記第１導電層は、１番目からｎ番目の前記整流素子に順番に接続される
   ことを特徴とする半導体装置。
2. 直列接続された複数の整流素子と、一端に第１クロック信号を受け且つ他端をそれぞれ異なる前記整流素子の一端に接続された複数の第１キャパシタとを備える昇圧回路を備え、
   前記第１キャパシタは、基板に対して垂直方向に所定ピッチをもって配列される複数の第１導電層の間の容量により構成され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第１導電層は、前記第１クロック信号を供給され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第１導電層は、各々、異なる前記整流素子の一端に接続される
   ことを特徴とする半導体装置。
3. 一端に第２クロック信号を受ける抵抗と、前記抵抗の他端と固定電位との間に設けられた第２キャパシタと、前記抵抗と前記第２キャパシタとの間のノードに入力端子を接続されたインバータとを備える発振回路を備え、
   前記抵抗は、前記基板に対して垂直方向に所定ピッチをもって配列される複数の第２導電層の配線抵抗により構成され、
   前記第２キャパシタは、複数の前記第２導電層の間の容量により構成され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第２導電層は、前記第２クロック信号を供給され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第２導電層は、前記固定電位を印加される
   ことを特徴とする請求項２記載の半導体装置。
4. 複数のメモリトランジスタが直列に接続されてなるメモリストリングを更に備え、
   前記メモリストリングは、
   前記基板に対して垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第３導電層と、
   前記第３導電層の側面に接し且つ電荷を蓄積可能に構成されたメモリゲート絶縁層と、
   複数の前記第３導電層と共に前記メモリゲート絶縁層を挟み、前記基板に対して垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
   前記第３導電層は、前記第１導電層と同層に形成される
   ことを特徴とする請求項２又は請求項３記載の半導体装置。
5. 複数の前記整流素子は、１番目からｎ番目の整流素子を含み、
   複数の前記第１導電層は、前記基板上の第１領域、及び第２領域に各々積層され、
   前記第１領域及び前記第２領域において、複数の前記第１導電層の端部の位置が異なるように、複数の前記第１導電層は階段部を構成し、
   複数の前記第１キャパシタの各々は、前記第１領域及び前記第２領域における複数の前記第１導電層の間の容量により構成され、
   前記第１領域において、下層から上層に並ぶ複数の前記第１導電層は、１番目からｎ番目の前記整流素子に順番に接続され、
   前記第２領域において、上層から下層に並ぶ複数の前記第１導電層は、１番目からｎ番目の前記整流素子に順番に接続される
   ことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
6. 複数の前記整流素子は、１番目からｎ番目の整流素子を含み、
   複数の前記第１導電層の端部の位置が異なるように、複数の前記第１導電層は階段部を構成し、
   複数の前記第１キャパシタの各々は、第１位置より下方の第３領域及び前記第１位置より上方の第４領域における複数の前記第１導電層の間の容量により構成され、
   前記第３領域において、下層から上層に並ぶ複数の前記第１導電層は、１番目からｎ番目の前記整流素子に順番に接続され、
   前記第４領域において、上層から下層に並ぶ複数の前記第１導電層は、１番目からｎ番目の前記整流素子に順番に接続される
   ことを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
7. 一端にクロック信号を受ける抵抗と、前記抵抗の他端と固定電位との間に設けられたキャパシタと、前記抵抗と前記キャパシタとの間のノードに入力端子を接続されたインバータとを備える発振回路を備え、
   前記抵抗は、基板に対して垂直方向に所定ピッチをもって配列された複数の第１導電層の配線抵抗により構成され、
   前記キャパシタは、複数の前記第１導電層の間の容量により構成され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の一方の第１導電層は、前記クロック信号を供給され、
   前記基板に対して垂直方向に並ぶ偶数番目及び奇数番目の他方の第１導電層は、前記固定電位を印加される
   ことを特徴とする半導体装置。
8. 複数のメモリトランジスタが直列に接続されてなるメモリストリングを更に備え、
   前記メモリストリングは、
   前記基板に対して垂直方向に所定ピッチをもって配列され、前記メモリトランジスタのゲートとして機能する複数の第２導電層と、
   前記第２導電層の側面に接するメモリゲート絶縁層と、
   複数の前記第２導電層と共に前記メモリゲート絶縁層を挟み、前記基板に対して垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
   前記第２導電層は、前記第１導電層と同層に形成される
   ことを特徴とする請求項７記載の半導体装置。

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