JP5087670B2

JP5087670B2 - 電圧発生回路

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Description

本発明の実施形態は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリに適用される電圧発生回路に関する。

ＮＡＮＤ型フラッシュメモリは、書き込み及び消去時に外部電源電圧以上の高電圧を使用する。これら高電圧は、昇圧回路としてのチャージポンプ回路を使用して生成される。チャージポンプ回路は、その出力電圧が検知回路により検知され、この検知回路の出力信号に基づき、チャージポンプ回路の動作が制御される。

チャージポンプ回路が動作を開始する際、出力電圧にリップル成分が生じる。このリップル成分を抑制しようとした場合、昇圧動作が遅延する。

特開２００７−０８７５１３号公報

出力電圧のリップル成分を抑制し、高速な昇圧動作が可能な電圧発生回路を提供しようとするものである。

実施形態に係る電圧発生回路によれば、第１の昇圧回路と、分圧回路と、第１の検知回路と、キャパシタと、第１のスイッチと含んでいる。第１の昇圧回路は、第１の電圧を出力する。分圧回路は、第１の電圧を分圧する。第１の検知回路１４は、第１の入力端が分圧回路に接続され、第２の入力端に供給される基準電圧に基づき第１のモニタ電圧を検出し、第１の昇圧回路の動作を制御する。キャパシタは、第１の昇圧回路の出力端に第１の検知回路との間に接続されている。第１のスイッチは、第１の検知回路の出力信号に基づき、第１の昇圧回路から前記第１の電圧が出力されるまで、前記キャパシタと前記第１の検知回路との接続を切断する。

実施形態が適用される半導体記憶装置の一例を示す概略構成図。第１の実施形態に係る電圧発生回路を示す回路構成図。検知回路の入力電圧の一例を示す波形図。図２に示す回路の動作を説明するために示すタイミングチャート。第２の実施形態に係る電圧発生回路を示す回路構成図。図５に示す回路の動作を説明するために示すタイミングチャート。図７は、第３の実施形態に係る電圧発生回路を示す回路構成図。第３の実施形態に係る検知回路の入力電圧の一例を示す波形図。図７に示す回路の動作を説明するために示すタイミングチャート。図１０は、第４の実施形態に係る電圧発生回路を示す回路構成図。

例えばＮＡＮＤ型フラッシュメモリに適用される電圧発生回路において、チャージポンプ回路（以下、ポンプ回路ともいう）の出力電圧からリップル成分を抑制するため、ポンプ回路の出力端と検知回路の入力端との間に位相を補償するためのキャパシタが設けられている。しかし、このキャパシタを設けた場合、ポンプ回路の起動時、ポンプ回路の出力電圧の急速な上昇により、キャパシタのカップリングによって検知回路のモニタ電圧が基準電圧以上に上昇し、検知回路が誤動作することにより、ポンプ回路の動作を止めてしまう。このポンプ回路の動作、停止が繰り返されることにより、ポンプ回路の昇圧動作自体が遅れることとなる。本実施形態は、検知回路の検知動作を高速化し、ポンプ回路の昇圧動作を高速化する。

以下、実施の形態について、図面を参照して説明する。

図１は、本実施形態が適用される半導体記憶装置としてのＮＡＮＤ型フラッシュメモリの構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、制御部９に接続される。この制御部９は例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、制御部９は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。制御部９からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは各種の制御信号及び電圧を発生する制御信号及び電圧発生回路（以下、昇圧回路とも言う）７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び電圧発生回路７に接続され、この制御信号及び電圧発生回路７によって制御される。制御信号及び電圧発生回路７は、制御信号入力端子８に接続され、制御部９から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。この制御信号及び電圧発生回路７は、昇圧回路としての例えばチャージポンプ回路を含んでいる。この制御信号及び電圧発生回路７は、データの書き込み時に、例えばワード線やビット線に供給されるプログラム電圧及びその他高電圧を発生し、消去時に、例えばウェルに供給される消去電圧などを発生する。

（第１の実施形態）
図２は、第１の実施形態に係る昇圧回路７の一例を示している。この昇圧回路７は、チャージポンプ回路１１を含んでいる。このチャージポンプ回路１１は、例えばダイオード接続された複数のトランジスタの直列回路と、これらダイオードの接続ノードに一端が接続され、他端にクロック信号が供給される複数のキャパシタにより構成されている。チャージポンプ回路１１の構成は、これに限定されるものではない。チャージポンプ回路１１には、例えば電源電圧ＶＤＤと、ポンプ回路を動作可能とするポンプイネーブル信号ＰＭＰＥＮと、後述する検知回路から供給されるフラグ信号ＦＬＧと、クロック信号ＣＬＫが供給される。チャージポンプ回路１１は、電源電圧ＶＤＤを昇圧し、これより高い電圧ＶＤＤＨを発生する。この電圧ＶＤＤＨは、出力端から出力される。

チャージポンプ回路１１の出力端と接地ＶＳＳ端間には、分圧回路ＶＤが接続されている。この分圧回路ＶＤは、抵抗１２、１３の直列回路により構成されている。抵抗１２、１３の接続ノードは、比較器としての演算増幅器１４の一方入力端に接続されている。この演算増幅器１４の他方入力端には、基準電圧ＶＲＥＦが供給されている。抵抗分割回路及び演算増幅器１４は、検知回路を構成している。

演算増幅器１４は、基準電圧ＶＲＥＦと分圧回路ＶＤから供給されるモニタ電圧ＶＭＯＮとを比較し、モニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦを超えた場合、出力端から例えばハイレベルのフラグ信号ＦＬＧを出力する。このフラグ信号ＦＬＧは、前記チャージポンプ回路１１に供給されるとともに、ＲＳフリップフロップ回路（ＲＳＦＦ）１５のセット入力端Ｓに供給される。このフリップフロップ回路１５のリセット入力端Ｒには、ポンプイネーブル信号の反転信号ＰＭＰＥＮＢが供給される。

このフリップフロップ回路１５は、フラグ信号ＦＬＧによりセットされ、セット出力端Ｑから例えばハイレベルのイネーブル信号ＥＮを出力し、リセット出力端Ｑｎから例えばローレベルのディスエーブル信号ＤＩＳを出力する。また、フリップフロップ回路１５は、信号ＰＭＰＥＮＢによりリセットされる。

一方、チャージポンプ回路１１の出力端には、キャパシタ１６の一端が接続されている。このキャパシタ１６は、チャージポンプ回路１１の出力電圧が所定の電圧に達した際に、リップル成分を抑制可能な容量、及びサイズに設定されている。このキャパシタ１６の他端は、スイッチとしての例えばＮチャネルＭＯＳトランジスタ（以下、単にトランジスタとも言う）１７を介して演算増幅器１４の一方入力端に接続されている。すなわち、キャパシタ１６とトランジスタ１７の直列回路は、抵抗１２に並列接続されている。

さらに、キャパシタ１６とトランジスタ１７の接続ノードＣＮと接地（ＶＳＳ）間には、スイッチとしての例えばＮチャネルＭＯＳトランジスタ１８が接続されている。トランジスタ１７のゲート電極には、フリップフロップ回路１５のセット出力端Ｑから出力されるイネーブル信号ＥＮが供給され、トランジスタ１８のゲート電極には、フリップフロップ回路１５のリセット出力端Ｑｎから出力されるディスエーブル信号ＤＩＳが供給されている。

尚、フリップフロップ回路１５から出力されるイネーブル信号ＥＮ、及びディスエーブル信号ＤＩＳは、トランジスタ１７、１８の閾値電圧を無視できる電圧である。

また、スイッチとしてのトランジスタ１７、１８は、それぞれ例えばトランスファーゲートに置き換えることも可能である。トランスファーゲートを用いることにより、フリップフロップ回路１５の出力電圧を高電圧ではなく、電圧ＶＤＤを使用することができる。

上記構成において、ＮＡＮＤ型フラッシュメモリが搭載されたチップの消費電流を削減するため、分圧回路ＶＤを構成する抵抗１２、１３は、大きな抵抗値を有することが望ましい。しかし、大きな抵抗値を有する抵抗１２、１３を使用した場合、検知回路の応答速度が低下し、ＶＤＤＨの昇圧電圧に対するＶＭＯＮの昇圧が遅くなるため、所定の電圧以上にＶＤＤＨが上昇する。このため、図３に示すように、チャージポンプ回路１１の出力電圧ＶＤＤＨにオーバーシュートＡやリップル成分Ｂが発生する。このオーバーシュートＡやリップル成分Ｂは、チャージポンプ回路１１の出力電圧が供給されるトランジスタの劣化を促進する。

そこで、検知回路の応答速度を向上させるため、チャージポンプ回路１１の出力端と分圧回路ＶＤの出力ノードとの間に位相を補償するためのキャパシタ１６を設けている。このキャパシタ１６により、チャージポンプ回路１１の出力電圧ＶＤＤＨの変化に対するモニタ電圧ＶＭＯＮの応答速度を改善し、オーバーシュートやリップル成分を抑制することが可能である。しかし、キャパシタ１６を設けたことにより、前述したように、チャージポンプ回路１１の昇圧開始直後に、検知回路が誤動作し、チャージポンプ回路１１の動作、及び停止が繰り返される。このため、図３にＣで示すように、チャージポンプ回路１１の出力電圧が変化し、チャージポンプ回路１１の昇圧動作を遅延させる。このため、第１の実施形態は、チャージポンプ回路１１の昇圧開始から所定の電圧まで昇圧されるまで、キャパシタ１６を検知回路から切り離している。

図４を参照して図２に示す昇圧回路の動作を説明する。

先ず、ポンプイネーブル信号ＰＭＰＥＮが非活性の状態において、演算増幅器１４から出力されるフラグ信号ＦＬＧはローレベルであり、フリップフロップ回路１５は、ポンプイネーブル信号ＰＭＰＥＮの反転信号ＰＭＰＥＮＢによりリセットされている。このため、イネーブル信号ＥＮはローレベルとされ、ディスエーブル信号ＤＩＳはハイレベルとされている。このイネーブル信号ＥＮがゲート電極に供給されるトランジスタ１７はオフとされ、ディスエーブル信号ＤＩＳがゲート電極に供給されるトランジスタ１８はオンとされている。したがって、キャパシタ１６とトランジスタ１８との接続ノードは、接地電位に設定される。また、モニタ電圧ＶＭＯＮは、抵抗１２と１３の分割によって決定される。

この状態において、ポンプイネーブル信号ＰＭＰＥＮが活性化されると、チャージポンプ回路１１は、クロック信号ＣＬＫに応じて、電源電圧ＶＤＤを昇圧する。チャージポンプ回路１１の出力電圧が供給される分圧回路ＶＤのモニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦより高くなると演算増幅器１４からハイレベルのフラグ電圧ＦＬＧが出力される。

このフラグ信号ＦＬＧに基づき、チャージポンプ回路１１は、昇圧動作を停止する。また、フリップフロップ回路１５は、フラグ信号ＦＬＧによりセットされる。このため、セット出力端Ｑから出力されるイネーブル信号ＥＮがハイレベルとされ、リセット出力端Ｑｎから出力されるディスエーブル信号ＤＩＳがローレベルとされる。このイネーブル信号ＥＮがゲート電極に供給されるトランジスタ１７はオンとなり、ディスエーブル信号ＤＩＳがゲート電極に供給されるトランジスタ１８はオフとなる。したがって、トランジスタ１７を介してキャパシタ１６の他端部が演算増幅器１４の一方入力端に接続される。

トランジスタ１７のオン状態、トランジスタ１８のオフ状態は、フリップフロップ回路１５から出力されるイネーブル信号ＥＮ、及びディスエーブル信号ＤＩＳにより保持される。このため、チャージポンプ回路１１の出力信号が低下し、演算増幅器１４から出力されるフラグ信号ＦＬＧがローレベルとなった場合においても、キャパシタ１６は、チャージポンプ回路１１の出力端と演算増幅器１４の一方入力端との間に接続されている。キャパシタ１６によって、チャージポンプ回路１１の出力電圧にリップル成分が生じることが抑制される。

上記第１の実施形態によれば、一端がチャージポンプ回路１１の出力端に接続されたキャパシタ１６の他端と演算増幅器１４の一方入力端との間にトランジスタ１７を設け、演算増幅器１４から出力されるフラグ信号ＦＬＧがハイレベルとなり、チャージポンプ回路１１による昇圧が完了した場合、トランジスタ１７をオンとしてキャパシタ１６の他端を演算増幅器１４の一方入力端に接続している。このため、ポンプ回路の起動時、ポンプ回路の出力電圧の急速な上昇により、キャパシタのカップリングによって検知回路のモニタ電圧が基準電圧以上に上昇し、検知回路が誤動作することにより、ポンプ回路の動作、停止が繰り返され、ポンプ回路の昇圧動作自体が遅れる誤動作を防止することができ、チャージポンプ回路１１の動作を安定化し、高速な昇圧動作が可能となる。

しかも、チャージポンプ回路１１による昇圧が完了した場合、トランジスタ１７をオンとし、チャージポンプ回路１１がポンプイネーブル信号ＰＭＰＥＮにより活性化されている間、キャパシタ１６の他端を演算増幅器１４の一方入力端に接続している。このため、チャージポンプ回路１１が昇圧動作する際、出力電圧のリップル成分を抑制することができる。

（第２の実施形態）
図５は、第２の実施形態を示している。図５において、図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。

第１の実施形態において、トランジスタ１８の電流通路の一端は、接続ノードＣＮに接続され、他端は接地されていた。これに対して、第２の実施形態において、トランジスタ１８の電流通路の他端には、基準電圧ＶＲＥＦが供給されている。

上記構成において、図６に示すように、ポンプイネーブル信号ＰＭＰＥＮがローレベルで、チャージポンプ回路１１が非活性の状態において、演算増幅器１４から出力されるフラグ信号ＦＬＧはローレベルであり、フリップフロップ回路１５は、ポンプイネーブル信号ＰＭＰＥＮの反転信号ＰＭＰＥＮＢによりリセットされている。このため、イネーブル信号ＥＮはローレベルとされ、ディスエーブル信号ＤＩＳはハイレベルとされている。このイネーブル信号ＥＮがゲート電極に供給されるトランジスタ１７はオフとされ、ディスエーブル信号ＤＩＳがゲート電極に供給されるトランジスタ１８はオンとされている。したがって、キャパシタ１６とトランジスタ１８との接続ノードには、基準電圧ＶＲＥＦが供給されている。

この後、ポンプイネーブル信号ＰＭＰＥＮがハイレベルとされると、チャージポンプ回路１１の昇圧動作が開始される。チャージポンプ回路１１の出力電圧が上昇し、分圧回路ＶＤの出力電圧ＶＭＯＮが基準電圧ＶＲＥＦより高くなると、演算増幅器１４から出力されるフラグ信号ＦＬＧがハイレベルとなる。これに伴い、フリップフロップ回路１５のセット出力端から出力されるイネーブル信号ＥＮがハイレベル、リセット出力端から出力されるディスエーブル信号ＤＩＳがローレベルとなる。このため、トランジスタ１８がオフとなり、トランジスタ１７がオンとなる。したがって、トランジスタ１７とキャパシタ１６の接続ノードＣＮの電位は、基準電圧ＶＲＥＦからモニタ電圧ＶＭＯＮに変化する。基準電圧ＶＲＥＦとモニタ電圧ＶＭＯＮの電位差は、第１の実施形態の場合と比べて小さい。このため、チャージポンプ回路１１の出力電圧にリップル成分が発生することを防止できる。したがって、チャージポンプ回路１１の出力電圧を安定に保持することが可能である。

上記第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。しかも、第２の実施形態によれば、チャージポンプ回路１１の非活性状態において、キャパシタ１６の接続ノードＣＮの電位を、基準電圧ＶＲＥＦに充電しているため、チャージポンプ回路１１の昇圧が完了し、演算増幅器１４の一方入力端にキャパシタ１６の他端を接続する際、ノイズが発生することを防止できる。このため、チャージポンプ回路１１の出力電圧にリップル成分が生じることを防止でき、出力電圧を安定に保持することが可能である。

（第３の実施形態）
図７は、第３の実施形態を示している。図７において、図２、図５と同一部分には同一符号を付し、異なる部分についてのみ説明する。

第１、第２の実施形態は、チャージポンプ回路１１の起動時における演算増幅器１４の応答速度を改善し、誤動作を防止した。第３の実施形態は、さらにチャージポンプ回路１１の起動時におけるオーバーシュートを改善する。このため、演算増幅器１４より先にチャージポンプ回路１１の出力電圧を検出する第２の検知回路としての演算増幅器１９を設けている。

すなわち、図７に示すように、分圧回路ＶＤは抵抗１２−１、１２−２、及び抵抗１３の直列回路により構成されている。抵抗１２−２と抵抗１３の接続ノードからモニタ電圧ＶＭＯＮが出力され、このモニタ電圧ＶＭＯＮは演算増幅器１４の一方入力端に供給される。演算増幅器１４の出力端から出力されるフラグ信号ＦＬＧは、チャージポンプ回路１１のみに供給される。

一方、抵抗１２−１と１２−２の接続ノードから出力されるモニタ電圧ＶＭＯＮ２は、演算増幅器１９の一方入力端に供給され、演算増幅器１９の他方入力端に基準電圧ＶＲＥＦが供給される。演算増幅器１９は、モニタ電圧ＶＭＯＮ２と基準電圧ＶＲＥＦとを比較し、比較結果としての第２のフラグ信号としてのＦＬＧ２をその出力端から出力する。このフラグ信号ＦＬＧ２は、フリップフロップ回路１５のセット入力端Ｓに供給される。

図８は、モニタ電圧ＶＭＯＮとＶＭＯＮ２の関係を示している。モニタ電圧ＶＭＯＮ２は、モニタ電圧ＶＭＯＮより低い電圧である。このため、演算増幅器１９は、演算増幅器１４からフラグ信号ＦＬＧが出力されるより前にフラグ信号ＦＬＧ２を出力する。

上記構成において、図９に示すように、ポンプイネーブル信号ＰＭＰＥＮがローレベルで、チャージポンプ回路１１が非活性の状態において、演算増幅器１９から出力されるフラグ信号ＦＬＧ２はローレベルであり、フリップフロップ回路１５は、ポンプイネーブル信号ＰＭＰＥＮの反転信号ＰＭＰＥＮＢによりリセットされている。このため、イネーブル信号ＥＮはローレベルとされ、ディスエーブル信号ＤＩＳはハイレベルとされている。このイネーブル信号ＥＮがゲート電極に供給されるトランジスタ１７はオフとされ、ディスエーブル信号ＤＩＳがゲート電極に供給されるトランジスタ１８はオンとされている。したがって、キャパシタ１６とトランジスタ１８との接続ノードには、基準電圧ＶＲＥＦが供給されている。

一方、ポンプイネーブル信号ＰＭＰＥＮがハイレベルとされると、チャージポンプ回路１１の昇圧動作が開始される。チャージポンプ回路１１の出力電圧が上昇し、分圧回路ＶＤの出力電圧ＶＭＯＮ２が基準電圧ＶＲＥＦより高くなると、演算増幅器１９から出力されるフラグ信号ＦＬＧ２がハイレベルとなる。これに伴い、フリップフロップ回路１５のセット出力端から出力されるイネーブル信号ＥＮがハイレベル、リセット出力端から出力されるディスエーブル信号ＤＩＳがローレベルとなる。このため、トランジスタ１８がオフとなり、トランジスタ１７がオンとなる。したがって、演算増幅器１４の一方入力端にキャパシタ１６が接続される。

この後、チャージポンプ回路１１の出力電圧がさらに上昇し、分圧回路ＶＤの出力電圧ＶＭＯＮが基準電圧ＶＲＥＦより高くなると、演算増幅器１４から出力されるフラグ信号ＦＬＧがハイレベルとなる。このため、チャージポンプ回路１１の昇圧動作が停止される。このように、演算増幅器１４の動作開始前に、演算増幅器１４の一方入力端にキャパシタ１６を接続しているため、キャパシタ１６により、チャージポンプ回路１１から出力される電圧のオーバーシュートを抑制することができる。

上記第３の実施形態によれば、演算増幅器１９を設け、この演算増幅器１９により演算増幅器１４のモニタ電圧ＶＭＯＮより低いモニタ電圧ＶＭＯＮ２を検知したとき、演算増幅器１９からフラグ信号ＦＬＧ２を出力し、このフラグ信号ＦＬＧ２に基づき、キャパシタ１６を演算増幅器１４の一方入力端に接続している。このため、検知回路の応答速度を改善し、チャージポンプ回路１１から出力される電圧のオーバーシュートを抑制することができる。

しかも、チャージポンプ回路１１の昇圧動作開始直後は、演算増幅器１４の一方入力端にキャパシタ１６が接続されていないため、演算増幅器１４の誤動作を防止することができ、高速な昇圧動作が可能である。

さらに、第１、第２の実施形態と同様の効果を得ることができる。したがって、高速で、オーバーシュート、及びリップル成分を抑制でき、安定な出力電圧を出力することが可能である。

（第４の実施形態）
図１０は、第４の実施形態を示している。図１０において、図２と同様の部分には同一符号を付し、異なる部分について説明する。

ＮＡＮＤ型フラッシュメモリは、チャージポンプ回路を使用して生成された高電圧をメモリセルアレイ等に転送するために、ＮチャネルＭＯＳトランジスタが使用されている。この際、転送される電圧が閾値電圧分低下することを防止するため、ＮチャネルＭＯＳトランジスタのゲート電極に、転送する電圧よりＮチャネルＭＯＳトランジスタの閾値電圧分高い電圧を供給する必要がある。このため、トランジスタのゲート電極に供給する電圧を昇圧する必要がある。回路配置の自由度を高め、且つ消費電流を抑えるため、ＮチャネルＭＯＳトランジスタのゲート電極に小型のチャージポンプ回路（図１０では、２３や２４を示す）が配置される。このチャージポンプ回路をローカルポンプ回路と呼ぶ。

ローカルポンプ回路は、出力電圧を検知してポンプ動作を制御する検知回路を有していない。このため、転送トランジスタのゲート電圧を充分昇圧した後も、クロック信号に同期してポンプ回路を構成するキャパシタの充放電を繰り返している。したがって、ローカルポンプ回路が活性化されている期間中電流を消費している。ローカルポンプ回路はチップ全体に亘り、大数使用されているため、消費電流を増加させる要因となっている。

そこで、第４の実施形態は、チャージポンプ回路１１に設けられた検知回路を用いてローカルポンプ回路の動作を制御し、消費電流を削減している。

図１０において、転送用のＮチャネルＭＯＳトランジスタ２１の電流通路の一端は、例えばチャージポンプ回路１１の出力端に接続され、他端は例えば図示せぬワード線駆動回路に接続されている。さらに、転送用のＮチャネルＭＯＳトランジスタ２２の電流通路の一端は、例えばトランジスタ２１の電流通路の他端に接続されている。このトランジスタ２２の電流通路の他端は、例えばワード線に接続される。

ローカルポンプ回路２３には、例えばポンプイネーブル信号ＰＭＰＥＮ２、後述するＡＮＤ回路２５から供給されるクロック信号ＣＬＫ２、チャージポンプ回路１１の出力電圧ＶＤＤＨが供給されている。このローカルポンプ回路２３は、ポンプイネーブル信号ＰＭＰＥＮ２が活性化された状態において、クロック信号ＣＬＫ２に基づき電圧ＶＤＤＨを昇圧し、ＶＤＤＨ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）以上の電圧を生成する。ローカルポンプ回路２３の出力電圧は、トランジスタ２１のゲート電極に供給される。

また、ローカルポンプ回路２４には、例えばポンプイネーブル信号ＰＭＰＥＮ３、クロック信号ＣＬＫ２、チャージポンプ回路１１の出力電圧ＶＤＤＨが供給されている。このローカルポンプ回路２４は、ポンプイネーブル信号ＰＭＰＥＮ３が活性化された状態において、クロック信号ＣＬＫ２に基づき電圧ＶＤＤＨを昇圧し、ＶＤＤＨ＋Ｖｔｈ以上の電圧を生成する。ローカルポンプ回路２４の出力電圧は、トランジスタ２２のゲート電極に供給される。

一方、チャージポンプ回路１１の検知回路を構成する演算増幅器１４から出力されるフラグ信号ＦＬＧは、チャージポンプ回路１１及びフリップフロップ回路１５に供給される。また、例えばインバータ回路ＩＮＶにより反転されたフラグ信号ＦＬＧの反転信号ＦＬＧＢは、論理回路、例えばアンド回路２５の一方入力端に供給される。このアンド回路２５の他方入力端には、チャージポンプ回路１１に供給されるクロック信号ＣＬＫが供給されている。このアンド回路２５から出力されるクロック信号ＣＬＫ２は、ローカルポンプ回路２３、２４にそれぞれ供給される。

上記構成において、ポンプイネーブル信号ＰＭＰＥＮ、ＰＭＰＥＮ２、ＰＭＰＥＮ３がハイレベルとなると、チャージポンプ回路１１が活性化され、昇圧動作を開始する。このとき、分圧回路ＶＤの出力電圧ＶＭＯＮは基準電圧ＶＲＥＦより低いため、検知回路を構成する演算増幅器１４から出力されるフラグ信号ＦＬＧはローレベルである。このフラグ信号の反転信号ＦＬＧＢが供給されるアンド回路２５の出力端からクロック信号ＣＬＫ２が出力される。このため、ローカルポンプ回路２３、２４も昇圧動作を開始する。

この状態において、分圧回路ＶＤの出力電圧ＶＭＯＮが基準電圧ＶＲＥＦより高くなると、演算増幅器１４から出力されるフラグ信号ＦＬＧがハイレベルとされる。このため、チャージポンプ回路１１の昇圧動作が停止される。一方、フラグ信号ＦＬＧの反転信号ＦＬＧＢが供給されるアンド回路２５は、クロック信号ＣＬＫ２の送出を停止する。したがって、ローカルポンプ回路２３、２４も昇圧動作を停止する。このとき、ポンプイネーブル信号ＰＭＰＥＮ２、ＰＭＰＥＮ３はそれぞれハイレベルに保持されている。このため、ローカルポンプ回路２３、２４の出力端からは、昇圧電圧が出力され続け、トランジスタ２１，２２のゲート電圧は保持される。

ローカルポンプ回路２３、２４の出力電圧は、ローカルポンプ回路を構成するダイオード接続されたトランジスタのオフリーク電流により低下する。しかし、チャージポンプ回路１１の出力電圧も同様に低下するため、分圧回路ＶＤから出力されるモニタ電圧ＶＭＯＮが基準電圧ＶＲＥＦより低下すると、演算増幅器１４から出力されるフラグ信号ＦＬＧがローレベルとなり、チャージポンプ回路１１が昇圧動作を再開する。これと同時に、アンド回路２５からクロック信号ＣＬＫ２が出力されるため、ローカルポンプ回路２３，２４も昇圧動作を再開する。このような動作により、ローカルポンプ回路２３，２４が制御される。

上記第４の実施形態によれば、ローカルポンプ回路２３、２４のクロック信号ＣＬＫ２をチャージポンプ回路１１の検知回路としての演算増幅器１４から出力されるフラグ信号ＦＬＧを用いて制御している。このため、ローカルポンプ回路２３、２４をチャージポンプ回路１１の動作に同期して制御することができ、ローカルポンプ回路２３、２４による消費電流の増大を防止することができる。

尚、図１０は、第１の実施形態に第４の実施形態を適用した場合を示しているが、これに限定されるものではなく、第２、第３の実施形態に適用することも可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１１…チャージポンプ回路、ＶＤ…分圧回路、１４、１９…演算増幅器、１５…フリップフロップ回路、１６…キャパシタ、１７、１８…トランジスタ、２１、２２…転送トランジスタ、２３、２４…ローカルポンプ回路、２５…アンド回路。

Claims

第１の電圧を出力する第１の昇圧回路と、
前記第１の電圧を分圧する分圧回路と、
第１の入力端が前記分圧回路に接続され、第２の入力端に供給される基準電圧に基づき第１のモニタ電圧を検出し、前記第１の昇圧回路の動作を制御する第１の検知回路と、
前記第１の昇圧回路の出力端と前記第１の検知回路の前記第１の入力端との間に接続されたキャパシタと、
前記キャパシタと前記第１の検知回路の間に接続され、前記第１の検知回路の出力信号に基づき、前記第１の昇圧回路から前記第１の電圧が出力されるまで、オフ状態に設定される第１のスイッチと
を具備することを特徴とする電圧発生回路。
前記キャパシタの第１の端部は、前記第１の昇圧回路の出力端に接続され、前記キャパシタの第２の端部は、前記第１スイッチに接続され、
前記キャパシタの第２の端部と第３の電圧の供給ノードとの間に接続され、前記第１の検知回路の出力信号に基づき、前記第１のスイッチがオフ状態に設定されるときオン状態に設定される第２のスイッチをさらに具備することを特徴とする請求項１記載の電圧発生回路。
前記第３の電圧は、前記基準電圧であることを特徴とする請求項２記載の電圧発生回路。
前記第１の検知回路の出力端に接続され、前記第１の検知回路の出力信号によりセットされ、前記第１、第２のスイッチの駆動信号を出力するフリップフロップ回路をさらに具備することを特徴とする請求項３に記載の電圧発生回路。
第１の電圧を出力する第１の昇圧回路と、
前記第１の電圧を分圧する分圧回路と、
第１の入力端が前記分圧回路に接続され、第２の入力端に供給される基準電圧に基づき第１のモニタ電圧を検出し、前記第１の昇圧回路の動作を制御する第１の検知回路と、
第１の入力端が前記分圧回路に接続され、第２の入力端に供給される基準電圧に基づき前記第１モニタ電圧よりも低い第２のモニタ電圧を検出する第２の検知回路と、
前記第１の昇圧回路の出力端と前記第１の検知回路の前記第１の入力端との間に接続されたキャパシタと、
前記キャパシタと前記第１の検知回路の間に接続され、前記第２の検知回路の出力信号に基づき、前記第１の昇圧回路から前記第１の電圧が出力されるまで、オフ状態に設定される第１のスイッチと、
前記キャパシタの第２の端部と第３の電圧の供給ノードとの間に接続され、前記第２の検知回路の出力信号に基づき、前記第１のスイッチがオフ状態に設定されるときオン状態に設定される第２のスイッチと、
前記第２の検知回路の出力端に接続され、前記第２の検知回路の出力信号によりセットされ、前記第１、第２のスイッチの駆動信号を出力するフリップフロップ回路と
を具備することを特徴とする電圧発生回路。
前記第１の昇圧回路の出力端に接続された第３のスイッチと、
クロック信号に基づき、前記第３のスイッチを駆動する第４の電圧を発生する第２の昇圧回路と、
前記第１の検知回路の出力信号に基づき、前記第１の昇圧回路が停止されるとき、前記第２の昇圧回路への前記クロック信号の供給を停止させる論理回路と
を具備することを特徴とする請求項１乃至請求項５いずれか１項に記載の電圧発生回路。