JP5829072B2 - 電圧発生回路 - Google Patents
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Description
レギュレータ回路30pは、出力制御端子CNTをさらに有し、出力制御端子CNTにHレベルの信号が入力されている場合には、レギュレータ回路30pは非活性化され、出力端子OUTへの出力電圧(3.3V)の生成を停止する。すなわち、ノードNaの電圧レベルに応じて、レギュレータ回路30pおよび電圧切換トランジスタ50pのいずれか一方が相補的に活性化される。
この課題に対して、特許文献1の技術は、レギュレータ回路の出力外付け部品として安定化容量を備えており、このようにすれば出力電圧の変動を抑えることが可能となる。その一方、出力外付け部品としての安定化容量は、実装基盤上の領域確保や部品付与により装置のコストが増加するなどのデメリットがある。近年、外付け部品として安定化容量を必要としない電源回路の要求が強まっている。
第2のドライブ素子を活性状態にしている間、第1のドライブ素子を活性状態に制御することにより、第1電源の電圧が検出電圧値を超え、第2のドライブ素子が非活性状態に移行したときに、第1のドライブ素子が活性化されるまでの時間を要することなく、第1のドライブ素子を介して出力端子へ電流を供給することを可能とする。これにより、電圧の供給を第2のドライブ素子からレギュレータへ切り替える際に、内部回路に供給される電圧の変動を抑制することができる。
実施形態1の構成
図1は、本発明の実施形態1の電源発生回路の構成例を示す図である。電源発生回路は、出力電圧配線(出力端子)5を介して、内部電源電圧を内部回路16へ供給する回路であり、レギュレータ10、ドライブ素子(第2のドライブ素子)2、制御回路(制御部)13を備える。内部回路16は、出力電圧配線から供給される内部電源電圧によって駆動される。
レギュレータ10は、上述したドライブ素子1に加え、抵抗素子7、8、及び増幅回路17を備える。
増幅回路17は、一方の入力端子を基準電圧6に接続され、他方の入力端子を配線15に接続され、基準電圧6と配線15の電圧との差電圧を増幅し、増幅した電圧を出力配線11へ出力する。配線15は、増幅回路17の他方の入力端子と、抵抗素子7及び抵抗素子8との間に配線され、抵抗素子7により、出力電圧配線5の電圧に比例した電圧が供給される。増幅回路17の出力配線11の電圧は、ドライブ素子1のゲートを制御する。
基準電圧6は、内部回路16の内部電源電圧の定格値より低い電圧レベルが予め設定される。
制御素子18は、ドライブ素子1のゲートを制御する電圧を制御して、ドライブ素子1の活性状態を制御するように構成されている。具体的には、制御素子18は、外部電源VDD3の電圧レベルが検出電圧値以下である場合(検出回路14からの制御信号により活性状態になると)、ドライブ素子1のゲート(出力配線11)へ外部電源VDD3の電圧を供給し、外部電源VDD3の電圧レベルが検出電圧値を超えると、ドライブ素子1のゲートに対して電圧の供給を停止する。
図1では、ドライブ素子1をN型トランジスタ、ドライブ素子2及び制御素子18をP型トランジスタで構成している。
図3は、本発明の実施形態1のタイミングチャートである。
基準電圧20に基づいて生成する検出電圧値を"VA" (以降、適宜「検出回路14の検出電圧値VA」ともいう)とする。
レギュレータ10の特性によって決まる出力電圧が安定するときの電圧値を"VB" (以降、適宜「レギュレータ10の出力電圧値VB」ともいう)とする。ここで、レギュレータ10の特性によって決まる出力電圧とは、基準電圧6と、出力電圧配線5の電圧に比例する配線15の電圧との差電圧を増幅する増幅回路17、及びドライブ素子1で構成によって決まる出力電圧をいう。
レギュレータ10が出力電圧値VBを出力するときの増幅回路17の出力配線11の電圧値を"VC" (以降、適宜、「出力配線11の電圧値VC」ともいう)とする。
図3では、時間の経過(横軸)に伴って、外部電源VDD3及び各配線において電圧が変化する様子を示す。外部電源VDD3の電圧レベルが検出回路14の検出電圧値VAより高くなるタイミングを"t11"とする。
従って、タイミングt11までは増幅回路17の出力配線11とレギュレータ10の出力電圧配線5との電圧は外部電源VDD3の電圧レベルと同じとなる。
従って、レギュレータ10の出力電圧配線5と増幅回路17の出力配線11との電圧は、外部電源VDD3の電圧レベルから降圧された電圧となる。このとき、電圧は緩やかに降下し、出力電圧配線5は、レギュレータ10の出力電圧値VBに、増幅回路17の出力配線11は、増幅回路17の電圧値VCへ到達する。その後、フィードバック制御により出力電圧値VBあるいは電圧値VCが維持される。
図3では、外部電源VDD3の電圧レベルが検出電圧値VAに上昇するまで(タイミングt11まで)は、ドライブ素子2と制御素子18とは、検出回路14の出力配線12の制御信号(Lレベル)によって、活性状態(オン状態)を維持する。このため、制御素子18を介して、外部電源VDD3から増幅回路17の出力配線11へ電流が供給され、ドライブ素子1のゲートを制御する電圧が上昇する。その結果、ドライブ素子1およびドライブ素子2が活性状態となる。このように、タイミングt11までは、外部電源VDD3から出力電圧配線5へ電流が供給されるため、出力電圧配線5の電圧レベルは外部電源VDD3に追従して上昇する。
その結果、タイミングt11までは、増幅回路17の出力配線11とレギュレータ10の出力電圧配線5では、外部電源VDD3と同じ電圧レベルとなる。
ここで、出力配線11の電圧は下がるものの、一定期間、ドライブ素子1が活性状態に維持される。このため、ドライブ素子1が活性状態に維持されている間には、外部電源VDD3からドライブ素子1を介して出力電圧配線5へ電流が供給される。これは、検出回路14の制御信号がLレベルからHレベルに変化すると、制御素子18がオフ状態になるものの、ゲートを制御する電圧(出力配線11の電圧)が、ドライブ素子1を活性状態に制御できる電圧レベルを維持している期間が存在することにより生じる。その結果、ドライブ素子1を介して、外部電源VDD3から出力電圧配線5へ電流が供給され、出力電圧配線5の電圧低下速度が遅くなる。これにより、出力電圧配線5において急峻な電圧低下が抑制される。
その結果、出力電圧配線5の電圧がレギュレータ10の出力電圧値VBに制御され、出力配線11が増幅回路17の電圧値VCに制御されて、タイミングt12以降では安定した電圧の供給ができる。
実施形態2の構成
図4に、本発明の実施形態2の検出回路14−2の構成例を示す。実施形態2における検出回路14−2は、図2に示す検出回路14の構成に加え、出力側負荷段トランジスタ22のゲートとGND(第2電源、接地)4間に容量素子29を有する。
図5は、本発明の実施形態2の電圧電源回路の動作例を示すタイミングチャートである。外部電源VDD3が急峻に上昇した場合、外部電源VDD3の電圧が検出電圧値VAを上回るタイミングt21において、容量素子29が機能して出力側負荷段トランジスタ22のゲート配線25は緩やかに変化するため、出力側負荷段トランジスタ22のドレイン24の電圧は瞬時にハイレベルとなり、増幅段回路21を介して出力配線12は瞬時にハイレベルとなり、ドライブ素子2および制御素子18が瞬時に非活性状態に移行する。
外部電源VDD3が急峻に上昇した場合において、ドライブ素子2および制御素子18が瞬時に非活性状態に移行するため、出力電圧配線5の電圧の上昇が抑えられる。
実施形態3の構成
図6は、本発明の実施形態3の制御回路13−3が備えるタイミング生成回路の構成例を示す図である。タイミング生成回路30(タイミング生成部)は、検出回路14の出力配線12と制御素子18の出力配線11との間に接続される。タイミング生成回路30は、容量素子34、制御トランジスタ(制御素子)35、及び、スイッチ回路(スイッチ部)39を備える。
容量素子34は、制御素子18と制御トランジスタ35との間に配置され、制御トランジスタ35を介してGND4と接続される。
制御トランジスタ35は、一方の端子がGND4に接続され、他方の端子が容量素子34に接続され、ゲートがスイッチ回路39の出力端子に接続される。具体的には、制御トランジスタ35は、N型トランジスタによって構成され、ソースをGND4、ドレインを容量素子34(配線37)に接続され、ゲートをスイッチ回路39の出力端子(配線36)に接続される。
容量素子38は制御トランジスタ35のゲートに接続する配線36とGND4との間に配置される。
図7は、本発明の実施形態3の電圧発生回路の動作例を示すタイミングチャートである。外部電源VDD3の電圧レベルが検出回路14の検出電圧値VAより低い場合、出力配線12はGNDレベルになっており、P型トランジスタ31はオン状態、N型トランジスタ32はオフ状態であるためゲート配線36の電圧は外部電源3の電圧レベルとなっている。そのため制御トランジスタ35はオン状態に制御され、配線37がGNDレベルとなって容量素子34が遅延素子として機能する。また、出力電圧配線5はドライブ素子2が活性状態にあるため外部電源3の電圧レベルとなっており、出力配線11は制御素子18がオン状態であるため、外部電源3の電圧レベルとなっている。
外部電源VDD3が検出回路14の検出電圧値VAを超えてから制御トランジスタ35がオフ状態になるまでに、抵抗素子33と容量素子38によって所定の時間が確保され、容量素子34は遅延素子として機能する。このため、出力配線11へ電圧が供給されることになり、増幅回路17の出力配線11の電圧レベルが緩やかに変化する。このとき、実施形態1に比べ、ドライブ素子1は、活性状態の期間が延長され、かつ、出力配線11は、高い電圧レベルに維持される時間が長くすることができる。これにより、ドライブ素子1を介して、外部電源VDD3から出力電圧配線5へ、実施形態1に比べ、より多くの電流が供給されることになり、出力電圧配線5の変化をより緩やかに変化させることができる。
上記各実施形態では、電圧発生回路の構成例を示したがこれに限られるわけではない。例えば、制御回路13、13−3は、ドライブ素子1のゲートを制御する電圧を用いて、ドライブ素子1を活性状態にするように構成されていること、あるいは、ドライブ素子2を活性状態から非活性状態に制御するタイミングにおいて、ドライブ素子1が活性状態を維持するように構成されることを満たす回路構成であれば、その他の構成により実現してもよい。
このように、第2のドライブ素子が活性状態から非活性状態に移行するときに、第1のドライブ素子は活性状態にあり、第1のドライブ素子を非活性状態から活性状態にするまでのタイムラグがなくなる。これによって電圧発生回路が出力する出力電圧の落ち込みを抑えることが可能となる。
3 外部電源VDD
4 GND
5 出力電圧配線
6 基準電圧
7,8 抵抗素子
10 レギュレータ
11 増幅回路17の出力配線
12 検出回路14の出力配線
13、13−3 制御回路
14、14−2 検出回路
15 増幅回路17の負側差動入力に接続される配線
16 内部回路
17 増幅回路
18 制御素子
20 検出回路14の基準電圧
21 増幅段回路
22 出力側負荷段トランジスタ
23 負荷段カレントミラートランジスタ
24 増幅段回路21の入力配線
25 負荷段トランジスタのゲート配線
26 負側の差動入力に接続される配線
27 負側の差動入力トランジスタ
28 正側の差動入力トランジスタ
29 配線25とGND4の間に接続される容量素子
30 制御回路13−3におけるタイミング生成回路
31 P型トランジスタ
32 N型トランジスタ
33 抵抗素子
34 容量素子
35 容量素子34の制御トランジスタ
36 制御トランジスタ35のゲート配線
37 制御トランジスタ35のドレイン配線
38 容量素子
Claims (8)
- 出力端子を介して、内部電源電圧を内部回路へ供給する電圧発生回路であって、
第1電源と前記出力端子との間に配置される第1のドライブ素子を備え、前記第1のドライブ素子を制御することにより、基準電圧に基づく電圧を前記出力端子に供給するレギュレータと、
前記第1電源と前記出力端子との間に配置され、活性状態のときに、前記第1電源の電圧を前記出力端子へ供給する第2のドライブ素子と、
前記第1電源の電圧が、予め設定する検出電圧値以下である場合に、前記第1のドライブ素子と前記第2のドライブ素子とを活性状態に制御し、前記第1電源の電圧が前記検出電圧値を超えると、前記第2のドライブ素子を非活性状態に制御する制御部と、を備え、
前記制御部は、
前記第1電源の電圧が前記検出電圧値以下であるか否かを検出し、検出結果を出力する端子を前記第2のドライブ素子のゲートに接続する検出部と、
前記第1電源と前記第1のドライブ素子のゲートとの間に配置され、前記検出結果を出力する端子がゲートに接続される第3のドライブ素子と、を備える電圧発生回路。 - 前記制御部は、前記第1のドライブ素子のゲートを制御する電圧を制御して、前記第1のドライブ素子を活性状態にすることを特徴とする請求項1記載の電圧発生回路。
- 前記制御部は、前記第2のドライブ素子を活性状態から非活性状態に制御するタイミングにおいて、前記第1のドライブ素子が活性状態を維持するように構成されることを特徴とする請求項1または2記載の電圧発生回路。
- 前記第3のドライブ素子は、前記第1電源の電圧が前記検出電圧値以下である場合、前記第1のドライブ素子のゲートへ前記第1電源の電圧を供給し、前記第1電源の電圧が前記検出電圧値を超えると、前記第1のドライブ素子のゲートに対して電圧の供給を停止することを特徴とする請求項1記載の電圧発生回路。
- 前記検出部は、
能動負荷回路を構成する2つのトランジスタと、
差動対を構成する2つのトランジスタと、
前記能動負荷回路を構成する2つのトランジスタのゲートと第2電源との間に配置される容量素子と、を備えることを特徴とする請求項1又は4記載の電圧発生回路。 - 前記制御部は、さらに、前記検出部と前記第3のドライブ素子との間に配置され、前記第1のドライブ素子のゲートを制御する電圧を緩やかに変化させるタイミング生成部を備えることを特徴とする請求項1、4及び5のいずれか一項に記載の電圧発生回路。
- 前記タイミング生成部は、前記第1電源の電圧が前記検出電圧値を超えたときに、前記第1のドライブ素子のゲートを制御する電圧の降下を遅延させる遅延素子を有することを特徴とする請求項6記載の電圧発生回路。
- 前記制御部は、さらに、前記検出部と前記第3のドライブ素子との間に配置され、前記第1のドライブ素子のゲートを制御する電圧を緩やかに変化させるタイミング生成部を備え、
前記タイミング生成部は、前記第1電源の電圧が前記検出電圧値を超えたときに、前記第1のドライブ素子のゲートを制御する電圧の降下を遅延させる遅延素子を有し、
前記タイミング生成部は、
一方の端子が前記第2電源に接続される制御素子と、
前記第3のドライブ素子と前記制御素子との間に接続され、前記遅延素子として機能する容量素子と、
前記検出部と前記制御素子との間に配置され、前記検出部が出力する前記検出結果に基づいて前記制御素子を制御するスイッチ部と、を備え、
前記スイッチ部は、前記第1電源の電圧が前記検出電圧値以下である場合、前記制御素子を活性状態に制御して前記容量素子を前記第2電源に接続し、前記第1電源の電圧が前記検出電圧値を超えると、タイミングを遅らせて前記制御素子を非活性状態に制御して前記容量素子を前記第2電源から切り離すことを特徴とする請求項5記載の電圧発生回路。
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