JP3120795B2 - 内部電圧発生回路 - Google Patents
内部電圧発生回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Description
【０００１】
【発明の属する技術分野】本発明は外部から供給される
外部電源電圧とは異なる所定の電圧を半導体集積回路の
内部回路に供給するための内部電圧発生回路に関する。
外部電源電圧とは異なる所定の電圧を半導体集積回路の
内部回路に供給するための内部電圧発生回路に関する。
【０００２】
【従来の技術】近年の半導体記憶装置などの半導体集積
回路装置では、外部から供給される外部電源電圧ＶCCを
そのまま使用するのではなく、内部電圧発生回路によっ
て降圧、または昇圧して所定の内部電源電圧を生成し、
生成した内部電源電圧を必要とする内部回路に供給する
ことにより、低消費電力化や素子の信頼性向上を図って
いる。
回路装置では、外部から供給される外部電源電圧ＶCCを
そのまま使用するのではなく、内部電圧発生回路によっ
て降圧、または昇圧して所定の内部電源電圧を生成し、
生成した内部電源電圧を必要とする内部回路に供給する
ことにより、低消費電力化や素子の信頼性向上を図って
いる。
【０００３】例えば、半導体記憶装置は、記憶容量を向
上させ、読み書きを高速化するためにトランジスタなど
のサイズを微細化している。これに伴い、トランジスタ
などに高い電圧を印加することができなくなってきてい
るため、半導体記憶装置の内部に降圧電源回路を設け、
外部電源電圧より低い内部電源電圧を発生させている。
上させ、読み書きを高速化するためにトランジスタなど
のサイズを微細化している。これに伴い、トランジスタ
などに高い電圧を印加することができなくなってきてい
るため、半導体記憶装置の内部に降圧電源回路を設け、
外部電源電圧より低い内部電源電圧を発生させている。
【０００４】一方、ＤＲＡＭや不揮発性メモリなどの半
導体記憶装置のワード線は、所望の性能を確保するため
に外部から供給される外部電源電圧よりも高い昇圧電圧
を必要とする。さらに、ＤＲＡＭの電荷保持特性を向上
させるため、半導体基板を負電圧にバイアスすることも
ある。このように、半導体記憶装置はその内部に種々の
内部電源電圧を発生する内部電圧発生回路を有してい
る。
導体記憶装置のワード線は、所望の性能を確保するため
に外部から供給される外部電源電圧よりも高い昇圧電圧
を必要とする。さらに、ＤＲＡＭの電荷保持特性を向上
させるため、半導体基板を負電圧にバイアスすることも
ある。このように、半導体記憶装置はその内部に種々の
内部電源電圧を発生する内部電圧発生回路を有してい
る。
【０００５】図１０は従来の内部電圧発生回路の構成を
示す図であり、降圧電源回路の構成を示す回路図であ
る。
示す図であり、降圧電源回路の構成を示す回路図であ
る。
【０００６】図１０において、従来の降圧電源回路は、
外部電源電圧ＶCCが供給され、負荷である内部回路に降
圧した電圧を供給するための、ＰチャネルＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r）から成る出力トランジスタ１０１と、外部電源電圧
ＶCCが供給され、出力トランジスタ１０１のゲート電圧
を制御するための制御電圧を出力する差動増幅回路１０
２と、所定の一定電圧である基準電圧ＶREFを差動増幅
回路１０２に供給する基準電圧発生回路１０３と、出力
トランジスタ１０１の出力接点と接地電位間に挿入さ
れ、発振を防止するための位相補償用コンデンサ１０４
とを有している。
外部電源電圧ＶCCが供給され、負荷である内部回路に降
圧した電圧を供給するための、ＰチャネルＭＯＳＦＥＴ
（Metal Oxide Semiconductor Field Effect Transisto
r）から成る出力トランジスタ１０１と、外部電源電圧
ＶCCが供給され、出力トランジスタ１０１のゲート電圧
を制御するための制御電圧を出力する差動増幅回路１０
２と、所定の一定電圧である基準電圧ＶREFを差動増幅
回路１０２に供給する基準電圧発生回路１０３と、出力
トランジスタ１０１の出力接点と接地電位間に挿入さ
れ、発振を防止するための位相補償用コンデンサ１０４
とを有している。
【０００７】差動増幅回路１０２は、ゲートどうしが共
通に接続されたＰチャネルＭＯＳＦＥＴから成るトラン
ジスタＱ１、Ｑ２と、トランジスタＱ１、Ｑ２に直列に
接続され、ソースどうしが共通に接続されたＮチャネル
ＭＯＳＦＥＴから成るトランジスタＱ３、Ｑ４と、トラ
ンジスタＱ１〜Ｑ４に所定の電流を流すための電流源５
とによって構成されている。
通に接続されたＰチャネルＭＯＳＦＥＴから成るトラン
ジスタＱ１、Ｑ２と、トランジスタＱ１、Ｑ２に直列に
接続され、ソースどうしが共通に接続されたＮチャネル
ＭＯＳＦＥＴから成るトランジスタＱ３、Ｑ４と、トラ
ンジスタＱ１〜Ｑ４に所定の電流を流すための電流源５
とによって構成されている。
【０００８】なお、トランジスタＱ１、Ｑ２は、トラン
ジスタＱ２のゲートとドレインを接続することでカレン
トミラー回路を構成し、それぞれのソース−ドレイン間
に流れる電流が等しくなるように動作する。
ジスタＱ２のゲートとドレインを接続することでカレン
トミラー回路を構成し、それぞれのソース−ドレイン間
に流れる電流が等しくなるように動作する。
【０００９】基準電圧ＶREFは差動増幅回路１０２の反
転入力端子１０６であるトランジスタＱ３のゲートに印
加され、出力トランジスタ１０１のゲートには差動増幅
回路１０２の出力であるトランジスタＱ３のドレイン電
圧が印加される。また、出力トランジスタ１０１のドレ
インから出力される出力電圧ＶINT（降圧電圧）は差動
増幅回路１０２の非反転入力端子１０７であるトランジ
スタＱ４のゲートに帰還されている。
転入力端子１０６であるトランジスタＱ３のゲートに印
加され、出力トランジスタ１０１のゲートには差動増幅
回路１０２の出力であるトランジスタＱ３のドレイン電
圧が印加される。また、出力トランジスタ１０１のドレ
インから出力される出力電圧ＶINT（降圧電圧）は差動
増幅回路１０２の非反転入力端子１０７であるトランジ
スタＱ４のゲートに帰還されている。
【００１０】このような構成において、図１０に示した
降圧電源回路は、例えば、出力電圧ＶINTが基準電圧Ｖ
REFよりも低い状態では、差動増幅回路１０２のノード
Ｂの電位が上昇し、ノードＡの電位が低下するため、出
力トランジスタ１０１のソース−ゲート電圧ＶGSが大き
くなり、出力電圧ＶINTが高くなる方向に動作する。一
方、出力電圧ＶINTが基準電圧ＶREFよりも高い状態で
は、差動増幅回路１０２のノードＢの電位が低下し、ノ
ードＡの電位が上昇するため、出力トランジスタ１０１
のソース−ゲート電圧ＶGSが小さくなり、出力電圧Ｖ
INTが負荷によって低くなる方向に動作する。
降圧電源回路は、例えば、出力電圧ＶINTが基準電圧Ｖ
REFよりも低い状態では、差動増幅回路１０２のノード
Ｂの電位が上昇し、ノードＡの電位が低下するため、出
力トランジスタ１０１のソース−ゲート電圧ＶGSが大き
くなり、出力電圧ＶINTが高くなる方向に動作する。一
方、出力電圧ＶINTが基準電圧ＶREFよりも高い状態で
は、差動増幅回路１０２のノードＢの電位が低下し、ノ
ードＡの電位が上昇するため、出力トランジスタ１０１
のソース−ゲート電圧ＶGSが小さくなり、出力電圧Ｖ
INTが負荷によって低くなる方向に動作する。
【００１１】すなわち、図１０に示した降圧電源回路
は、出力電圧ＶINTが基準電圧ＶREFと等しくなるように
制御される。
は、出力電圧ＶINTが基準電圧ＶREFと等しくなるように
制御される。
【００１２】次に、図１０に示した基準電圧発生回路１
０３について図面を用いて詳細に説明する。
０３について図面を用いて詳細に説明する。
【００１３】図１１は図１０に示した基準電圧発生回路
の構成を示す回路図である。
の構成を示す回路図である。
【００１４】図１１において、従来の基準電圧発生回路
は、図１０に示した降圧電源回路と同様に、外部電源電
圧ＶCCが供給され、負荷に基準電圧ＶREFを供給するた
めの、ＰチャネルＭＯＳＦＥＴから成る出力トランジス
タ１１１と、外部電源電圧Ｖ CCが供給され、出力トラン
ジスタ１１１のゲート電圧を制御するための制御電圧を
出力する差動増幅回路１１２と、出力トランジスタ１１
１の出力接点と接地電位間に挿入され、発振を防止する
ための位相補償用コンデンサ１１４とを有する構成であ
り、出力トランジスタ１１１を介して出力される基準電
圧ＶREFを所定の比で分圧し、その電圧を差動増幅回路
１１２に帰還する分圧回路であるトリミング抵抗Ｒ１０
１、Ｒ１０２をさらに有する構成である。
は、図１０に示した降圧電源回路と同様に、外部電源電
圧ＶCCが供給され、負荷に基準電圧ＶREFを供給するた
めの、ＰチャネルＭＯＳＦＥＴから成る出力トランジス
タ１１１と、外部電源電圧Ｖ CCが供給され、出力トラン
ジスタ１１１のゲート電圧を制御するための制御電圧を
出力する差動増幅回路１１２と、出力トランジスタ１１
１の出力接点と接地電位間に挿入され、発振を防止する
ための位相補償用コンデンサ１１４とを有する構成であ
り、出力トランジスタ１１１を介して出力される基準電
圧ＶREFを所定の比で分圧し、その電圧を差動増幅回路
１１２に帰還する分圧回路であるトリミング抵抗Ｒ１０
１、Ｒ１０２をさらに有する構成である。
【００１５】差動増幅回路１１２の非反転入力端子１１
７には、基準電圧ＶREFをトリミング抵抗Ｒ１０１、Ｒ
１０２で分圧した電圧が入力され、出力トランジスタ１
１１からは、下記式（１）に示すように反転入力端子１
１６に入力される比較電圧ＶRとトリミング抵抗Ｒ１０
１、Ｒ１０２の抵抗値で決まる基準電圧ＶREFが出力さ
れる。
７には、基準電圧ＶREFをトリミング抵抗Ｒ１０１、Ｒ
１０２で分圧した電圧が入力され、出力トランジスタ１
１１からは、下記式（１）に示すように反転入力端子１
１６に入力される比較電圧ＶRとトリミング抵抗Ｒ１０
１、Ｒ１０２の抵抗値で決まる基準電圧ＶREFが出力さ
れる。
【００１６】 ＶREF＝ＶR×（Ｒ１０１＋Ｒ１０２）／Ｒ１０２…（１） なお、図１１に示した差動増幅回路１１２の反転入力端
子１１６に入力する比較電圧ＶRは、例えば、図１２に
示すような回路から供給される。
子１１６に入力する比較電圧ＶRは、例えば、図１２に
示すような回路から供給される。
【００１７】図１２は図１１に示した差動増幅回路の反
転入力端子１１６に入力する比較電圧の発生回路の一構
成例を示す回路図である。
転入力端子１１６に入力する比較電圧の発生回路の一構
成例を示す回路図である。
【００１８】図１２に示すように、比較電圧ＶRの発生
回路は、スレショルド電圧が異なるＮチャネルＭＯＳＦ
ＥＴから成る２つのトランジスタＱ５、Ｑ６を有し、２
つのトランジスタＱ５、Ｑ６のスレショルド電圧ＶTの
差電圧を比較電圧ＶRとして出力する構成である。
回路は、スレショルド電圧が異なるＮチャネルＭＯＳＦ
ＥＴから成る２つのトランジスタＱ５、Ｑ６を有し、２
つのトランジスタＱ５、Ｑ６のスレショルド電圧ＶTの
差電圧を比較電圧ＶRとして出力する構成である。
【００１９】このような構成では、周囲温度が変化する
ことで各トランジスタＱ５、Ｑ６のスレショルド電圧Ｖ
Tが変動しても、それらの電圧変動を相殺できるように
トランジスタＱ５、Ｑ６のサイズや抵抗Ｒ１０３、Ｒ１
０４の値を決めることで、比較電圧ＶRの変動を低く抑
えることができる。
ことで各トランジスタＱ５、Ｑ６のスレショルド電圧Ｖ
Tが変動しても、それらの電圧変動を相殺できるように
トランジスタＱ５、Ｑ６のサイズや抵抗Ｒ１０３、Ｒ１
０４の値を決めることで、比較電圧ＶRの変動を低く抑
えることができる。
【００２０】
【発明が解決しようとする課題】図１０に示した従来の
降圧電源回路の差動増幅回路１０２の非反転入力端子１
０７に外乱に相当する低周波の微小振幅信号ＩＮを入力
すると、図１３に示すように差動増幅回路１０２の出力
であるノードＡには入力信号ＩＮと同位相で振幅が増幅
された信号が出力される。但し、ここでは理解を容易に
するため、降圧出力ＶINTが非反転入力端子１０７と切
断されているものと仮定する。したがって、出力トラン
ジスタ１０１のドレインには、入力信号ＩＮと極性が反
転し、ノードＡよりもさらに増幅された信号ＶINTが出
力される。なお、入力信号ＩＮとノードＡに現れる信号
の振幅比が差動増幅回路１０２の利得Ｇ01となり、ノー
ドＡに現れる信号と出力信号ＶINTの振幅比が出力トラ
ンジスタ１０１の利得Ｇ02となる。
降圧電源回路の差動増幅回路１０２の非反転入力端子１
０７に外乱に相当する低周波の微小振幅信号ＩＮを入力
すると、図１３に示すように差動増幅回路１０２の出力
であるノードＡには入力信号ＩＮと同位相で振幅が増幅
された信号が出力される。但し、ここでは理解を容易に
するため、降圧出力ＶINTが非反転入力端子１０７と切
断されているものと仮定する。したがって、出力トラン
ジスタ１０１のドレインには、入力信号ＩＮと極性が反
転し、ノードＡよりもさらに増幅された信号ＶINTが出
力される。なお、入力信号ＩＮとノードＡに現れる信号
の振幅比が差動増幅回路１０２の利得Ｇ01となり、ノー
ドＡに現れる信号と出力信号ＶINTの振幅比が出力トラ
ンジスタ１０１の利得Ｇ02となる。
【００２１】次に、入力信号ＩＮの周波数を高くする
と、図１４に示すようにノードＡに現れる信号は入力信
号ＩＮの周波数に追従することができずに位相が遅れ、
利得も下がって入力信号ＩＮが低周波の場合に比べて振
幅が小さくなる。同様に、出力信号ＶINTもノードＡか
らさらに位相が遅れ、入力信号ＩＮが低周波の場合に比
べて振幅が小さくなる。
と、図１４に示すようにノードＡに現れる信号は入力信
号ＩＮの周波数に追従することができずに位相が遅れ、
利得も下がって入力信号ＩＮが低周波の場合に比べて振
幅が小さくなる。同様に、出力信号ＶINTもノードＡか
らさらに位相が遅れ、入力信号ＩＮが低周波の場合に比
べて振幅が小さくなる。
【００２２】入力信号ＩＮの周波数をさらに高くする
と、出力信号ＶINTの位相はさらに遅れ、１８０度遅れ
て入力信号ＩＮと同位相になる。ここで、図１０に示す
接続にもどり、入力信号ＩＮよりも出力信号ＶINTの振
幅が大きければ（差動増幅回路１０２と出力トランジス
タ１０１の総合利得Ｇ01＋Ｇ02が０ｄＢ以上であれ
ば）、図１０に示した降圧電源回路は発振する。このよ
うに周波数に対する総合利得及び位相の関係を示したの
が図１５に示すボード線図である。
と、出力信号ＶINTの位相はさらに遅れ、１８０度遅れ
て入力信号ＩＮと同位相になる。ここで、図１０に示す
接続にもどり、入力信号ＩＮよりも出力信号ＶINTの振
幅が大きければ（差動増幅回路１０２と出力トランジス
タ１０１の総合利得Ｇ01＋Ｇ02が０ｄＢ以上であれ
ば）、図１０に示した降圧電源回路は発振する。このよ
うに周波数に対する総合利得及び位相の関係を示したの
が図１５に示すボード線図である。
【００２３】図１５に示すように、差動増幅回路１０２
と出力トランジスタ１０１の総合利得Ｇ01＋Ｇ02が０ｄ
Ｂ（利得１倍）のとき、入力信号ＩＮに対する出力信号
ＶIN Tの位相φ（差動増幅器１０２の位相φ１と出力ト
ランジスタ１０１の位相φ２の合計値）が−１８０度よ
りも遅れていれば降圧電源回路は発振し、−１８０度よ
りも進んでいれば降圧電源回路は発振しない。なお、総
合利得Ｇ01＋Ｇ02が０ｄＢのときの位相と−１８０度と
の差を位相余裕Δφと称し、一般に、位相余裕Δφが大
きいほど発振し難い回路となる。
と出力トランジスタ１０１の総合利得Ｇ01＋Ｇ02が０ｄ
Ｂ（利得１倍）のとき、入力信号ＩＮに対する出力信号
ＶIN Tの位相φ（差動増幅器１０２の位相φ１と出力ト
ランジスタ１０１の位相φ２の合計値）が−１８０度よ
りも遅れていれば降圧電源回路は発振し、−１８０度よ
りも進んでいれば降圧電源回路は発振しない。なお、総
合利得Ｇ01＋Ｇ02が０ｄＢのときの位相と−１８０度と
の差を位相余裕Δφと称し、一般に、位相余裕Δφが大
きいほど発振し難い回路となる。
【００２４】ところで、位相余裕Δφを大きくするため
には、差動増幅回路１０２のカットオフ周波数（利得が
３ｄＢ低下する周波数）ωP1と出力トランジスタ１０１
のカットオフ周波数ωP2の差を広げればよく、図１０に
示した降圧電源回路の場合、出力トランジスタ１０１の
カットオフ周波数ωP2を低くして高周波における利得を
下げるか、差動増幅回路１０２のカットオフ周波数ωP1
を高くして応答速度を高速化すればよい。
には、差動増幅回路１０２のカットオフ周波数（利得が
３ｄＢ低下する周波数）ωP1と出力トランジスタ１０１
のカットオフ周波数ωP2の差を広げればよく、図１０に
示した降圧電源回路の場合、出力トランジスタ１０１の
カットオフ周波数ωP2を低くして高周波における利得を
下げるか、差動増幅回路１０２のカットオフ周波数ωP1
を高くして応答速度を高速化すればよい。
【００２５】通常、カットオフ周波数を低くする方がカ
ットオフ周波数を高めるよりも簡単に実現できるため、
従来の降圧電源回路では、出力側に容量の大きな位相補
償用コンデンサ１０４を設けて出力トランジスタ１０１
のカットオフ周波数ωP2を低くし、位相余裕Δφを大き
くして発振を防止している。
ットオフ周波数を高めるよりも簡単に実現できるため、
従来の降圧電源回路では、出力側に容量の大きな位相補
償用コンデンサ１０４を設けて出力トランジスタ１０１
のカットオフ周波数ωP2を低くし、位相余裕Δφを大き
くして発振を防止している。
【００２６】しかしながら位相補償用コンデンサ１０４
の容量を大きくすると、大きなレイアウト面積が必要に
なるため、高集積化の要求が益々高まっている近年の半
導体集積回路に上記のような構成を採用することが困難
になってきている。
の容量を大きくすると、大きなレイアウト面積が必要に
なるため、高集積化の要求が益々高まっている近年の半
導体集積回路に上記のような構成を採用することが困難
になってきている。
【００２７】本発明は以上説明したような従来の技術が
有する問題点を解決するためになされたものであり、位
相補償用コンデンサの容量を小さくして素子のレイアウ
ト面積の増大を防止した内部電圧発生回路を提供するこ
とを目的とする。
有する問題点を解決するためになされたものであり、位
相補償用コンデンサの容量を小さくして素子のレイアウ
ト面積の増大を防止した内部電圧発生回路を提供するこ
とを目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するため
本発明の内部電圧発生回路は、外部から供給される外部
電源電圧よりも高い昇圧電圧を出力する昇圧電源回路を
備えた半導体集積回路の内部回路に所定の電圧を供給す
るための内部電圧発生回路であって、前記外部電源電圧
が供給され、前記内部回路に前記外部電源電圧よりも低
い降圧電圧を供給する、ソースが前記内部回路に接続さ
れたＮチャネルＭＯＳＦＥＴから成る出力トランジスタ
と、所定の一定電圧である基準電圧を出力する基準電圧
発生回路と、前記基準電圧が非反転入力端子に入力さ
れ、前記降圧電圧が反転入力端子に帰還され、前記基準
電圧と前記降圧電圧とが一致するように前記出力トラン
ジスタのゲートに制御電圧を出力する、前記昇圧電圧が
供給される差動増幅回路と、前記出力トランジスタ及び
前記差動増幅回路を含む帰還ループの発振を防止するた
めの位相補償用コンデンサと、を有する構成である。
本発明の内部電圧発生回路は、外部から供給される外部
電源電圧よりも高い昇圧電圧を出力する昇圧電源回路を
備えた半導体集積回路の内部回路に所定の電圧を供給す
るための内部電圧発生回路であって、前記外部電源電圧
が供給され、前記内部回路に前記外部電源電圧よりも低
い降圧電圧を供給する、ソースが前記内部回路に接続さ
れたＮチャネルＭＯＳＦＥＴから成る出力トランジスタ
と、所定の一定電圧である基準電圧を出力する基準電圧
発生回路と、前記基準電圧が非反転入力端子に入力さ
れ、前記降圧電圧が反転入力端子に帰還され、前記基準
電圧と前記降圧電圧とが一致するように前記出力トラン
ジスタのゲートに制御電圧を出力する、前記昇圧電圧が
供給される差動増幅回路と、前記出力トランジスタ及び
前記差動増幅回路を含む帰還ループの発振を防止するた
めの位相補償用コンデンサと、を有する構成である。
【００２９】このとき、前記位相補償用コンデンサは、
前記出力トランジスタの出力接点と接地電位間に挿入さ
れる構成であってもよい。
前記出力トランジスタの出力接点と接地電位間に挿入さ
れる構成であってもよい。
【００３０】また、本発明の内部電圧発生回路の他の構
成は、外部から供給される外部電源電圧よりも高い昇圧
電圧を出力する昇圧電源回路を備えた半導体集積回路の
内部回路に所定の電圧を供給するための内部電圧発生回
路であって、前記外部電源電圧が供給され、前記所定の
電圧を生成するための基準電圧を前記内部回路に対して
供給するための、ＮチャネルＭＯＳＦＥＴから成る出力
トランジスタと、所定の一定電圧である比較電圧を出力
する比較電圧発生回路と、前記基準電圧を所望の比で分
圧する分圧回路と、前記比較電圧が非反転入力端子に入
力され、前記分圧回路の出力電圧が反転入力端子に帰還
され、前記比較電圧と前記分圧回路の出力電圧とが一致
するように前記出力トランジスタのゲートに制御電圧を
出力する、前記昇圧電圧が供給される差動増幅回路と、
前記出力トランジスタ、前記分圧回路、及び前記差動増
幅回路を含む帰還ループの発振を防止するための位相補
償用コンデンサと、を有するものである。
成は、外部から供給される外部電源電圧よりも高い昇圧
電圧を出力する昇圧電源回路を備えた半導体集積回路の
内部回路に所定の電圧を供給するための内部電圧発生回
路であって、前記外部電源電圧が供給され、前記所定の
電圧を生成するための基準電圧を前記内部回路に対して
供給するための、ＮチャネルＭＯＳＦＥＴから成る出力
トランジスタと、所定の一定電圧である比較電圧を出力
する比較電圧発生回路と、前記基準電圧を所望の比で分
圧する分圧回路と、前記比較電圧が非反転入力端子に入
力され、前記分圧回路の出力電圧が反転入力端子に帰還
され、前記比較電圧と前記分圧回路の出力電圧とが一致
するように前記出力トランジスタのゲートに制御電圧を
出力する、前記昇圧電圧が供給される差動増幅回路と、
前記出力トランジスタ、前記分圧回路、及び前記差動増
幅回路を含む帰還ループの発振を防止するための位相補
償用コンデンサと、を有するものである。
【００３１】このとき、前記位相補償用コンデンサは、
前記差動増幅回路の出力接点と接地電位間に挿入される
構成であってもよく、前記差動増幅器は、流す電流を減
らすことで、前記帰還ループが発振しない程度にカット
オフ周波数が低く設定されたものでもよい。
前記差動増幅回路の出力接点と接地電位間に挿入される
構成であってもよく、前記差動増幅器は、流す電流を減
らすことで、前記帰還ループが発振しない程度にカット
オフ周波数が低く設定されたものでもよい。
【００３２】また、上記構成に、前記外部電源電圧が供
給され、前記基準電圧を出力するための、ＰチャネルＭ
ＯＳＦＥＴから成る第２の出力トランジスタと、前記比
較電圧が反転入力端子に入力され、前記分圧回路の出力
電圧が非反転入力端子に帰還され、前記比較電圧と前記
分圧回路の出力電圧とを比較して前記第２の出力トラン
ジスタのゲートに制御電圧を出力する、前記外部電源電
圧が供給される第２の差動増幅回路と、前記第２の出力
トランジスタ及び前記第２の差動増幅回路から成る第２
の帰還ループの発振を停止するための発振停止手段と、
を備えた立上げ回路をさらに有する構成であってもよ
く、前記発振停止手段は、前記比較電圧が入力される第
１のトランジスタ、及び前記分圧回路の出力電圧が入力
される第２のトランジスタのトランジスタサイズを変え
ることで、前記第２の差動増幅回路に入力オフセット電
圧を持たせた構成であってもよい。
給され、前記基準電圧を出力するための、ＰチャネルＭ
ＯＳＦＥＴから成る第２の出力トランジスタと、前記比
較電圧が反転入力端子に入力され、前記分圧回路の出力
電圧が非反転入力端子に帰還され、前記比較電圧と前記
分圧回路の出力電圧とを比較して前記第２の出力トラン
ジスタのゲートに制御電圧を出力する、前記外部電源電
圧が供給される第２の差動増幅回路と、前記第２の出力
トランジスタ及び前記第２の差動増幅回路から成る第２
の帰還ループの発振を停止するための発振停止手段と、
を備えた立上げ回路をさらに有する構成であってもよ
く、前記発振停止手段は、前記比較電圧が入力される第
１のトランジスタ、及び前記分圧回路の出力電圧が入力
される第２のトランジスタのトランジスタサイズを変え
ることで、前記第２の差動増幅回路に入力オフセット電
圧を持たせた構成であってもよい。
【００３３】なお、前記出力トランジスタは、低しきい
値電圧であってもよく、前記昇圧電源回路は、前記基準
電圧を利用して前記昇圧電圧を生成する構成であっても
よい。
値電圧であってもよく、前記昇圧電源回路は、前記基準
電圧を利用して前記昇圧電圧を生成する構成であっても
よい。
【００３４】上記のように構成された内部電圧発生回路
では、出力トランジスタにＮチャネルＭＯＳＦＥＴを用
いることで、出力トランジスタがソースフォロワとして
動作し、その利得が１になる。したがって、総合利得が
０ｄＢとなる周波数が従来よりも低くなるため、位相補
償用コンデンサによる位相遅れ量を少なくしても発振を
防止できるようになる。
では、出力トランジスタにＮチャネルＭＯＳＦＥＴを用
いることで、出力トランジスタがソースフォロワとして
動作し、その利得が１になる。したがって、総合利得が
０ｄＢとなる周波数が従来よりも低くなるため、位相補
償用コンデンサによる位相遅れ量を少なくしても発振を
防止できるようになる。
【００３５】特に、内部回路に対して基準電圧を供給す
る構成の場合、差動増幅器に流す電流を減らすことで、
差動増幅器のカットオフ周波数を低く設定することがで
きる。
る構成の場合、差動増幅器に流す電流を減らすことで、
差動増幅器のカットオフ周波数を低く設定することがで
きる。
【００３６】
【発明の実施の形態】（第１実施例）次に、本発明の内
部電圧発生回路の第１実施例について、降圧電源回路を
例にして説明する。
部電圧発生回路の第１実施例について、降圧電源回路を
例にして説明する。
【００３７】上述したように、従来の降圧電源回路では
位相余裕Δφを大きくするために差動増幅回路のカット
オフ周波数ωP1と出力トランジスタのカットオフ周波数
ωP2の差を広げる手法を採用している。本実施例では出
力トランジスタの利得を下げることで同様の効果が得ら
れるようにする。
位相余裕Δφを大きくするために差動増幅回路のカット
オフ周波数ωP1と出力トランジスタのカットオフ周波数
ωP2の差を広げる手法を採用している。本実施例では出
力トランジスタの利得を下げることで同様の効果が得ら
れるようにする。
【００３８】図１は本発明の内部電圧発生回路の第１実
施例の構成を示す図であり、降圧電源回路の一構成例を
示す回路図である。
施例の構成を示す図であり、降圧電源回路の一構成例を
示す回路図である。
【００３９】図１において、本実施例の降圧電源回路
は、図１０に示した従来の降圧電源回路のうち、出力ト
ランジスタ１をＰチャネルＭＯＳＦＥＴからＮチャネル
ＭＯＳＦＥＴに変更し、差動増幅回路２に外部電源電圧
ＶCCを昇圧した昇圧電圧Ｖｐを供給する構成である。
は、図１０に示した従来の降圧電源回路のうち、出力ト
ランジスタ１をＰチャネルＭＯＳＦＥＴからＮチャネル
ＭＯＳＦＥＴに変更し、差動増幅回路２に外部電源電圧
ＶCCを昇圧した昇圧電圧Ｖｐを供給する構成である。
【００４０】また、基準電圧発生回路３から出力される
基準電圧ＶREFを差動増幅回路２の非反転入力端子７に
入力し、出力電圧ＶINTを反転入力端子６に帰還してい
る。その他の構成は従来と同様であるため、その説明は
省略する。
基準電圧ＶREFを差動増幅回路２の非反転入力端子７に
入力し、出力電圧ＶINTを反転入力端子６に帰還してい
る。その他の構成は従来と同様であるため、その説明は
省略する。
【００４１】このような構成において、本実施例の降圧
電源回路は、例えば、出力電圧ＶIN Tが基準電圧ＶREFよ
りも低い状態では、差動増幅回路２の出力接点であるノ
ードＡの電位が上昇するため、出力トランジスタ１のソ
ース−ゲート電圧ＶGSが大きくなり、出力電圧ＶINTの
電位が高くなる方向に動作する。
電源回路は、例えば、出力電圧ＶIN Tが基準電圧ＶREFよ
りも低い状態では、差動増幅回路２の出力接点であるノ
ードＡの電位が上昇するため、出力トランジスタ１のソ
ース−ゲート電圧ＶGSが大きくなり、出力電圧ＶINTの
電位が高くなる方向に動作する。
【００４２】一方、出力電圧ＶINTが基準電圧ＶREFより
も高い状態では、ノードＡの電位が低下するため、出力
トランジスタ１のソース−ゲート電圧ＶGSが小さくな
り、出力電圧ＶINTの電位が負荷によって低くなる方向
に動作する。
も高い状態では、ノードＡの電位が低下するため、出力
トランジスタ１のソース−ゲート電圧ＶGSが小さくな
り、出力電圧ＶINTの電位が負荷によって低くなる方向
に動作する。
【００４３】したがって、図１に示した降圧電源回路
は、従来と同様に出力電圧ＶINTが基準電圧ＶREFと等し
くなるように制御される。
は、従来と同様に出力電圧ＶINTが基準電圧ＶREFと等し
くなるように制御される。
【００４４】ここで、ＮチャネルＭＯＳＦＥＴである出
力トランジスタ１はソースフォロワとして動作するた
め、出力電圧ＶINTは差動増幅回路２の出力であるノー
ドＡの電圧よりも出力トランジスタ１のしきい値電圧Ｖ
Tだけ低い値に制限される。また、例えば、ノードＡの
電圧が０．１Ｖ変動すると、出力電圧ＶINTもほぼ０．
１Ｖ変動する。すなわち、本実施例の降圧電源回路の出
力トランジスタ１の利得は１（０ｄＢ）であり、従来の
ように出力トランジスタにＰチャネルＭＯＳＦＥＴを用
いた場合に比べて利得が大幅に小さくなる。
力トランジスタ１はソースフォロワとして動作するた
め、出力電圧ＶINTは差動増幅回路２の出力であるノー
ドＡの電圧よりも出力トランジスタ１のしきい値電圧Ｖ
Tだけ低い値に制限される。また、例えば、ノードＡの
電圧が０．１Ｖ変動すると、出力電圧ＶINTもほぼ０．
１Ｖ変動する。すなわち、本実施例の降圧電源回路の出
力トランジスタ１の利得は１（０ｄＢ）であり、従来の
ように出力トランジスタにＰチャネルＭＯＳＦＥＴを用
いた場合に比べて利得が大幅に小さくなる。
【００４５】図２のボード線図に示すように、本実施例
の降圧電源回路の差動増幅回路２（利得Ｇ01）と出力ト
ランジスタ１（利得Ｇ02）の総合利得Ｇ01＋Ｇ02は、差
動増幅回路２の利得Ｇ01に等しくなり、そのカットオフ
周波数は出力トランジスタ１のカットオフ周波数ωP2に
等しくなる。
の降圧電源回路の差動増幅回路２（利得Ｇ01）と出力ト
ランジスタ１（利得Ｇ02）の総合利得Ｇ01＋Ｇ02は、差
動増幅回路２の利得Ｇ01に等しくなり、そのカットオフ
周波数は出力トランジスタ１のカットオフ周波数ωP2に
等しくなる。
【００４６】このとき、差動増幅回路２の位相φ１と出
力トランジスタ１の位相φ２の合計の位相φの周波数特
性は従来と同様であるが、総合利得Ｇ01＋Ｇ02が０ｄＢ
となる周波数は従来に比べて低くなる。したがって、位
相補償用コンデンサ４の容量を従来と同じにするなら
ば、降圧電源回路の位相余裕Δφを大きくすることがで
きる。
力トランジスタ１の位相φ２の合計の位相φの周波数特
性は従来と同様であるが、総合利得Ｇ01＋Ｇ02が０ｄＢ
となる周波数は従来に比べて低くなる。したがって、位
相補償用コンデンサ４の容量を従来と同じにするなら
ば、降圧電源回路の位相余裕Δφを大きくすることがで
きる。
【００４７】また、本実施例の降圧電源回路の位相余裕
Δφを従来と同程度にするならば、図３のボード線図に
示すように出力トランジスタ１のカットオフ周波数ωP2
を高くすることができる。すなわち、位相補償用コンデ
ンサ４の容量を小さくすることができるため、素子のレ
イアウト面積を小さくすることができる。
Δφを従来と同程度にするならば、図３のボード線図に
示すように出力トランジスタ１のカットオフ周波数ωP2
を高くすることができる。すなわち、位相補償用コンデ
ンサ４の容量を小さくすることができるため、素子のレ
イアウト面積を小さくすることができる。
【００４８】ところで、上述したように出力トランジス
タ１にＮチャネルＭＯＳＦＥＴを用いると、出力電圧Ｖ
INTは差動増幅回路２のノードＡよりも出力トランジス
タ１のしきい値電圧ＶT分だけ低い電圧に制限されてし
まう。したがって、本実施例の降圧電源回路の出力トラ
ンジスタ１にはしきい値電圧ＶTが低いものを用いると
より好ましい。
タ１にＮチャネルＭＯＳＦＥＴを用いると、出力電圧Ｖ
INTは差動増幅回路２のノードＡよりも出力トランジス
タ１のしきい値電圧ＶT分だけ低い電圧に制限されてし
まう。したがって、本実施例の降圧電源回路の出力トラ
ンジスタ１にはしきい値電圧ＶTが低いものを用いると
より好ましい。
【００４９】また、図４（ａ）に示すように、出力電圧
ＶINTは、外部電源電圧ＶCCを立ち上げる際に基準電圧
ＶREFと等しい電圧に制御されるまで外部電源電圧ＶCC
に追随して上昇させることが望ましい。したがって、本
実施例の降圧電源回路の差動増幅回路２には外部電源電
圧ＶCCを昇圧した電圧である昇圧電圧Ｖｐを供給する。
ＶINTは、外部電源電圧ＶCCを立ち上げる際に基準電圧
ＶREFと等しい電圧に制御されるまで外部電源電圧ＶCC
に追随して上昇させることが望ましい。したがって、本
実施例の降圧電源回路の差動増幅回路２には外部電源電
圧ＶCCを昇圧した電圧である昇圧電圧Ｖｐを供給する。
【００５０】昇圧電圧Ｖｐを供給する昇圧電源回路は、
特にその構成を限定するものではないが、例えば、図５
に示すように、基準電圧ＶREFが入力される、帰還ルー
プを構成するコンパレータ３１、リングオシレータ３
２、及びチャージポンプ３３を備えた回路で生成され
る。
特にその構成を限定するものではないが、例えば、図５
に示すように、基準電圧ＶREFが入力される、帰還ルー
プを構成するコンパレータ３１、リングオシレータ３
２、及びチャージポンプ３３を備えた回路で生成され
る。
【００５１】コンパレータ３１は、昇圧電圧Ｖｐを抵抗
器３４、３５で分圧した電圧Ｖｐ２と基準電圧ＶREFと
を比較し、Ｖｐ２＞ＶREFであればイネーブル信号とし
てＨレベルを出力し、Ｖｐ２＜ＶREFであればＬレベル
を出力する。
器３４、３５で分圧した電圧Ｖｐ２と基準電圧ＶREFと
を比較し、Ｖｐ２＞ＶREFであればイネーブル信号とし
てＨレベルを出力し、Ｖｐ２＜ＶREFであればＬレベル
を出力する。
【００５２】リングオシレータ３２は、クロック発振回
路を備え、イネーブル信号がＨレベルのときにクロック
信号をチャージポンプ３３に供給し、Ｌレベルのときは
発振を停止してクロック信号の供給をストップする。
路を備え、イネーブル信号がＨレベルのときにクロック
信号をチャージポンプ３３に供給し、Ｌレベルのときは
発振を停止してクロック信号の供給をストップする。
【００５３】チャージポンプ３３は、クロック信号をも
とに倍圧整流を行い、昇圧された電圧Ｖｐを出力する。
昇圧電圧Ｖｐが所定の電圧より高くなるとリングオシレ
ータ３２の発振が停止するため徐々に昇圧電圧Ｖｐが低
下する。また、昇圧電圧Ｖｐが所定の電圧より低くなる
とリングオシレータ３２の発振が再開するため徐々に昇
圧電圧Ｖｐが上昇する。このようにして昇圧電圧Ｖｐは
所定の電圧に維持される。
とに倍圧整流を行い、昇圧された電圧Ｖｐを出力する。
昇圧電圧Ｖｐが所定の電圧より高くなるとリングオシレ
ータ３２の発振が停止するため徐々に昇圧電圧Ｖｐが低
下する。また、昇圧電圧Ｖｐが所定の電圧より低くなる
とリングオシレータ３２の発振が再開するため徐々に昇
圧電圧Ｖｐが上昇する。このようにして昇圧電圧Ｖｐは
所定の電圧に維持される。
【００５４】図５に示すように、昇圧電圧Ｖｐは半導体
集積回路の内部回路に供給されるとともに、基準電圧発
生回路３７と降圧電源回路３８に供給される。
集積回路の内部回路に供給されるとともに、基準電圧発
生回路３７と降圧電源回路３８に供給される。
【００５５】（第２実施例）次に、本発明の内部電圧発
生回路の第２実施例について、基準電圧発生回路を例に
して説明する。
生回路の第２実施例について、基準電圧発生回路を例に
して説明する。
【００５６】図６は本発明の内部電圧発生回路の第２実
施例の構成を示す図であり、基準電圧発生回路の一構成
例を示す回路図である。
施例の構成を示す図であり、基準電圧発生回路の一構成
例を示す回路図である。
【００５７】図６において、本実施例の基準電圧発生回
路は、第１実施例と同様に、図１１に示した従来の基準
電圧発生回路のうち、出力トランジスタ１１をＰチャネ
ルＭＯＳＦＥＴからＮチャネルＭＯＳＦＥＴに変更し、
差動増幅回路１２に昇圧電圧Ｖｐを供給する構成であ
る。
路は、第１実施例と同様に、図１１に示した従来の基準
電圧発生回路のうち、出力トランジスタ１１をＰチャネ
ルＭＯＳＦＥＴからＮチャネルＭＯＳＦＥＴに変更し、
差動増幅回路１２に昇圧電圧Ｖｐを供給する構成であ
る。
【００５８】また、比較電圧ＶRを差動増幅回路１２の
非反転入力端子１７に入力し、出力トランジスタ１１を
介して出力される基準電圧ＶREFをトリミング抵抗Ｒ
１、Ｒ２によって分圧し、分圧した電圧を差動増幅回路
１２の反転入力端子１６に帰還している。
非反転入力端子１７に入力し、出力トランジスタ１１を
介して出力される基準電圧ＶREFをトリミング抵抗Ｒ
１、Ｒ２によって分圧し、分圧した電圧を差動増幅回路
１２の反転入力端子１６に帰還している。
【００５９】さらに、位相補償用コンデンサ１４は差動
増幅回路１２の出力接点であるノードＡと接地電位間に
設けている。
増幅回路１２の出力接点であるノードＡと接地電位間に
設けている。
【００６０】なお、昇圧電源回路３０を、図５に示した
ように基準電圧ＶREFから昇圧電圧Ｖｐを生成する構成
とした場合、昇圧電源回路３０は基準電圧発生回路３７
の出力である基準電圧ＶREFをもとに昇圧電圧Ｖｐを生
成し、基準電圧発生回路３７は昇圧電源回路３０の出力
である昇圧電圧Ｖｐをもとに基準電圧ＶREFを生成す
る。このため、基準電圧ＶREF及び昇圧電圧Ｖｐは外部
電源電圧ＶCCを供給しても出力されないことになる。し
たがって、本実施例の基準電圧発生回路３７には、電源
オン時に基準電圧発生回路を立ち上げるための立上げ回
路２０を備えている。
ように基準電圧ＶREFから昇圧電圧Ｖｐを生成する構成
とした場合、昇圧電源回路３０は基準電圧発生回路３７
の出力である基準電圧ＶREFをもとに昇圧電圧Ｖｐを生
成し、基準電圧発生回路３７は昇圧電源回路３０の出力
である昇圧電圧Ｖｐをもとに基準電圧ＶREFを生成す
る。このため、基準電圧ＶREF及び昇圧電圧Ｖｐは外部
電源電圧ＶCCを供給しても出力されないことになる。し
たがって、本実施例の基準電圧発生回路３７には、電源
オン時に基準電圧発生回路を立ち上げるための立上げ回
路２０を備えている。
【００６１】立上げ回路２０は、従来の降圧電源回路と
同様に、外部電源電圧ＶCCが供給される、ＰチャネルＭ
ＯＳＦＥＴから成る出力トランジスタ２１と、外部電源
電圧ＶCCが供給され、出力トランジスタ２１のゲート電
圧を制御するための制御電圧を出力する差動増幅回路２
２とを有し、差動増幅回路２２の反転入力端子２６に比
較電圧ＶRが入力され、非反転入力端子２７にトリミン
グ抵抗Ｒ１、Ｒ２によって分圧された電圧が帰還される
構成である。
同様に、外部電源電圧ＶCCが供給される、ＰチャネルＭ
ＯＳＦＥＴから成る出力トランジスタ２１と、外部電源
電圧ＶCCが供給され、出力トランジスタ２１のゲート電
圧を制御するための制御電圧を出力する差動増幅回路２
２とを有し、差動増幅回路２２の反転入力端子２６に比
較電圧ＶRが入力され、非反転入力端子２７にトリミン
グ抵抗Ｒ１、Ｒ２によって分圧された電圧が帰還される
構成である。
【００６２】立上げ回路２０の反転入力端子２６及び非
反転入力端子２７に接続される２つのトランジスタ（Ｎ
チャネルＭＯＳＦＥＴ）は異なったトランジスタサイズ
で形成され、差動増幅回路２２には入力オフセット電圧
ＶOFを持つようにしてある。すなわち、図６に示した立
上げ回路２０は、非反転入力端子２７に帰還される電圧
が反転入力端子２６に入力される比較電圧ＶRよりも少
し低い（０．１Ｖ程度）電圧になるように動作する。そ
の他の構成については従来と同様であるため、その説明
は省略する。
反転入力端子２７に接続される２つのトランジスタ（Ｎ
チャネルＭＯＳＦＥＴ）は異なったトランジスタサイズ
で形成され、差動増幅回路２２には入力オフセット電圧
ＶOFを持つようにしてある。すなわち、図６に示した立
上げ回路２０は、非反転入力端子２７に帰還される電圧
が反転入力端子２６に入力される比較電圧ＶRよりも少
し低い（０．１Ｖ程度）電圧になるように動作する。そ
の他の構成については従来と同様であるため、その説明
は省略する。
【００６３】このような構成において、差動増幅回路１
２の反転入力端子１６には、基準電圧ＶREFをトリミン
グ抵抗Ｒ１、Ｒ２によって分圧した電圧が帰還され、出
力トランジスタ１１からは、下記式（２）に示すように
非反転入力端子１７に入力される比較電圧ＶRとトリミ
ング抵抗Ｒ１、Ｒ２の抵抗比で決まる基準電圧ＶREFが
出力される。
２の反転入力端子１６には、基準電圧ＶREFをトリミン
グ抵抗Ｒ１、Ｒ２によって分圧した電圧が帰還され、出
力トランジスタ１１からは、下記式（２）に示すように
非反転入力端子１７に入力される比較電圧ＶRとトリミ
ング抵抗Ｒ１、Ｒ２の抵抗比で決まる基準電圧ＶREFが
出力される。
【００６４】 ＶREF＝ＶR×（Ｒ１＋Ｒ２）／Ｒ２…（２） ところで、図６に示すトリミング抵抗Ｒ１、Ｒ２には寄
生容量が在るため、その利得Ｇ03は、出力トランジスタ
１１のカットオフ周波数ωP2よりもさらに低いカットオ
フ周波数ωP3を有する周波数特性になる。
生容量が在るため、その利得Ｇ03は、出力トランジスタ
１１のカットオフ周波数ωP2よりもさらに低いカットオ
フ周波数ωP3を有する周波数特性になる。
【００６５】したがって、出力トランジスタ１１をＮチ
ャネルＭＯＳＦＥＴに変更して利得Ｇ02を下げても、図
７のボード線図に示すように、差動増幅器１２（利得Ｇ
01）と出力トランジスタ１１（利得Ｇ02）とトリミング
抵抗Ｒ１、Ｒ２（利得Ｇ03）の総合利得Ｇ01＋Ｇ02＋Ｇ
03は、トリミング抵抗Ｒ１、Ｒ２の周波数特性による位
相の遅れのために位相余裕Δφがなくなり、基準電圧発
生回路が発振する可能性がある。
ャネルＭＯＳＦＥＴに変更して利得Ｇ02を下げても、図
７のボード線図に示すように、差動増幅器１２（利得Ｇ
01）と出力トランジスタ１１（利得Ｇ02）とトリミング
抵抗Ｒ１、Ｒ２（利得Ｇ03）の総合利得Ｇ01＋Ｇ02＋Ｇ
03は、トリミング抵抗Ｒ１、Ｒ２の周波数特性による位
相の遅れのために位相余裕Δφがなくなり、基準電圧発
生回路が発振する可能性がある。
【００６６】そこで、本実施例では差動増幅回路１２の
出力（ノードＡ）と接地電位間に位相補償用コンデンサ
１４を設け、差動増幅回路１２のカットオフ周波数ωP1
を低くしている。
出力（ノードＡ）と接地電位間に位相補償用コンデンサ
１４を設け、差動増幅回路１２のカットオフ周波数ωP1
を低くしている。
【００６７】また、差動増幅回路１２の電流源に流す電
流を減らし、応答速度を遅くして差動増幅回路１２のカ
ットオフ周波数ωP1を低くしている。これは、基準電圧
発生回路の負荷電流の変動が少なく、かつ駆動能力に比
べて負荷抵抗が十分に小さいため、降圧電源回路のよう
に差動増幅回路１２を高速に動作させる必要がないため
である。
流を減らし、応答速度を遅くして差動増幅回路１２のカ
ットオフ周波数ωP1を低くしている。これは、基準電圧
発生回路の負荷電流の変動が少なく、かつ駆動能力に比
べて負荷抵抗が十分に小さいため、降圧電源回路のよう
に差動増幅回路１２を高速に動作させる必要がないため
である。
【００６８】このとき、差動増幅器１２（利得Ｇ01）と
出力トランジスタ１１（利得Ｇ02）とトリミング抵抗Ｒ
１、Ｒ２（利得Ｇ03）の総合利得Ｇ01＋Ｇ02＋Ｇ03は、
図８のボード線図に示すようになり、位相余裕Δφが大
きくなる。
出力トランジスタ１１（利得Ｇ02）とトリミング抵抗Ｒ
１、Ｒ２（利得Ｇ03）の総合利得Ｇ01＋Ｇ02＋Ｇ03は、
図８のボード線図に示すようになり、位相余裕Δφが大
きくなる。
【００６９】したがって、位相補償用コンデンサ１４の
容量を小さくすることができるため、素子のレイアウト
面積を小さくすることができる。また、差動増幅回路１
２の電流源に流す電流を低減しているため、基準電圧発
生回路の消費電流を少なくすることができる。
容量を小さくすることができるため、素子のレイアウト
面積を小さくすることができる。また、差動増幅回路１
２の電流源に流す電流を低減しているため、基準電圧発
生回路の消費電流を少なくすることができる。
【００７０】一方、立上げ回路２０は、外部電源オン時
に出力の電圧を（ＶR−ＶOF）×（Ｒ１＋Ｒ２）／Ｒ２
まで上昇させる。このとき、基準電圧ＶREFを利用して
生成される昇圧電圧Ｖｐもある程度まで上昇するため、
差動増幅回路１２が動作するようになり、出力電圧も所
定の電圧（基準電圧ＶREF）まで上昇する。但し、立上
げ回路２０は位相補償用コンデンサを有していないため
に位相余裕Δφがなく、図９に示すように立上げ時に発
振する。なお、図９は外部電源電圧ＶCC＝３．７Ｖ、比
較電圧ＶR＝１．３Ｖ、昇圧電圧Ｖｐ＝４．０Ｖとした
ときのシミュレーション結果である。
に出力の電圧を（ＶR−ＶOF）×（Ｒ１＋Ｒ２）／Ｒ２
まで上昇させる。このとき、基準電圧ＶREFを利用して
生成される昇圧電圧Ｖｐもある程度まで上昇するため、
差動増幅回路１２が動作するようになり、出力電圧も所
定の電圧（基準電圧ＶREF）まで上昇する。但し、立上
げ回路２０は位相補償用コンデンサを有していないため
に位相余裕Δφがなく、図９に示すように立上げ時に発
振する。なお、図９は外部電源電圧ＶCC＝３．７Ｖ、比
較電圧ＶR＝１．３Ｖ、昇圧電圧Ｖｐ＝４．０Ｖとした
ときのシミュレーション結果である。
【００７１】出力電圧が所定の電圧に到達すれば立上げ
回路２０の差動増幅回路２２の非反転入力端子２７（ノ
ードＤ）に帰還される電圧は比較電圧ＶRと等しくな
る。
回路２０の差動増幅回路２２の非反転入力端子２７（ノ
ードＤ）に帰還される電圧は比較電圧ＶRと等しくな
る。
【００７２】このとき、差動増幅回路２２には入力オフ
セット電圧ＶOFが設けられているため、差動増幅器２２
の出力接点（ノードＣ）の電圧が正の方向に振り切れて
電源電圧ＶCCとほぼ等しくなり、出力トランジスタ２１
がオフするため立上げ回路２０の発振が完全に停止す
る。このような発振を停止する手段を備えていれば、立
上げ回路２０が立上げ時に発振しても問題ないため、立
上げ回路２０の差動増幅回路２２の電流源に流す電流を
少なくすることができる。
セット電圧ＶOFが設けられているため、差動増幅器２２
の出力接点（ノードＣ）の電圧が正の方向に振り切れて
電源電圧ＶCCとほぼ等しくなり、出力トランジスタ２１
がオフするため立上げ回路２０の発振が完全に停止す
る。このような発振を停止する手段を備えていれば、立
上げ回路２０が立上げ時に発振しても問題ないため、立
上げ回路２０の差動増幅回路２２の電流源に流す電流を
少なくすることができる。
【００７３】従来のように出力トランジスタにＰチャネ
ルＭＯＳＦＥＴを用いた構成では、発振を抑制するため
に基準電圧発生回路の差動増幅回路の電流源に大きな電
流を流し（例えば、１０μＡ程度）、差動増幅回路の応
答速度を上げていた。
ルＭＯＳＦＥＴを用いた構成では、発振を抑制するため
に基準電圧発生回路の差動増幅回路の電流源に大きな電
流を流し（例えば、１０μＡ程度）、差動増幅回路の応
答速度を上げていた。
【００７４】一方、本実施例の基準電圧発生回路では、
上述したように２つの差動増幅回路１２、２２に流す電
流をそれぞれ減らすことが可能であり、例えば、１μＡ
以下に設定することができる。したがって、回路の構成
要素が従来より増加しても基準電圧発生回路全体の消費
電流を低減することができる。
上述したように２つの差動増幅回路１２、２２に流す電
流をそれぞれ減らすことが可能であり、例えば、１μＡ
以下に設定することができる。したがって、回路の構成
要素が従来より増加しても基準電圧発生回路全体の消費
電流を低減することができる。
【００７５】また、基準電圧発生回路を構成する差動増
幅回路の出力トランジスタは、駆動能力がさほど要求さ
れないので、小形のトランジスタで構成でき、立上げ回
路２０を設けても、それほどレイアウト面積を増加させ
ることがない。
幅回路の出力トランジスタは、駆動能力がさほど要求さ
れないので、小形のトランジスタで構成でき、立上げ回
路２０を設けても、それほどレイアウト面積を増加させ
ることがない。
【００７６】なお、本実施例では立上げ回路２０の発振
を停止させる手段として、差動増幅回路２２に入力オフ
セット電圧ＶOFを持たせる構成を示したが、例えば、立
上げ回路２０の出力を外部電源オン時から所定の時間経
過後に切断する構成にしてもよく、所定の電圧に達した
ら切断する構成にしてもよい。
を停止させる手段として、差動増幅回路２２に入力オフ
セット電圧ＶOFを持たせる構成を示したが、例えば、立
上げ回路２０の出力を外部電源オン時から所定の時間経
過後に切断する構成にしてもよく、所定の電圧に達した
ら切断する構成にしてもよい。
【００７７】ところで、上記各実施例と同様に、降圧電
源回路の出力トランジスタにＮチャネルＭＯＳＦＥＴを
用いた構成は特開平７−３０３３４号公報に記載されて
いる。しかしながら、特開平７−３０３３４号公報に記
載された降圧電源回路では、出力トランジスタにＰチャ
ンルＭＯＳＦＥＴだけでなくＮチャンネルＭＯＳＦＥＴ
を用いても構成できることを示したに過ぎず、発振を防
止するための位相補償用コンデンサについては何も検討
されていない。また、差動増幅回路に供給する電源電圧
と出力トランジスタに供給する電源電圧とが同じ外部電
源電圧ＶCCであるため、上述したように出力電圧ＶINT
の値が制限されてしまう。
源回路の出力トランジスタにＮチャネルＭＯＳＦＥＴを
用いた構成は特開平７−３０３３４号公報に記載されて
いる。しかしながら、特開平７−３０３３４号公報に記
載された降圧電源回路では、出力トランジスタにＰチャ
ンルＭＯＳＦＥＴだけでなくＮチャンネルＭＯＳＦＥＴ
を用いても構成できることを示したに過ぎず、発振を防
止するための位相補償用コンデンサについては何も検討
されていない。また、差動増幅回路に供給する電源電圧
と出力トランジスタに供給する電源電圧とが同じ外部電
源電圧ＶCCであるため、上述したように出力電圧ＶINT
の値が制限されてしまう。
【００７８】この様子を図４（ｂ）に示す。同図から解
るように、外部電源電圧ＶCCが十分に高いときはＮチャ
ネルＭＯＳＦＥＴである出力トランジスタを介して基準
電圧ＶREF相当の出力電圧ＶINTを出力することができ
る。しかしながら、外部電源電圧ＶCCが（ＶREF＋ＶT）
より低くなると、出力電圧ＶINTは外部電源電圧ＶCCよ
り出力トランジスタのしきい値ＶTだけ低い電圧を出力
する。この結果、半導体集積回路の動作電源電圧範囲が
本願発明より狭くなる。
るように、外部電源電圧ＶCCが十分に高いときはＮチャ
ネルＭＯＳＦＥＴである出力トランジスタを介して基準
電圧ＶREF相当の出力電圧ＶINTを出力することができ
る。しかしながら、外部電源電圧ＶCCが（ＶREF＋ＶT）
より低くなると、出力電圧ＶINTは外部電源電圧ＶCCよ
り出力トランジスタのしきい値ＶTだけ低い電圧を出力
する。この結果、半導体集積回路の動作電源電圧範囲が
本願発明より狭くなる。
【００７９】以上の説明では、正の電圧を生成する内部
電圧発生回路を例に説明したが、本発明は負電圧を生成
する内部電圧発生回路にも適用できる。
電圧発生回路を例に説明したが、本発明は負電圧を生成
する内部電圧発生回路にも適用できる。
【００８０】また、基準電圧発生回路３７の出力を基準
電圧ＶREFとして降圧電源回路３８に供給し、降圧電源
回路３８で内部電圧ＶINTを生成する例を示したが、基
準電圧発生回路３７の出力トランジスタのサイズを大き
くして駆動能力を上げることで、その出力である基準電
圧ＶREFを内部電圧ＶINTとして供給するようにしてもよ
い。
電圧ＶREFとして降圧電源回路３８に供給し、降圧電源
回路３８で内部電圧ＶINTを生成する例を示したが、基
準電圧発生回路３７の出力トランジスタのサイズを大き
くして駆動能力を上げることで、その出力である基準電
圧ＶREFを内部電圧ＶINTとして供給するようにしてもよ
い。
【００８１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００８２】出力トランジスタにＮチャネルＭＯＳＦＥ
Ｔを用いることで、位相補償用コンデンサによる位相遅
れ量を少なくしても発振を防止することが可能になり、
位相補償用コンデンサの容量を小さくすることができる
ため、素子のレイアウト面積を小さくすることができ
る。
Ｔを用いることで、位相補償用コンデンサによる位相遅
れ量を少なくしても発振を防止することが可能になり、
位相補償用コンデンサの容量を小さくすることができる
ため、素子のレイアウト面積を小さくすることができ
る。
【００８３】特に、内部回路に対して基準電圧を供給す
る構成の場合、差動増幅器に流す電流を減らすことで、
差動増幅器のカットオフ周波数を低く設定することがで
きるため、総合利得が０ｄＢとなる周波数を従来よりも
低くすることができる。したがって、位相補償用コンデ
ンサによる位相遅れ量を少なくしても発振を防止できる
ようになり、位相補償用コンデンサの容量を小さくする
ことができるため、素子のレイアウト面積を小さくする
ことができる。
る構成の場合、差動増幅器に流す電流を減らすことで、
差動増幅器のカットオフ周波数を低く設定することがで
きるため、総合利得が０ｄＢとなる周波数を従来よりも
低くすることができる。したがって、位相補償用コンデ
ンサによる位相遅れ量を少なくしても発振を防止できる
ようになり、位相補償用コンデンサの容量を小さくする
ことができるため、素子のレイアウト面積を小さくする
ことができる。
【００８４】また、この場合、差動増幅回路に流す電流
を減らすことができるため、内部電圧発生回路の消費電
流が低減する。
を減らすことができるため、内部電圧発生回路の消費電
流が低減する。
【図１】本発明の内部電圧発生回路の第１実施例の構成
を示す図であり、降圧電源回路の一構成例を示す回路図
である。
を示す図であり、降圧電源回路の一構成例を示す回路図
である。
【図２】図１に示した降圧電源回路の周波数特性を示す
図であり、位相補償用コンデンサの容量を従来と同様に
した場合の様子を示すボード線図である。
図であり、位相補償用コンデンサの容量を従来と同様に
した場合の様子を示すボード線図である。
【図３】図１に示した降圧電源回路の周波数特性を示す
図であり、位相余裕を従来と同様にした場合の様子を示
すボード線図である。
図であり、位相余裕を従来と同様にした場合の様子を示
すボード線図である。
【図４】降圧電源回路の外部電源電圧変動に対する出力
電圧変動の様子を示す図であり、同図（ａ）は図１に示
した降圧電源回路の出力電圧変動の様子を示すグラフ、
同図（ｂ）は従来の降圧電源回路の出力電圧変動の様子
を示すグラフである。
電圧変動の様子を示す図であり、同図（ａ）は図１に示
した降圧電源回路の出力電圧変動の様子を示すグラフ、
同図（ｂ）は従来の降圧電源回路の出力電圧変動の様子
を示すグラフである。
【図５】図１に示した降圧電源回路に供給する昇圧電圧
を発生する昇圧電源回路の一構成例を示すブロック図で
ある。
を発生する昇圧電源回路の一構成例を示すブロック図で
ある。
【図６】本発明の内部電圧発生回路の第２実施例の構成
を示す図であり、基準電圧発生回路の一構成例を示す回
路図である。
を示す図であり、基準電圧発生回路の一構成例を示す回
路図である。
【図７】図６に示した基準電圧発生回路の周波数特性を
示す図であり、位相補償用コンデンサの位置及び差動増
幅回路の周波数特性を従来と同様にした場合の様子を示
すボード線図である。
示す図であり、位相補償用コンデンサの位置及び差動増
幅回路の周波数特性を従来と同様にした場合の様子を示
すボード線図である。
【図８】図６に示した基準電圧発生回路の周波数特性を
示す図であり、位相補償用コンデンサの位置及び差動増
幅回路の周波数特性を変更した後の様子を示すボード線
図である。
示す図であり、位相補償用コンデンサの位置及び差動増
幅回路の周波数特性を変更した後の様子を示すボード線
図である。
【図９】図６に示した基準電圧発生回路の立ち上がり時
の要部動作波形を示すグラフである。
の要部動作波形を示すグラフである。
【図１０】従来の内部電圧発生回路の構成を示す図であ
り、降圧電源回路の構成を示す回路図である。
り、降圧電源回路の構成を示す回路図である。
【図１１】図１０に示した基準電圧発生回路の構成を示
す回路図である。
す回路図である。
【図１２】図１１に示した差動増幅回路の反転入力端子
に入力する比較電圧の発生回路の一構成例を示す回路図
である。
に入力する比較電圧の発生回路の一構成例を示す回路図
である。
【図１３】図１０に示した降圧電源回路の入力出力信号
波形を示す図であり、入力信号が低周波数の場合の様子
を示す波形図である。
波形を示す図であり、入力信号が低周波数の場合の様子
を示す波形図である。
【図１４】図１０に示した降圧電源回路の入力出力信号
波形を示す図であり、入力信号が高周波数の場合の様子
を示す波形図である。
波形を示す図であり、入力信号が高周波数の場合の様子
を示す波形図である。
【図１５】図１０に示した降圧電源回路の周波数特性を
示すボード線図である。
示すボード線図である。
１、１１、２１ 出力トランジスタ ２、１２、２２ 差動増幅回路 ３ 基準電圧発生回路 ４、１４ 位相補償用コンデンサ ５ 電流源 ６、１６、２６ 反転入力端子 ７、１７、２７ 非反転入力端子 ３０ 昇圧電源回路 ３１ コンパレータ ３２ リングオシレータ ３３ チャージポンプ ３４、３５ 抵抗器 ３６ 比較電圧発生回路 ３７ 基準電圧発生回路 ３８ 降圧電源回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 1/56 310 H03F 3/45
Claims (9)
- 【請求項１】 外部から供給される外部電源電圧よりも
高い昇圧電圧を出力する昇圧電源回路を備えた半導体集
積回路の内部回路に所定の電圧を供給するための内部電
圧発生回路であって、 前記外部電源電圧が供給され、前記内部回路に前記外部
電源電圧よりも低い降圧電圧を供給する、ソースが前記
内部回路に接続されたＮチャネルＭＯＳＦＥＴから成る
出力トランジスタと、 所定の一定電圧である基準電圧を出力する基準電圧発生
回路と、 前記基準電圧が非反転入力端子に入力され、前記降圧電
圧が反転入力端子に帰還され、前記基準電圧と前記降圧
電圧とが一致するように前記出力トランジスタのゲート
に制御電圧を出力する、前記昇圧電圧が供給される差動
増幅回路と、 前記出力トランジスタ及び前記差動増幅回路を含む帰還
ループの発振を防止するための位相補償用コンデンサ
と、 を有する内部電圧発生回路。 - 【請求項２】 前記位相補償用コンデンサは、 前記出力トランジスタの出力接点と接地電位間に挿入さ
れる請求項１記載の内部電圧発生回路。 - 【請求項３】 外部から供給される外部電源電圧よりも
高い昇圧電圧を出力する昇圧電源回路を備えた半導体集
積回路の内部回路に所定の電圧を供給するための内部電
圧発生回路であって、 前記外部電源電圧が供給され、前記所定の電圧を生成す
るための基準電圧を前記内部回路に対して供給するため
の、ＮチャネルＭＯＳＦＥＴから成る出力トランジスタ
と、 所定の一定電圧である比較電圧を出力する比較電圧発生
回路と、 前記基準電圧を所望の比で分圧する分圧回路と、 前記比較電圧が非反転入力端子に入力され、前記分圧回
路の出力電圧が反転入力端子に帰還され、前記比較電圧
と前記分圧回路の出力電圧とが一致するように前記出力
トランジスタのゲートに制御電圧を出力する、前記昇圧
電圧が供給される差動増幅回路と、 前記出力トランジスタ、前記分圧回路、及び前記差動増
幅回路を含む帰還ループの発振を防止するための位相補
償用コンデンサと、を有する内部電圧発生回路。 - 【請求項４】 前記位相補償用コンデンサは、 前記差動増幅回路の出力接点と接地電位間に挿入される
請求項３記載の内部電圧発生回路。 - 【請求項５】 前記差動増幅器は、 流す電流を減らすことで、前記帰還ループが発振しない
程度にカットオフ周波数が低く設定された請求項３また
は４記載の内部電圧発生回路。 - 【請求項６】 前記外部電源電圧が供給され、前記基準
電圧を出力するための、ＰチャネルＭＯＳＦＥＴから成
る第２の出力トランジスタと、 前記比較電圧が反転入力端子に入力され、前記分圧回路
の出力電圧が非反転入力端子に帰還され、前記比較電圧
と前記分圧回路の出力電圧とを比較して前記第２の出力
トランジスタのゲートに制御電圧を出力する、前記外部
電源電圧が供給される第２の差動増幅回路と、 前記第２の出力トランジスタ及び前記第２の差動増幅回
路から成る第２の帰還ループの発振を停止するための発
振停止手段と、を備えた立上げ回路をさらに有する請求
項３乃至５のいずれか１項記載の内部電圧発生回路。 - 【請求項７】 前記発振停止手段は、 前記比較電圧が入力される第１のトランジスタ、及び前
記分圧回路の出力電圧が入力される第２のトランジスタ
のトランジスタサイズを変えることで、前記第２の差動
増幅回路に入力オフセット電圧を持たせた構成である請
求項６記載の内部電圧発生回路。 - 【請求項８】 前記出力トランジスタは、 低しきい値電圧である請求項１乃至７のいずれか１項記
載の内部電圧発生回路。 - 【請求項９】 前記昇圧電源回路は、 前記基準電圧を利用して前記昇圧電圧を生成する請求項
１乃至８のいずれか１項記載の内部電圧発生回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316325A JP3120795B2 (ja) | 1998-11-06 | 1998-11-06 | 内部電圧発生回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316325A JP3120795B2 (ja) | 1998-11-06 | 1998-11-06 | 内部電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148263A JP2000148263A (ja) | 2000-05-26 |
| JP3120795B2 true JP3120795B2 (ja) | 2000-12-25 |
Family
ID=18075883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10316325A Expired - Fee Related JP3120795B2 (ja) | 1998-11-06 | 1998-11-06 | 内部電圧発生回路 |
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| Country | Link |
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| JP (1) | JP3120795B2 (ja) |
| KR (1) | KR100381832B1 (ja) |
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