JP3239581B2 - 半導体集積回路の製造方法及び半導体集積回路 - Google Patents

半導体集積回路の製造方法及び半導体集積回路

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JP3239581B2
JP3239581B2 JP00707494A JP707494A JP3239581B2 JP 3239581 B2 JP3239581 B2 JP 3239581B2 JP 00707494 A JP00707494 A JP 00707494A JP 707494 A JP707494 A JP 707494A JP 3239581 B2 JP3239581 B2 JP 3239581B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、外部から供給される電
源電圧を降圧する降圧回路を内蔵して構成される半導体
集積回路の製造方法及び降圧回路を内蔵して構成される
半導体集積回路に関する。
【０００２】たとえば、ＤＲＡＭ（dynamic random acc
ess memory）や、ＳＲＡＭ（staticrandom access memo
ry）などのＭＯＳメモリにおいては、集積度の向上を図
るために、集積化するＭＯＳトランジスタの微細化が進
められてきた。
【０００３】このＭＯＳトランジスタの微細化に伴い、
ＭＯＳトランジスタのゲート絶縁膜の薄膜化が進んだた
め、このゲート絶縁膜にかかる電界を緩和し、信頼性を
確保するために、電源電圧を下げる必要が生じてきた。
【０００４】また、このＭＯＳトランジスタの微細化に
伴い、ＭＯＳトランジスタのチャネル長も短くなり、短
チャネル効果が顕在化し、ＭＯＳトランジスタのしきい
値電圧の異常化が懸念されることとなったため、この点
からしても、電源電圧の降下が必要となった。
【０００５】しかし、ＭＯＳメモリを取り巻く環境に
は、電源電圧の降下を必要としない半導体集積回路が存
在するため、ＭＯＳメモリ内にシステムの電源電圧を降
下するための降圧回路を設けることが必要となった。
【０００６】なお、降圧回路を内蔵する場合には、信頼
性の確保や、短チャネル効果の緩和という効果のほか
に、内部回路の電源電圧は外部電源電圧よりも低くなる
ことから、消費電力の低減化を図ることができるという
効果も得ることができる。
【０００７】また、降圧回路を定電圧回路で構成する場
合には、内部回路の電源電圧を外部電源電圧に依存させ
ないようにすることができるので、外部電源電圧の変動
による特性のバラツキがなくなるという効果も得ること
ができる。
【０００８】
【従来の技術】従来、ＤＲＡＭとして、図３２に示すよ
うな降圧回路を内蔵してなるものが知られている。
【０００９】図中、１はレギュレータ・トランジスタを
なすエンハンスメント形のｐＭＯＳトランジスタ、２は
ｐＭＯＳトランジスタ１のゲート電圧を制御する差動増
幅回路である。
【００１０】また、ＶＣＣは外部から供給される外部電
源電圧，Ｖrefは内部で生成される基準電圧、Ｖintは降
圧電圧であり、この降圧電圧Ｖintは所定の内部回路に
供給される。
【００１１】この降圧回路においては、差動増幅回路２
の正相入力端子２に基準電圧Ｖrefを入力し、逆相入力
端子に降圧電圧Ｖintを入力するようにしているので、
降圧電圧Ｖintは、その電圧値が基準電圧Ｖrefと同一と
なるように制御される。
【００１２】ここに、ＤＲＡＭを必要とするシステムの
動作環境は、日々、変化しており、ＤＲＡＭにとっては
外部電源電圧ＶＣＣであるシステムの電源電圧を、５Ｖ
から３〜３.３Ｖにするシステムが開発されている。
【００１３】このため、ＤＲＡＭにおいては、外部電
源電圧ＶＣＣが５Ｖの場合の降圧電圧Ｖintを３〜３.３
Ｖとし、外部電源電圧ＶＣＣが３〜３.３Ｖの場合に
は、メタル・オプション又はヒューズ・オプションによ
ってｐＭＯＳトランジスタ１を駆動させないようにし、
外部電源電圧ＶＣＣを降圧せずに使用するという対応
や、基準電圧Ｖrefを３Ｖ以下に設定し、外部電源電
圧ＶＣＣが５Ｖの場合のみならず、外部電源電圧ＶＣＣ
が３〜３.３Ｖの場合にも、外部電源電圧ＶＣＣを降圧
するという対応が行われている。
【００１４】
【発明が解決しようとする課題】しかし、外部電源電圧
ＶＣＣが３〜３.３Ｖの場合、これを降圧しないように
する場合には、電源マージンを±１０％とすると、内部
回路は２.７〜３.６Ｖで動作することになり、電源電圧
に依存性のある動作速度及び消費電流にバラツキが発生
してしまうという問題点がある。
【００１５】これに対して、基準電圧Ｖrefを、たとえ
ば、３.０Ｖに設定し、外部電源電圧ＶＣＣが５Ｖの場
合のみならず、３〜３.３Ｖの場合にも、外部電源電圧
ＶＣＣを降圧する場合には、動作速度及び消費電流のバ
ラツキを抑えることができる。
【００１６】ところが、このようにする場合には、図３
３にｐＭＯＳトランジスタ１の静特性を示すように、ｐ
ＭＯＳトランジスタ１のソース・ドレイン間電圧が、外
部電源電圧ＶＣＣが５Ｖの場合と３〜３.３Ｖの場合と
で大きく異なってしまう。
【００１７】このため、外部電源電圧ＶＣＣが３〜３.
３Ｖの場合の電流供給能力は、外部電源電圧ＶＣＣが５
Ｖの場合よりも大幅に劣ってしまい、外部電源電圧ＶＣ
Ｃが３〜３.３Ｖの場合には、動作速度が劣ってしまう
と共に、内部電源電圧の変動値が大きくなってしまうと
いう問題点があった。
【００１８】本発明は、かかる点に鑑み、外部電源電圧
の推移期にあって、製造工程において、電圧値の異なる
２種の外部電源電圧に対応することができ、これら電圧
値の異なる２種の外部電源電圧のいずれを使用する仕様
とする場合においても、同一ないし略同一の電流供給能
力を有し、動作速度及び内部電源電圧の安定性を図るこ
とができる降圧回路を簡単に作り分けることができるよ
うにした半導体集積回路の製造方法を提供することを第
１の目的とする。
【００１９】また、本発明は、外部電源電圧の推移期に
あって、電圧値の異なる２種の外部電源電圧のいずれの
電源電圧を使用する場合においても、同一ないし略同一
の電流供給能力を発揮し、動作速度及び内部電源電圧の
安定性を図ることができる降圧回路を内蔵してなるワイ
ドレンジ品としての半導体集積回路を提供することを第
２の目的とする。
【００２０】
【課題を解決するための手段】本発明による半導体集積
回路の製造方法は、第１の被制御電極同士を接続され、
外部から供給される外部電源電圧が第２の被制御電極に
供給される場合には、制御電極の電圧を制御されること
により、外部電源電圧を降圧してなる降圧電圧を第１の
被制御電極に得ることができる第１、第２のトランジス
タを形成する工程と、外部電源電圧が第１の電圧値を有
するシステムで使用する場合には、第１のトランジスタ
が駆動し、第２のトランジスタは駆動しないようにし、
外部電源電圧が第１の電圧値より低い第２の電圧値を有
するシステムで使用する場合には、第１、第２のトラン
ジスタが駆動するようにする工程とを含めて半導体集積
回路を製造するというものである。
【００２１】本発明による半導体集積回路は、第１の被
制御電極同士を接続され、外部から供給される外部電源
電圧が第２の被制御電極に供給される場合には、制御電
極の電圧を制御されることにより、外部電源電圧を降圧
してなる降圧電圧を第１の被制御電極に得ることができ
る第１、第２のトランジスタを有してなる降圧回路と、
外部電源電圧が第１の電圧値を有するものであるか、第
１の電圧よりも低電圧の第２の電圧値を有するものであ
るかを判定し、外部電源電圧が第１の電圧値を有するも
のである場合には、第１のトランジスタを駆動させ、第
２のトランジスタを駆動させないようにし、外部電源電
圧が前記第２の電圧値を有するものである場合には、第
１、第２のトランジスタを駆動させるように降圧回路を
制御する降圧回路制御回路とを設けて構成される。
【００２２】
【作用】本発明による半導体集積回路の製造方法によれ
ば、外部電源電圧が第１の電圧値を有するシステムで使
用する場合には、第１のトランジスタが駆動し、第２の
トランジスタは駆動しないように構成され、外部電源電
圧が第１の電圧値より低い第２の電圧値を有するシステ
ムで使用する場合には、第１、第２のトランジスタが駆
動するように構成される。
【００２３】したがって、第１、第２のトランジスタの
チャネル幅を適度な幅に形成することにより、外部電源
電圧が第１の電圧値である場合に、第１のトランジスタ
に流れる電流と、外部電源電圧が第２の電圧値である場
合に、第１、第２のトランジスタに流れる電流とを同一
ないし略同一にすることができる。
【００２４】ここに、本発明による半導体集積回路の製
造方法においては、第１、第２のトランジスタを形成し
ておき、その上で、外部電源電圧が第１の電圧値を有す
るシステムで使用する場合には、構成上、第１のトラン
ジスタが駆動し、第２のトランジスタは駆動しないよう
にすれば足り、外部電源電圧が第１の電圧値より低い第
２の電圧値を有するシステムで使用する場合には、構成
上、第１、第２のトランジスタが駆動するようにすれば
足りる。
【００２５】したがって、本発明による半導体集積回路
の製造方法によれば、降圧回路を内蔵してなる半導体集
積回路に関し、外部電源電圧の推移期にあって、製造工
程において、電圧値の異なる２種の外部電源電圧に対応
することができ、これら電圧値の異なる２種の外部電源
電圧のいずれを使用する仕様とする場合においても、同
一ないし略同一の電流供給能力を有し、動作速度及び内
部電源電圧の安定性を図ることができる降圧回路を効率
良く作り分けることができる。
【００２６】また、本発明による半導体集積回路は、外
部電源電圧が第１の電圧値を有する場合には、第１のト
ランジスタが駆動し、第２のトランジスタは駆動しない
ように構成され、外部電源電圧が第１の電圧値より低い
第２の電圧値を有する場合には、第１、第２のトランジ
スタが駆動するように構成されている。
【００２７】したがって、第１、第２のトランジスタの
チャネル幅を適度な幅に形成することにより、外部電源
電圧が第１の電圧値である場合に、第１のトランジスタ
に流れる電流と、外部電源電圧が第２の電圧値である場
合に、第１、第２のトランジスタに流れる電流の合計値
とを同一ないし略同一にすることができる。
【００２８】即ち、本発明による半導体集積回路によれ
ば、外部電源電圧の推移期にあって、電圧値の異なる２
種の外部電源電圧のいずれの電源電圧を使用する場合に
おいても、同一ないし略同値の電流供給能力を発揮し、
動作速度及び内部電源電圧の安定性を図ることができる
降圧回路を内蔵してなるワイドレンジ品を得ることがで
きる。
【００２９】
【実施例】以下、図１〜図３１を参照して、本発明によ
る半導体集積回路の製造方法の第１実施例〜第４実施例
及び本発明による半導体集積回路の第１実施例〜第３実
施例について、ＤＲＡＭに適用した場合を例にして説明
する。
【００３０】本発明による半導体集積回路の製造方法の
第１実施例・・図１〜図１０図１〜図１０は本発明によ
る半導体集積回路の製造方法の第１実施例を説明するた
めの図である。
【００３１】ここに、図１〜図３は降圧回路の部分の形
成工程を示しており、本実施例は、降圧回路の部分以外
の部分については、従来同様に形成するというものであ
る。
【００３２】これに対して、降圧回路の部分について
は、ＶＣＣ電源配線形成工程前までに、図１に示すよう
に、レギュレータ・トランジスタをなすドレイン同士を
接続されたエンハンスメント形のｐＭＯＳトランジスタ
３、４と、これらｐＭＯＳトランジスタ３、４のゲート
電圧を制御するレギュレータ・トランジスタ・ゲート電
圧制御回路５のうち、ＶＣＣ電源配線を除く部分を形成
しておく。
【００３３】そして、外部電源電圧ＶＣＣが５Ｖのシス
テムに使用する場合には、５Ｖ品用のＶＣＣ電源配線形
成用のマスクを使用し、図２に示すように、ＶＣＣ電源
配線６を形成し、ｐＭＯＳトランジスタ３のソースをＶ
ＣＣ電源配線６に接続し、ｐＭＯＳトランジスタ４のソ
ースをＶＣＣ電源配線６に接続しないようにする。
【００３４】これに対して、外部電源電圧ＶＣＣが３.
３Ｖのシステムに使用する場合には、３.３Ｖ品用のＶ
ＣＣ電源配線形成用のマスクを使用し、図３に示すよう
に、ＶＣＣ電源配線６を形成し、ｐＭＯＳトランジスタ
３、４のソースをＶＣＣ電源配線６に接続するようにす
る。
【００３５】なお、レギュレータ・トランジスタ・ゲー
ト電圧制御回路５は、ｐＭＯＳトランジスタ３又はｐＭ
ＯＳトランジスタ３、４をデジタル制御するように構成
することもできるし、ｐＭＯＳトランジスタ３又はｐＭ
ＯＳトランジスタ３、４をアナログ制御するように構成
することもできる。
【００３６】ここに、レギュレータ・トランジスタ・ゲ
ート電圧制御回路５をｐＭＯＳトランジスタ３又はｐＭ
ＯＳトランジスタ３、４をデジタル制御するように構成
する場合には、図２に示す降圧回路は、図４に示すよう
に構成され、図３に示す降圧回路は、図５に示すように
構成される。
【００３７】これら図４、図５において、７は降圧電圧
Ｖintを低電圧側にレベルシフトするレベルシフタ、８
は基準電圧Ｖref１を低電圧側にレベルシフトするレベ
ルシフタ、９はレベルシフタ７、８の出力を差動増幅す
る差動増幅回路である。
【００３８】また、差動増幅回路９において、１０、１
１は負荷をなすカレントミラー回路を構成するエンハン
スメント形のｐＭＯＳトランジスタ、１２、１３は駆動
用のトランジスタであるエンハンスメント形のｎＭＯＳ
トランジスタ、１４は定電流源をなすｎＭＯＳトランジ
スタであり、このｎＭＯＳトランジスタ１４は、差動増
幅回路活性化信号ＥＮによりＯＮ（導通）、ＯＦＦ（非
導通）が制御される。
【００３９】また、１５、１６は差動増幅回路９の出
力、即ち、ｎＭＯＳトランジスタ１２のドレイン電圧を
波形整形するインバータであり、図４例の場合は、イン
バータ１６の出力によってｐＭＯＳトランジスタ３のゲ
ート電圧が制御され、図５例の場合には、インバータ１
６の出力によってｐＭＯＳトランジスタ３、４のゲート
電圧が制御される。
【００４０】また、レベルシフタ７、８は、外部電源電
圧ＶＣＣが３.３Ｖの場合に、差動増幅回路９のゲイン
を確保することができるようにするために設けるもので
あるが、これらレベルシフタ７、８は、例えば、図６、
図７又は図８に示すように構成することができる。
【００４１】図６において、１７、１８はエンハンスメ
ント形のｐＭＯＳトランジスタ、１９、２０はキャパシ
タ、２１、２２は抵抗、図７において、２３、２４はエ
ンハンスメント形のｎＭＯＳトランジスタ、２５、２６
はキャパシタ、２７、２８は抵抗、図８において、２９
〜３２は抵抗、３３、３４はキャパシタである。
【００４２】なお、図６におけるキャパシタ１９、２
０、図７におけるキャパシタ２５、２６、図８における
キャパシタ３３、３４は、位相補償用のキャパシタであ
る。
【００４３】ここに、図４に示す降圧回路においては、
降圧電圧Ｖintが基準電圧Ｖref１よりも高くなると、ｎ
ＭＯＳトランジスタ１２のドレイン電圧が上昇し、イン
バータ１５の出力＝Ｌレベル、インバータ１６の出力＝
Ｈレベルとなり、ｐＭＯＳトランジスタ３＝ＯＦＦとさ
れ、降圧電圧Ｖintが降下する状態とされる。
【００４４】そして、降圧電圧Ｖintが基準電圧Ｖref１
よりも低くなると、ｎＭＯＳトランジスタ１２のドレイ
ン電圧が降下し、インバータ１５の出力＝Ｈレベル、イ
ンバータ１６の出力＝Ｌレベルとなり、ｐＭＯＳトラン
ジスタ３＝ＯＮとされ、降圧電圧Ｖintが上昇する状態
とされる。
【００４５】このように、この図４に示す降圧回路にお
いては、ｐＭＯＳトランジスタ３のドレインに得られる
降圧電圧Ｖintは、レギュレータ・トランジスタ・ゲー
ト電圧制御回路５にフィードバックされ、このレギュレ
ータ・トランジスタ・ゲート電圧制御回路５によってｐ
ＭＯＳトランジスタ３がスイッチング制御されることに
より一定電圧に制御される。
【００４６】また、図５に示す降圧回路においては、降
圧電圧Ｖintが基準電圧Ｖref１よりも高くなると、ｎＭ
ＯＳトランジスタ１２のドレイン電圧が上昇し、インバ
ータ１５の出力＝Ｌレベル、インバータ１６の出力＝Ｈ
レベルとなり、ｐＭＯＳトランジスタ３＝ＯＦＦ、ｐＭ
ＯＳトランジスタ４＝ＯＦＦとされ、降圧電圧Ｖintが
降下する状態とされる。
【００４７】そして、降圧電圧Ｖintが基準電圧Ｖref１
よりも低くなると、ｎＭＯＳトランジスタ１２のドレイ
ン電圧が下降し、インバータ１５の出力＝Ｈレベル、イ
ンバータ１６の出力＝Ｌレベルとなり、ｐＭＯＳトラン
ジスタ３＝ＯＮ、ｐＭＯＳトランジスタ４＝ＯＮとさ
れ、降圧電圧Ｖintが上昇する状態とされる。
【００４８】このように、この図５に示す降圧回路にお
いては、ｐＭＯＳトランジスタ３、４のドレインに得ら
れる降圧電圧Ｖintは、レギュレータ・トランジスタ・
ゲート電圧制御回路５にフィードバックされ、このレギ
ュレータ・トランジスタ・ゲート電圧制御回路５によっ
てｐＭＯＳトランジスタ３、４がスイッチング制御され
ることにより一定電圧に制御される。
【００４９】ここに、レギュレータ・トランジスタ・ゲ
ート電圧制御回路５をｐＭＯＳトランジスタ３又はｐＭ
ＯＳトランジスタ３、４をアナログ制御するように構成
する場合には、図２に示す降圧回路は、図９に示すよう
に構成され、図３に示す降圧回路は、図１０に示すよう
に構成される。
【００５０】即ち、この場合、レギュレータ・トランジ
スタ・ゲート電圧制御回路５は、図４、図５に示すイン
バータ１５、１６を削除し、図９例の場合には、ｎＭＯ
Ｓトランジスタ１２のドレインをｐＭＯＳトランジスタ
３のゲートに接続し、図１０例の場合には、ｎＭＯＳト
ランジスタ１２のドレインをｐＭＯＳトランジスタ３、
４のゲートに接続して構成される。
【００５１】ここに、図９に示す降圧回路においては、
降圧電圧Ｖintが基準電圧Ｖref１よりも高くなると、ｎ
ＭＯＳトランジスタ１２のドレイン電圧が上昇し、ｐＭ
ＯＳトランジスタ３のオン抵抗が高くされ、降圧電圧Ｖ
intが降下する状態とされる。
【００５２】そして、降圧電圧Ｖintが基準電圧Ｖref１
よりも低くなると、ｎＭＯＳトランジスタ１２のドレイ
ン電圧が下降し、ｐＭＯＳトランジスタ３のオン抵抗が
低くされ、降圧電圧Ｖintが上昇する状態とされる。
【００５３】このように、この図９に示す降圧回路にお
いては、ｐＭＯＳトランジスタ３のドレインに得られる
降圧電圧Ｖintは、レギュレータ・トランジスタ・ゲー
ト電圧制御回路５にフィードバックされ、このレギュレ
ータ・トランジスタ・ゲート電圧制御回路５によってｐ
ＭＯＳトランジスタ３のオン抵抗が制御されることによ
り一定電圧に制御される。
【００５４】また、図１０に示す降圧回路においては、
降圧電圧Ｖintが基準電圧Ｖref１よりも高くなると、ｎ
ＭＯＳトランジスタ１２のドレイン電圧が上昇し、ｐＭ
ＯＳトランジスタ３、４のオン抵抗が高くされ、降圧電
圧Ｖintが降下する状態とされる。
【００５５】そして、降圧電圧Ｖintが基準電圧Ｖref１
よりも低くなると、ｎＭＯＳトランジスタ１２のドレイ
ン電圧が下降し、ｐＭＯＳトランジスタ３、４のオン抵
抗が低くされ、降圧電圧Ｖintが上昇する状態とされ
る。
【００５６】このように、この図１０に示す降圧回路に
おいては、ｐＭＯＳトランジスタ３、４のドレインに得
られる降圧電圧Ｖintは、レギュレータ・トランジスタ
・ゲート電圧制御回路５にフィードバックされ、このレ
ギュレータ・トランジスタ・ゲート電圧制御回路５によ
ってｐＭＯＳトランジスタ３、４のオン抵抗が制御され
ることにより一定電圧に制御される。
【００５７】ここに、例えば、降圧電圧Ｖint＝３Ｖと
する場合において、外部電源電圧ＶＣＣ＝５Ｖの場合、
ｐＭＯＳトランジスタ３のゲート電圧をインバータ１６
で接地電圧ＶＳＳまでプルダウンさせた場合、ｐＭＯＳ
トランジスタ３のソース・ドレイン間電圧ＶＳＤ＝５−
３＝２Ｖ、ソース・ゲート間電圧ＶＳＧ＝ＶＣＣ−ＶＳ
Ｓ＝５−０＝５Ｖとなる。
【００５８】これに対して、外部電源電圧ＶＣＣ＝３.
３Ｖの場合、ｐＭＯＳトランジスタ３、４のゲート電圧
をインバータ１６で接地電圧ＶＳＳまでプルダウンさせ
た場合、ｐＭＯＳトランジスタ３、４のソース・ドレイ
ン間電圧ＶＳＤ＝３.３−３＝０.３Ｖ、ソース・ゲート
間電圧ＶＳＧ＝ＶＣＣ−ＶＳＳ＝３.３−０＝３.３Ｖと
なる。
【００５９】ここに、ｐＭＯＳトランジスタのソース・
ドレイン間電流ＩＳＤは、ＩＳＤ＝Ｋ（Ｗ／Ｌ）［２
（ＶＳＧ−ＶＴＨＰ）ＶＳＤ−ＶＳＤ2］で求めること
ができる。但し、Ｗはチャネル幅、Ｌはチャネル長であ
る。
【００６０】そこで、ｐＭＯＳトランジスタ３のチャネ
ル幅をＷ3、チャネル長をＬAとし、ｐＭＯＳトランジス
タ４のチャネル幅をＷ4、チャネル長をＬAとすれば、外
部電源電圧ＶＣＣ＝５Ｖの場合、ＶＴＨＰ＝０.５Ｖと
すると、ｐＭＯＳトランジスタ３のソース・ドレイン間
電流ＩＳＤ5Vは、ＩＳＤ5V＝Ｋ（Ｗ3／ＬA）［２（５−
０.５）２−２2］＝１４ＫＷ3／ＬAとなる。
【００６１】これに対して、外部電源電圧ＶＣＣ＝３.
３Ｖの場合、ｐＭＯＳトランジスタ３、４が動作するの
で、ｐＭＯＳトランジスタ３、４の合計のソース・ドレ
イン間電流ＩＳＤ3.3Vは、ＩＳＤ3.3V＝Ｋ［（Ｗ3＋
Ｗ4）／ＬA］×［２（３.３−０.５）０.3−0.３2］＝
１.５９Ｋ（Ｗ3＋Ｗ4）／ＬAとなる。
【００６２】そこで、ＩＳＤ5V＝ＩＳＤ3.3Vとすると、
Ｗ3／Ｗ4＝１／７.８となるので、ｐＭＯＳトランジス
タ４のチャネル幅Ｗ4をｐＭＯＳトランジスタ３のチャ
ネル幅Ｗ3の７.８倍とすることにより、外部電源電圧Ｖ
ＣＣが５Ｖの場合であっても、３.３Ｖの場合であって
も、降圧回路の内部回路に対する電流供給能力を同一と
することができる。
【００６３】ここに、本実施例においては、３.３Ｖ品
とするのに必要なｐＭＯＳトランジスタ３、４を形成し
ておき、その上で、５Ｖ品とするか、３.３Ｖ品とする
かを、ＶＣＣ電源配線６の形成の仕方、いわゆるメタル
・オプションにより行うとしている。
【００６４】したがって、本実施例によれば、降圧回路
を内蔵してなるＤＲＡＭに関し、製造工程において、外
部電源電圧ＶＣＣ＝５Ｖの場合においても、外部電源電
圧ＶＣＣ＝３.３Ｖの場合においても対応することがで
き、これら電圧値の異なる２種の外部電源電圧ＶＣＣの
いずれを使用する仕様とする場合においても、同一ない
し略同一の電流供給能力を有し、動作速度及び内部電源
電圧の安定性を図ることができる降圧回路を効率良く作
り分けることができる。
【００６５】なお、降圧電圧出力側に数１００〜１００
０ｐＦ程度の巨大容量を接続する場合、この巨大容量
を、ｐＭＯＳトランジスタ３又はｐＭＯＳトランジスタ
３、４をデジタル制御する場合には、降圧電圧Ｖintの
バンプを抑える安定化容量として働かせ、ｐＭＯＳトラ
ンジスタ３又はｐＭＯＳトランジスタ３、４をアナログ
制御する場合には、位相補償容量として働かせることが
できる。
【００６６】また、この巨大容量は、ｐＭＯＳトランジ
スタ３又はｐＭＯＳトランジスタ３、４をデジタル制御
する場合においても、アナログ制御する場合において
も、センスアンプ、デコーダ等が動作した時のピーク電
流を抑える働きをする。
【００６７】本発明による半導体集積回路の製造方法の
第２実施例・・図１１、図１２図１１、図１２は本発明
による半導体集積回路の製造方法の第２実施例を説明す
るための図である。
【００６８】ここに、図１１、図１２は降圧回路の部分
の形成工程を示しており、本実施例も、降圧回路の部分
以外の部分については、従来同様に形成するというもの
である。
【００６９】これに対して、降圧回路の部分について
は、ＶＣＣ電源配線６を形成した時点で、図１１に示す
ように、レギュレータ・トランジスタをなすエンハンス
メント形のｐＭＯＳトランジスタ３、４と、ｐＭＯＳト
ランジスタ３、４のゲート電圧を制御するレギュレータ
・トランジスタ・ゲート電圧制御回路５と、ヒューズ３
６とからなる降圧回路が形成されているようにする。
【００７０】なお、レギュレータ・トランジスタ・ゲー
ト電圧制御回路５は、前述したように、図４（図５）又
は図９（図１０）に示すように構成される。
【００７１】そして、外部電源電圧ＶＣＣが５Ｖのシス
テムに使用する場合には、図１２に示すように、ヒュー
ズ３６を切断し、レギュレータ・トランジスタとして、
ｐＭＯＳトランジスタ３のみが駆動されるようにする。
【００７２】これに対して、外部電源電圧ＶＣＣが３.
３Ｖのシステムに使用する場合には、ヒューズ３６を切
断せず、図１１に示す状態、即ち、レギュレータ・トラ
ンジスタとして、ｐＭＯＳトランジスタ３、４が駆動さ
れるようにする。
【００７３】このようにする場合において、前述したよ
うに、ｐＭＯＳトランジスタ４のチャネル幅Ｗ4をｐＭ
ＯＳトランジスタ３のチャネル幅Ｗ3の７.８倍とするこ
とにより、外部電源電圧ＶＣＣが５Ｖの場合であって
も、３.３Ｖの場合であっても、降圧回路の内部回路に
対する電流供給能力を同一とすることができる。
【００７４】ここに、本実施例においては、３.３Ｖ品
とするのに必要なｐＭＯＳトランジスタ３、４を形成し
ておき、その上で、５Ｖ品とするか、３.３Ｖ品とする
かを、ヒューズ３６を切断するか否かにより、即ち、ヒ
ューズ・オプションにより行うとしている。
【００７５】したがって、本実施例によれば、降圧回路
を内蔵してなるＤＲＡＭに関し、製造工程において、外
部電源電圧ＶＣＣ＝５Ｖの場合においても、外部電源電
圧ＶＣＣ＝３.３Ｖの場合においても対応することがで
き、これら電圧値の異なる２種の外部電源電圧ＶＣＣの
いずれを使用する仕様とする場合においても、同一ない
し略同一の電流供給能力を有し、動作速度及び内部電源
電圧の安定性を図ることができる降圧回路を効率良く作
り分けることができる。
【００７６】本発明による半導体集積回路の製造方法の
第３実施例・・図１３〜図１５図１３〜図１５は本発明
による半導体集積回路の製造方法の第３実施例を説明す
るための図である。
【００７７】ここに、図１３〜図１５は降圧回路の部分
の形成工程を示しており、本実施例も、降圧回路の部分
以外の部分については、従来同様に形成するというもの
である。
【００７８】これに対して、降圧回路の部分について
は、ＶＣＣ電源配線６を形成した時点で、図１３に示す
ように、レギュレータ・トランジスタをなすエンハンス
メント形のｐＭＯＳトランジスタ３、４と、レギュレー
タ・トランジスタ・ゲート電圧制御回路５と、ｐＭＯＳ
トランジスタ３７と、ヒューズ３８、３９とが形成され
ているようにする。
【００７９】そして、外部電源電圧ＶＣＣが５Ｖのシス
テムに使用する場合には、図１４に示すように、ヒュー
ズ３９を切断し、動作時、ｐＭＯＳトランジスタ３７が
オフ状態となるようにし、レギュレータ・トランジスタ
として、ｐＭＯＳトランジスタ３のみが駆動されるよう
にする。
【００８０】これに対して、外部電源電圧ＶＣＣが３.
３Ｖのシステムに使用する場合には、図１５に示すよう
に、ヒューズ３８を切断し、動作時、ｐＭＯＳトランジ
スタ３７がオン状態となるようにし、レギュレータ・ト
ランジスタとして、ｐＭＯＳトランジスタ３、４が駆動
されるようにする。
【００８１】このようにする場合において、前述したよ
うに、ｐＭＯＳトランジスタ４のチャネル幅Ｗ4をｐＭ
ＯＳトランジスタ３のチャネル幅Ｗ3の７.８倍とするこ
とにより、外部電源電圧ＶＣＣが５Ｖの場合であって
も、３.３Ｖの場合であっても、降圧回路の内部回路に
対する電流供給能力を同一とすることができる。
【００８２】ここに、本実施例においては、３.３Ｖと
するのに必要なｐＭＯＳトランジスタ３、４を形成して
おき、その上で、５Ｖ品とするか、３.３Ｖ品とするか
を、ヒューズ３６を切断するか否かにより、即ち、ヒュ
ーズ・オプションにより行うとしている。
【００８３】したがって、本実施例によれば、降圧回路
を内蔵してなるＤＲＡＭに関し、製造工程において、外
部電源電圧ＶＣＣ＝５Ｖの場合においても、外部電源電
圧ＶＣＣ＝３.３Ｖの場合においても対応することがで
き、これら電圧値の異なる２種の外部電源電圧ＶＣＣの
いずれを使用する仕様とする場合においても、同一ない
し略同一の電流供給能力を有し、動作速度及び内部電源
電圧の安定性を図ることができる降圧回路を効率良く作
り分けることができる。
【００８４】本発明による半導体集積回路の製造方法の
第４実施例・・図１６〜図１８図１６〜図１８は本発明
による半導体集積回路の製造方法の第４実施例を説明す
るための図である。
【００８５】ここに、図１６〜図１８は降圧回路の部分
の形成工程を示しており、本実施例も、降圧回路の部分
を除く部分については、従来同様に形成するというもの
である。
【００８６】これに対して、降圧回路の部分について
は、ＶＣＣ電源配線６を形成した時点で、図１６に示す
ように、レギュレータ・トランジスタをなすエンハンス
メント形のｐＭＯＳトランジスタ３、４と、レギュレー
タ・トランジスタ・ゲート電圧制御回路５と、ヒューズ
４０、４１と、インバータ４２、４３と、ＮＡＮＤ回路
４４とが形成されているようにする。
【００８７】ここに、本実施例においては、レギュレー
タ・トランジスタ・ゲート電圧制御回路５は、図４（図
５）に示すと同様にｐＭＯＳトランジスタ３、４をデジ
タル制御する構成とされている。
【００８８】また、ヒューズ４０は一端をＶＣＣ電源配
線６に接続され、ヒューズ４１は、一端をヒューズ４０
の他端に接続され、他端を接地されており、インバータ
４２、４３は縦列接続され、インバータ４２の入力端は
ヒューズ４０、４１の接続点に接続されている。
【００８９】また、ＮＡＮＤ回路４４は、一方の入力端
をインバータ１５の出力端に接続され、他方の入力端を
インバータ４３の出力端に接続され、出力端をｐＭＯＳ
トランジスタ４のゲートに接続されている。
【００９０】即ち、本実施例においては、ｐＭＯＳトラ
ンジスタ３はインバータ１６の出力によりゲート電圧を
制御され、ｐＭＯＳトランジスタ４はＮＡＮＤ回路４４
の出力によりゲート電圧を制御される構成とされてい
る。
【００９１】そこで、外部電源電圧ＶＣＣが５Ｖのシス
テムに使用する場合には、図１７に示すように、ヒュー
ズ４０を切断し、動作時、インバータ４２の入力端＝Ｌ
レベル、インバータ４２の出力＝Ｈレベル、インバータ
４３の出力＝Ｌレベル、ＮＡＮＤ回路４４の出力＝Ｈレ
ベル、ｐＭＯＳトランジスタ４がオフ状態となるように
し、レギュレータ・トランジスタとして、ｐＭＯＳトラ
ンジスタ３のみが動作するようにする。
【００９２】これに対して、外部電源電圧ＶＣＣが３.
３Ｖのシステムに使用する場合には、図１８に示すよう
に、ヒューズ４１を切断し、動作時、インバータ４２の
入力端＝Ｈレベル、インバータ４２の出力＝Ｌレベル、
インバータ４３の出力＝Ｈレベルとなり、ＮＡＮＤ回路
４４がインバータ１５の出力に対してインバータとして
動作するようにし、レギュレータ・トランジスタとし
て、ｐＭＯＳトランジスタ３、４が駆動されるようにす
る。
【００９３】このようにする場合において、前述したよ
うに、ｐＭＯＳトランジスタ４のチャネル幅Ｗ4をｐＭ
ＯＳトランジスタ３のチャネル幅Ｗ3の７.８倍とするこ
とにより、外部電源電圧ＶＣＣが５Ｖの場合であって
も、３.３Ｖの場合であっても、降圧回路の内部回路に
対する電流供給能力を同一とすることができる。
【００９４】ここに、本実施例においては、３.３Ｖ品
とするのに必要なｐＭＯＳトランジスタ３、４を形成し
ておき、その上で、５Ｖ品とするか、３.３Ｖ品とする
かを、ヒューズ３６を切断するか否かにより、即ち、ヒ
ューズ・オプションにより行うとしている。
【００９５】したがって、本実施例によれば、降圧回路
を内蔵してなるＤＲＡＭに関し、製造工程において、外
部電源電圧ＶＣＣ＝５Ｖの場合においても、外部電源電
圧ＶＣＣ＝３.３Ｖの場合においても対応することがで
き、これら電圧値の異なる２種の外部電源電圧ＶＣＣの
いずれを使用する仕様とする場合においても、同一ない
し略同一の電流供給能力を有し、動作速度及び内部電源
電圧の安定性を図ることができる降圧回路を効率良く作
り分けることができる。
【００９６】本発明による半導体集積回路の第１実施例
・・図１９〜図２３図１９は本発明による半導体集積回
路の第１実施例の要部を示しており、本実施例は、降圧
回路及び降圧回路制御回路の部分以外の部分について
は、従来同様に構成し、降圧回路の部分については、図
１９に示すように構成し、降圧回路制御回路の部分につ
いては、図２０に示すように構成するというものであ
る。
【００９７】図１９において、４５は降圧回路、４６は
外部電源電圧ＶＣＣの電圧値を判定し、外部電源電圧Ｖ
ＣＣが５Ｖの場合には、５Ｖ品として動作し、外部電源
電圧ＶＣＣが３.３Ｖの場合には、３.３Ｖ品として動作
するように、降圧回路４５を制御する降圧回路制御回路
である。
【００９８】ここに、降圧回路４５は、レギュレータ・
トランジスタをなすエンハンスメント形のｐＭＯＳトラ
ンジスタ３、４と、図４に示すと同様に構成されたレギ
ュレータ・トランジスタ・ゲート電圧制御回路５と、５
Ｖ品として使用される場合にはＯＦＦとされ、３.３Ｖ
品として使用される場合にはＯＮとされるエンハンスメ
ント形のｐＭＯＳトランジスタ３７とを設けて構成され
ている。
【００９９】また、降圧回路制御回路４６は、図２０に
示すように構成されており、４７は外部電源電圧ＶＣＣ
の電圧値を判定する外部電源電圧電圧値判定回路、４８
は外部電源電圧電圧値判定回路４７の判定結果をラッチ
するラッチ回路である。
【０１００】また、外部電源電圧電圧値判定回路４７に
おいて、４９は差動増幅回路であり５０〜５３はエンハ
ンスメント形のｐＭＯＳトランジスタ、５４〜５６はエ
ンハンスメント形のｎＭＯＳトランジスタ、Ｖref２は
基準電圧である。
【０１０１】また、５７、５８は外部電源電圧ＶＣＣを
分圧する抵抗、５９は抵抗５７、５８からなる分圧回路
の活性、非活性を制御するエンハンスメント形のｎＭＯ
Ｓトランジスタ、６０、６１はｎＭＯＳトランジスタ５
５のドレイン電圧の論理を判定するインバータである。
【０１０２】なお、基準電圧Ｖref２は、例えば、ＶＣ
Ｃ＝４Ｖの場合におけるｎＭＯＳトランジスタ５４のゲ
ート電圧＞Ｖref２＞ＶＣＣ＝３.６Ｖの場合におけるｎ
ＭＯＳトランジスタ５４のゲート電圧となるようにす
る。
【０１０３】また、ラッチ回路４８において、６２〜６
５はエンハンスメント形のｎＭＯＳトランジスタ、６６
はフリップフロップであり、６７、６８、６９はインバ
ータである。
【０１０４】また、ＳＴはｎＭＯＳトランジスタ５９、
５６をＯＮとして、外部電源電圧電圧値判定回路４７を
活性化し、外部電源電圧ＶＣＣの電圧値の判定を可能と
する外部電源電圧電圧値判定回路活性化信号であり、こ
の外部電源電圧電圧値判定回路活性化信号ＳＴは、図２
１に示す外部電源電圧電圧値判定回路活性化信号生成回
路により生成される。
【０１０５】図２１において、７０〜７７はエンハンス
メント形のｐＭＯＳトランジスタ、７８はエンハンスメ
ント形の長チャネルのｎＭＯＳトランジスタ、７９はイ
ンバータである。
【０１０６】この図２１に示す外部電源電圧電圧値判定
回路活性化信号生成回路においては、外部電源電圧ＶＣ
Ｃが投入されると、外部電源電圧ＶＣＣが８×｜ＶＴＨ
Ｐ｜（ｐＭＯＳトランジスタのスレッショルド電圧）と
なるまでは、ｎＭＯＳトランジスタ７８のドレイン電圧
＝Ｌレベルにあり、外部電源電圧ＶＣＣが８×｜ＶＴＨ
Ｐ｜を越えると、ｎＭＯＳトランジスタ７８のドレイン
電圧はＨレベルとなる。
【０１０７】例えば、｜ＶＴＨＰ｜＝０.５Ｖとする
と、外部電源電圧ＶＣＣが８×０.５＝４Ｖになるまで
は、ｎＭＯＳトランジスタ７８はＬレベルにあり、外部
電源電圧電圧値判定回路活性化信号ＳＴ＝Ｈレベルとな
る。
【０１０８】そして、外部電源電圧ＶＣＣが８×０.５
＝４Ｖを越えると、ｎＭＯＳトランジスタ７８のドレイ
ン電圧はＨレベルとなり、外部電源電圧電圧値判定回路
活性化信号ＳＴ＝Ｌレベルとなる。
【０１０９】ここに、電源電圧投入時、外部電源電圧電
圧値判定回路活性化信号ＳＴ＝Ｈレベルとされると、図
２２に示すように、ｎＭＯＳトランジスタ５９、５６＝
ＯＮ、ｐＭＯＳトランジスタ５２、５３＝ＯＦＦとさ
れ、差動増幅回路４９及び抵抗５７、５８からなる分圧
回路が活性化されると共に、ｎＭＯＳトランジスタ６
４、６５＝ＯＮとされる。
【０１１０】そこで、外部電源電圧ＶＣＣが、たとえ
ば、５Ｖの場合、ｎＭＯＳトランジスタ５４のゲート電
圧＞基準電圧Ｖref２となり、ｎＭＯＳトランジスタ５
４＝ＯＮ、ｎＭＯＳトランジスタ５５＝ＯＦＦとなる。
【０１１１】この結果、ｎＭＯＳトランジスタ５５のド
レイン電圧＝Ｈレベル、インバータ６０の出力＝Ｌレベ
ル、インバータ６１の出力＝Ｈレベル、インバータ６９
の出力＝Ｌレベルとなり、ｎＭＯＳトランジスタ６２＝
ＯＮ、ｎＭＯＳトランジスタ６３＝ＯＦＦ、インバータ
６７の入力端＝Ｌレベル、インバータ６７の出力端＝Ｈ
レベルとされる。
【０１１２】その後、外部電源電圧電圧値判定回路活性
化信号ＳＴ＝Ｌレベルとなるが、これにより、ｎＭＯＳ
トランジスタ５９、５６＝ＯＦＦ、ｐＭＯＳトランジス
タ５２、５３＝ＯＮとされ、差動増幅回路４９及び抵抗
５７、５８からなる分圧回路が非活性化されると共に、
ｎＭＯＳトランジスタ６４、６５＝ＯＦＦとされ、イン
バータ６７の入力端＝Ｌレベル、インバータ６７の出力
端＝Ｈレベルの状態が維持される。
【０１１３】この結果、降圧回路４５においては、ｐＭ
ＯＳトランジスタ３７＝ＯＦＦとされ、レギュレータ・
トランジスタとして、ｐＭＯＳトランジスタ３のみが動
作するようにされる。
【０１１４】これに対して、外部電源電圧ＶＣＣが、
３.３Ｖの場合、ｎＭＯＳトランジスタ５４のゲート電
圧＜基準電圧Ｖref２となり、図２３に示すように、ｎ
ＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳトランジス
タ５５＝ＯＮとなる。
【０１１５】この結果、ｎＭＯＳトランジスタ５５のド
レイン電圧＝Ｌレベル、インバータ６０の出力＝Ｈレベ
ル、インバータ６１の出力＝Ｌレベル、インバータ６９
の出力＝Ｈレベルとなり、ｎＭＯＳトランジスタ６２＝
ＯＦＦ、ｎＭＯＳトランジスタ６３＝ＯＮ、インバータ
６７の入力端＝Ｈレベル、インバータ６７の出力端＝Ｌ
レベルとされる。
【０１１６】したがって、降圧回路４５においては、ｐ
ＭＯＳトランジスタ３７＝ＯＮとされ、レギュレータ・
トランジスタとして、ｐＭＯＳトランジスタ３、４が動
作するようにされる。
【０１１７】この場合、前述したように、ｐＭＯＳトラ
ンジスタ４のチャネル幅Ｗ4をｐＭＯＳトランジスタ３
のチャネル幅Ｗ3の７.８倍とすることにより、外部電源
電圧ＶＣＣ＝５Ｖの場合であっても、外部電源電圧ＶＣ
Ｃ＝３.３Ｖの場合であっても、降圧回路４５の内部回
路に対する電流供給能力を同一ないし略同一とすること
ができ、動作速度及び内部電源電圧の安定性を図ること
ができる。
【０１１８】即ち、本実施例によれば、ＤＲＡＭに関
し、外部電源電圧ＶＣＣ＝５Ｖの場合であっても、外部
電源電圧ＶＣＣ＝３.３Ｖの場合であっても、動作速度
及び内部電源電圧の安定性を図ることができるワイドレ
ンジ品を得ることができる。
【０１１９】なお、本実施例においては、図２１に示す
外部電源電圧電圧値判定回路活性化信号生成回路を設け
るようにした場合について説明したが、このような外部
電源電圧電圧値判定回路活性化信号生成回路を設けるこ
となく、外部からｎＭＯＳトランジスタ５９、５６、６
４、６５及びｐＭＯＳトランジスタ５２、５３のＯＮ、
ＯＦＦを制御する信号を供給するようにしても良い。
【０１２０】この場合、外部電源電圧電圧値判定回路４
７の消費電力を低減化するため、５Ｖ品として使用する
場合であっても、３.３Ｖ品として使用する場合であっ
ても、電源電圧投入時のみ、Ｈレベルとし、その後は、
Ｌレベルとなる信号を供給することが望ましい。
【０１２１】本発明による半導体集積回路の第２実施例
・・図２４〜図２７図２４は本発明による半導体集積回
路の第２実施例の要部を示しており、降圧回路及び降圧
回路制御回路の部分以外の部分については、従来同様に
構成し、降圧回路の部分については、図２４に示すよう
に構成し、降圧回路制御回路については、図２５に示す
ように構成するというものである。
【０１２２】図２４において、８０は降圧回路、８１は
外部電源電圧ＶＣＣの電圧値を判定し、外部電源電圧Ｖ
ＣＣが５Ｖの場合には、５Ｖ品として動作し、外部電源
電圧ＶＣＣが３.３Ｖの場合には、３.３Ｖ品として動作
するように、降圧回路８０を制御する降圧回路制御回
路、８２はＮＡＮＤ回路である。
【０１２３】ここに、降圧回路８０は、レギュレータ・
トランジスタをなすエンハンスメント形のｐＭＯＳトラ
ンジスタ３、４と、図４に示すと同様に構成されたレギ
ュレータ・トランジスタ・ゲート電圧制御回路５とを設
けて構成されている。
【０１２４】また、降圧回路制御回路８１は、図２５に
示すように、図２０に示す降圧回路制御回路４６と同様
に構成されているが、本実施例においては、インバータ
６７の入力端がＮＡＮＤ回路８２の入力端子に接続され
ている。
【０１２５】ここに、電源電圧投入時、外部電源電圧電
圧値判定回路活性化信号ＳＴ＝Ｈレベルとされると、図
２６に示すように、ｎＭＯＳトランジスタ５９、５６＝
ＯＮ、ｐＭＯＳトランジスタ５２、５３＝ＯＦＦとさ
れ、差動増幅回路４９及び抵抗５７、５８からなる分圧
回路が活性化されると共に、ｎＭＯＳトランジスタ６
４、６５＝ＯＮとされる。
【０１２６】そこで、外部電源電圧ＶＣＣが、たとえ
ば、５Ｖの場合、ｎＭＯＳトランジスタ５４のゲート電
圧＞基準電圧Ｖref２となり、ｎＭＯＳトランジスタ５
４＝ＯＮ、ｎＭＯＳトランジスタ５５＝ＯＦＦとなる。
【０１２７】この結果、ｎＭＯＳトランジスタ５５のド
レイン電圧＝Ｈレベル、インバータ６０の出力＝Ｌレベ
ル、インバータ６１の出力＝Ｈレベル、インバータ６９
の出力＝Ｌレベルとなり、ｎＭＯＳトランジスタ６２＝
ＯＮ、ｎＭＯＳトランジスタ６３＝ＯＦＦ、インバータ
６７の入力端＝Ｌレベル、インバータ６７の出力端＝Ｈ
レベルとされる。
【０１２８】その後、外部電源電圧電圧値判定回路活性
化信号ＳＴ＝Ｌレベルとなるが、これにより、ｎＭＯＳ
トランジスタ５９、５６＝ＯＦＦ、ｐＭＯＳトランジス
タ５２、５３＝ＯＮとされ、差動増幅回路４９及び抵抗
５７、５８からなる分圧回路が非活性化されると共に、
ｎＭＯＳトランジスタ６４、６５＝ＯＦＦとされ、イン
バータ６７の入力端＝Ｌレベル、インバータ６７の出力
端＝Ｈレベルの状態が維持される。
【０１２９】この結果、ＮＡＮＤ回路８２の出力＝Ｈレ
ベルとなり、ｐＭＯＳトランジスタ４＝ＯＦＦとされ、
レギュレータ・トランジスタとして、ｐＭＯＳトランジ
スタ３のみが動作するようにされる。
【０１３０】これに対して、外部電源電圧ＶＣＣが、
３.３Ｖの場合、ｎＭＯＳトランジスタ５４のゲート電
圧＜基準電圧Ｖref２となり、図２７に示すように、ｎ
ＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳトランジス
タ５５＝ＯＮとなる。
【０１３１】この結果、ｎＭＯＳトランジスタ５５のド
レイン電圧＝Ｌレベル、インバータ６０の出力＝Ｈレベ
ル、インバータ６１の出力＝Ｌレベル、インバータ６９
の出力＝Ｈレベルとなり、ｎＭＯＳトランジスタ６２＝
ＯＦＦ、ｎＭＯＳトランジスタ６３＝ＯＮ、インバータ
６７の入力端＝Ｈレベル、インバータ６７の出力端＝Ｌ
レベルとされる。
【０１３２】したがって、ＮＡＮＤ回路８２は、インバ
ータ１５の出力に対してインバータとして動作し、レギ
ュレータ・トランジスタとして、ｐＭＯＳトランジスタ
３、４が動作するようにされる。
【０１３３】この場合、前述したように、ｐＭＯＳトラ
ンジスタ４のチャネル幅Ｗ4をｐＭＯＳトランジスタ３
のチャネル幅Ｗ3の７.８倍とすることにより、外部電源
電圧ＶＣＣ＝５Ｖの場合であっても、外部電源電圧ＶＣ
Ｃ＝３.３Ｖの場合であっても、降圧回路８０の内部回
路に対する電流供給能力を同一とすることができ、動作
速度及び内部電源電圧の安定性を図ることができる。
【０１３４】即ち、本実施例によれば、ＤＲＡＭに関
し、外部電源電圧ＶＣＣ＝５Ｖの場合であっても、外部
電源電圧ＶＣＣ＝３.３Ｖの場合であっても、動作速度
及び内部電源電圧の安定性を図ることができるワイドレ
ンジ品を得ることができる。
【０１３５】なお、本実施例においては、図２１に示す
外部電源電圧電圧値判定回路活性化信号生成回路を設け
るようにした場合について説明したが、このような外部
電源電圧電圧値判定回路活性化信号生成回路を設けるこ
となく、外部からｎＭＯＳトランジスタ５９、５６、６
４、６５及びｐＭＯＳトランジスタ５２、５３のＯＮ、
ＯＦＦを制御する信号を供給するようにしても良い。
【０１３６】この場合、外部電源電圧電圧値判定回路４
７の消費電力を低減化するため、５Ｖ品として使用する
場合であっても、３.３Ｖ品として使用する場合であっ
ても、電源電圧投入時のみ、Ｈレベルとし、その後は、
Ｌレベルとなる信号を供給することが望ましい。
【０１３７】本発明による半導体集積回路の第３実施例
・・図２８〜図３０図２８は本発明による半導体集積回
路の第３実施例の要部を示している。本実施例は、図２
４に示す降圧回路制御回路８１と回路構成の異なる降圧
回路制御回路８３を設け、その他については、図２４に
示すＤＲＡＭと同様に構成したものである。
【０１３８】ここに、降圧回路制御回路８３において、
８４はエンハンスメント形のｐＭＯＳトランジスタ、８
５は抵抗、８６はインバータ、Ｖref３は基準電圧であ
り、この基準電圧Ｖref３は、ＶＣＣ＝３〜３.3Ｖ、Ｖ
ＣＣ＝５Ｖで各々±１０％のマージンを考え、ＶＣＣ＝
３.６〜４.５の電圧で、レギュレータ・トランジスタの
切り換えが行われるように、３.６−｜ＶＴＨＰ｜＜Ｖr
ef３＜４.５−｜ＶＴＨＰ｜とされている。
【０１３９】ここに、外部電源電圧ＶＣＣ＝５Ｖの場
合、図２９に示すように、ｐＭＯＳトランジスタ８４＝
ＯＮで、ノード８７＝Ｈレベル、インバータ８６の出力
＝Ｌレベル、ＮＡＮＤ回路８２の出力＝Ｈレベルとな
り、ｐＭＯＳトランジスタ４＝ＯＦＦとされ、レギュレ
ータ・トランジスタとして、ｐＭＯＳトランジスタ３の
みが動作する状態とされる。
【０１４０】これに対して、外部電源電圧ＶＣＣ＝３.
３Ｖの場合、図３０に示すように、ｐＭＯＳトランジス
タ８４＝ＯＦＦで、ノード８７＝Ｌレベルとなり、ＮＡ
ＮＤ回路８２は、インバータ１５の出力に対してインバ
ータとして動作し、レギュレータ・トランジスタとし
て、ｐＭＯＳトランジスタ３、４が動作する状態とされ
る。
【０１４１】この場合、前述したように、ｐＭＯＳトラ
ンジスタ４のチャネル幅Ｗ4をｐＭＯＳトランジスタ３
のチャネル幅Ｗ3の７.８倍とすることにより、外部電源
電圧ＶＣＣ＝５Ｖの場合であっても、外部電源電圧ＶＣ
Ｃ＝３.３Ｖの場合であっても、降圧回路８０の内部回
路に対する電流供給能力を同一とすることができ、動作
速度及び内部電源電圧の安定性を図ることができる。
【０１４２】即ち、本実施例によれば、ＤＲＡＭに関
し、外部電源電圧ＶＣＣ＝５Ｖの場合であっても、外部
電源電圧ＶＣＣ＝３.３Ｖの場合であっても、動作速度
及び内部電源電圧の安定性を図ることができるワイドレ
ンジ品を得ることができる。
【０１４３】なお、本発明による半導体集積回路の製造
方法の第１実施例〜第４実施例により製造されるＤＲＡ
Ｍ又は本発明による半導体集積回路の第１実施例〜第３
実施例のＤＲＡＭは、図３１に示すように構成される。
【０１４４】図中、９１はＤＲＡＭ本体、９２は本発明
による半導体集積回路の製造方法の第１実施例、第２実
施例、第３実施例又は第４実施例により構成される降圧
回路あるいは本発明による半導体集積回路の第１実施
例、第２実施例又は第３実施例が設ける降圧回路であ
り、図では、１個の降圧回路９２を示しているが、実際
は、アクティブ時用の降圧回路と、スタンバイ時用の降
圧回路とが設けられる。
【０１４５】また、９３はメモリセルが配列されてなる
メモリセルアレイ、９４はアドレス信号を取り込むアド
レスバッファ、９５はアドレスバッファ９４に取り込ま
れた行アドレス信号をプリデコードするプリデコーダ、
９６はプリデコーダ９５から出力されるプリデコード信
号をデコードしてワード線の選択を行う行アドレスデコ
ーダである。
【０１４６】また、９７はアドレスバッファ９４に取り
込まれた列アドレス信号をデコードして列（コラム）の
選択を行うための列選択信号を出力する列アドレスデコ
ーダである。
【０１４７】また、９８は列アドレスデコーダ９７から
出力される列選択信号に基づいて列の選択を行うＩ／Ｏ
ゲート及びメモリセルアレイ９３から読み出されたデー
タを増幅するセンスアンプ（Ｓ／Ａ）である。
【０１４８】また、９９は出力データのラッチ及び入力
データのラッチを行うデータ入出力バッファ、１００は
外部から供給される書込み制御信号／ＷＥに基づいてデ
ータ入出力バッファ９９を制御する読出し・書込み判定
回路である。
【０１４９】また、１０１は外部から供給される行アド
レス・ストローブ信号／ＲＡＳを取り込み、アドレスバ
ッファ９４、行アドレスデコーダ９６等を制御するクロ
ック信号を出力するクロック発生回路である。
【０１５０】また、１０２は外部から供給される列アド
レス・ストローブ信号／ＣＡＳを取り込み、アドレスバ
ッファ９４、列アドレスデコーダ９７等を制御するクロ
ック信号を出力するクロック発生回路である。
【０１５１】また、１０３はクロック発生回路１０１か
ら出力されるクロック信号及び列アドレス・ストローブ
信号／ＣＡＳに基づいてリフレッシュ・モードを判定す
るモード判定回路、１０４はモード判定回路１０３に制
御され、リフレッシュ・モードに必要なアドレスを出力
するリフレッシュ・カウンタである。
【０１５２】なお、クロック発生回路１０１は、降圧回
路９２に対して差動増幅回路活性化信号ＥＮを供給する
ように構成され、また、特に、本発明による半導体集積
回路の第１実施例及び第２実施例の場合には、その内部
に図２１に示す外部電源電圧電圧値判定回路活性化信号
生成回路を内蔵し、外部電源電圧電圧値判定回路活性化
信号ＳＴを降圧回路９２に供給するように構成される。
【０１５３】
【発明の効果】以上のように、本発明による半導体集積
回路の製造方法によれば、降圧回路を内蔵してなる半導
体集積回路に関し、外部電源電圧の推移期にあって、製
造工程において、電圧値の異なる２種の外部電源電圧に
対応することができ、これら電圧値の異なる２種の外部
電源電圧のいずれを使用する仕様とする場合において
も、同一ないし略同一の電流供給能力を有し、動作速度
及び内部電源電圧の安定性を図ることができる降圧回路
を効率良く作り分けることができる。
【０１５４】また、本発明による半導体集積回路によれ
ば、外部電源電圧の推移期にあって、電圧値の異なる２
種の外部電源電圧のいずれの電源電圧を使用する場合に
おいても、同一ないし略同一の電流供給能力を発揮し、
動作速度及び内部電源電圧の安定性を図ることができる
降圧回路を内蔵してなるワイドレンジ品を得ることがで
きる。
【図面の簡単な説明】
【図１】本発明による半導体集積回路の製造方法の第１
実施例を説明するための回路図である。
【図２】本発明による半導体集積回路の製造方法の第１
実施例を説明するための回路図である。
【図３】本発明による半導体集積回路の製造方法の第１
実施例を説明するための回路図である。
【図４】本発明による半導体集積回路の製造方法の第１
実施例により製造されるＤＲＡＭを５Ｖ品とし、かつ、
レギュレータ・トランジスタをデジタル制御する場合に
内蔵される降圧回路を示す回路図である。
【図５】本発明による半導体集積回路の製造方法の第１
実施例により製造されるＤＲＡＭを３.３Ｖ品とし、か
つ、レギュレータ・トランジスタをデジタル制御する場
合に内蔵される降圧回路を示す回路図である。
【図６】本発明による半導体集積回路の製造方法の第１
実施例により製造されるＤＲＡＭが内蔵する降圧回路が
設けているレベルシフタの第１の構成例を示す回路図で
ある。
【図７】本発明による半導体集積回路の製造方法の第１
実施例により製造されるＤＲＡＭが内蔵する降圧回路が
設けているレベルシフタの第２の構成例を示す回路図で
ある。
【図８】本発明による半導体集積回路の製造方法の第１
実施例により製造されるＤＲＡＭが内蔵する降圧回路が
設けているレベルシフタの第３の構成例を示す回路図で
ある。
【図９】本発明による半導体集積回路の製造方法の第１
実施例により製造されるＤＲＡＭを５Ｖ品とし、かつ、
レギュレータ・トランジスタをアナログ制御する場合に
内蔵される降圧回路を示す回路図である。
【図１０】本発明による半導体集積回路の製造方法の第
１実施例により製造されるＤＲＡＭを３.３Ｖ品とし、
かつ、レギュレータ・トランジスタをアナログ制御する
場合に内蔵される降圧回路を示す回路図である。
【図１１】本発明による半導体集積回路の製造方法の第
２実施例を説明するための回路図である。
【図１２】本発明による半導体集積回路の製造方法の第
２実施例を説明するための回路図である。
【図１３】本発明による半導体集積回路の製造方法の第
３実施例を説明するための回路図である。
【図１４】本発明による半導体集積回路の製造方法の第
３実施例を説明するための回路図である。
【図１５】本発明による半導体集積回路の製造方法の第
３実施例を説明するための回路図である。
【図１６】本発明による半導体集積回路の製造方法の第
４実施例を説明するための回路図である。
【図１７】本発明による半導体集積回路の製造方法の第
４実施例を説明するための回路図である。
【図１８】本発明による半導体集積回路の製造方法の第
４実施例を説明するための回路図である。
【図１９】本発明による半導体集積回路の第１実施例の
要部を示す回路図である。
【図２０】本発明による半導体集積回路の第１実施例が
設けている降圧回路制御回路を示す回路図である。
【図２１】本発明による半導体集積回路の第１実施例が
設けている外部電源電圧電圧値判定回路活性化信号生成
回路を示す回路図である。
【図２２】本発明による半導体集積回路の第１実施例が
設けている降圧回路制御回路の動作を示す回路図であ
る。
【図２３】本発明による半導体集積回路の第１実施例が
設けている降圧回路制御回路の動作を示す回路図であ
る。
【図２４】本発明による半導体集積回路の第２実施例の
要部を示す回路図である。
【図２５】本発明による半導体集積回路の第２実施例が
設けている降圧回路制御回路を示す回路図である。
【図２６】本発明による半導体集積回路の第２実施例が
設けている降圧回路制御回路の動作を示す回路図であ
る。
【図２７】本発明による半導体集積回路の第２実施例が
設けている降圧回路制御回路の動作を示す回路図であ
る。
【図２８】本発明による半導体集積回路の第３実施例の
要部を示す回路図である。
【図２９】本発明による半導体集積回路の第３実施例が
設けている降圧回路制御回路の動作を示す回路図であ
る。
【図３０】本発明による半導体集積回路の第３実施例が
設けている降圧回路制御回路の動作を示す回路図であ
る。
【図３１】本発明による半導体集積回路の製造方法の第
１実施例〜第４実施例により製造されるＤＲＡＭ又は本
発明による半導体集積回路の第１実施例〜第３実施例の
ＤＲＡＭの構成を示すブロック図である。
【図３２】従来のＤＲＡＭが内蔵している降圧回路の一
例を示す回路図である。
【図３３】図３２に示す降圧回路が設けているレギュレ
ータ・トランジスタの静特性を示す図である。
【符号の説明】
３、４ エンハンスメント形のｐＭＯＳトランジスタ
フロントページの続き (56)参考文献 特開 平４−62963（ＪＰ，Ａ) 特開 平４−184179（ＪＰ，Ａ) 特開 平７−111314（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/82 H01L 21/822

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の被制御電極同士を接続され、外部か
    ら供給される外部電源電圧が第２の被制御電極に供給さ
    れる場合には、制御電極の電圧を制御されることによ
    り、前記外部電源電圧を降圧してなる降圧電圧を前記第
    １の被制御電極に得ることができる第１、第２のトラン
    ジスタを形成する工程と、 前記外部電源電圧が第１の電圧値を有するシステムで使
    用する場合には、前記第１のトランジスタが駆動し、前
    記第２のトランジスタは駆動しないようにし、前記外部
    電源電圧が前記第１の電圧値より低い第２の電圧値を有
    するシステムで使用する場合には、前記第１、第２のト
    ランジスタが駆動するようにする工程とを含んでいるこ
    とを特徴とする半導体集積回路の製造方法。
  2. 【請求項２】前記第１のトランジスタが駆動し、前記第
    ２のトランジスタは駆動しないようにすることは、前記
    第１のトランジスタの第２の被制御電極を電源配線に接
    続し、前記第２のトランジスタの第２の被制御電極を前
    記電源配線に接続しないようにされた電源配線形成用の
    マスクを使用することによって前記電源配線を形成する
    ことにより行われ、前記第１、第２のトランジスタが駆
    動するようにすることは、前記第１、第２のトランジス
    タの第２の被制御電極を前記電源配線に接続するように
    された電源配線形成用のマスクを使用することによって
    前記電源配線を形成することにより行われることを特徴
    とする請求項１記載の半導体集積回路の製造方法。
  3. 【請求項３】前記第１のトランジスタの第２の被制御電
    極は、ヒューズを介さず、電源配線に接続し、前記第２
    のトランジスタの第２の被制御電極は、ヒューズを介し
    て前記電源配線に接続し、前記第１のトランジスタが駆
    動し、前記第２のトランジスタは駆動しないようにする
    ことは、前記ヒューズを切断することにより行われ、前
    記第１、第２のトランジスタが駆動するようにすること
    は、前記ヒューズを切断しないことにより行われること
    を特徴とする請求項１記載の半導体集積回路の製造方
    法。
  4. 【請求項４】前記第１のトランジスタの第２の被制御電
    極は、ヒューズを介さず、電源配線に接続し、前記第２
    のトランジスタの第２の被制御電極は、第３のトランジ
    スタの第１、第２の被制御電極を介して前記電源配線に
    接続すると共に、前記第３のトランジスタの制御電極
    は、第１のヒューズを介して前記電源配線に接続すると
    共に、第２のヒューズを介して接地し、前記第１のトラ
    ンジスタが駆動し、前記第２のトランジスタは駆動しな
    いようにすることは、前記第２のヒューズを切断するこ
    とにより行われ、前記第１、第２のトランジスタが駆動
    するようにすることは、前記第１のヒューズを切断する
    ことにより行われることを特徴とする請求項１記載の半
    導体集積回路の製造方法。
  5. 【請求項５】前記第１、第２のトランジスタの第２の被
    制御電極は電源配線に接続し、前記第１のトランジスタ
    が駆動し、前記第２のトランジスタは駆動しないように
    することは、動作時に前記第２のトランジスタの制御電
    極の電圧値を前記第２のトランジスタを非導通とする電
    圧値に固定する回路を内蔵させることにより行われるこ
    とを特徴とする請求項１記載の半導体集積回路の製造方
    法。
  6. 【請求項６】第１の被制御電極同士を接続され、外部か
    ら供給される外部電源電圧が第２の被制御電極に供給さ
    れる場合には、制御電極の電圧を制御されることによ
    り、前記外部電源電圧を降圧してなる降圧電圧を前記第
    １の被制御電極に得ることができる第１、第２のトラン
    ジスタを有してなる降圧回路と、 前記外部電源電圧が第１の電圧値を有するものである
    か、前記第１の電圧よりも低電圧の第２の電圧値を有す
    るものであるかを判定し、前記外部電源電圧が前記第１
    の電圧値を有するものである場合には、前記第１のトラ
    ンジスタを駆動させ、前記第２のトランジスタを駆動さ
    せないようにし、前記外部電源電圧が前記第２の電圧値
    を有するものである場合には、前記第１、第２のトラン
    ジスタを駆動させるように前記降圧回路を制御する降圧
    回路制御回路とを設けて構成されていることを特徴とす
    る半導体集積回路。
  7. 【請求項７】前記第１のトランジスタは、第２の被制御
    電極を電源配線に接続され、前記第２のトランジスタ
    は、第２の被制御電極を第３のトランジスタの第１、第
    ２の被制御電極を介して前記電源配線に接続され、前記
    降圧回路制御回路は、前記外部電源電圧が前記第１の電
    圧値を有するものである場合には、前記第３のトランジ
    スタを被導通とすることにより、前記第１のトランジス
    タを駆動させ、前記第２のトランジスタを駆動させない
    ようにし、前記外部電源電圧が前記第２の電圧値を有す
    るものである場合には、前記第３のトランジスタを導通
    とすることにより、前記第１、第２のトランジスタを駆
    動させるように前記降圧回路を制御するように構成され
    ていることを特徴とする請求項６記載の半導体集積回
    路。
  8. 【請求項８】前記第１、第２のトランジスタは、第２の
    被制御電極を電源配線に接続され、前記降圧回路制御回
    路は、前記外部電源電圧が前記第１の電圧値を有するも
    のである場合には、前記第２のトランジスタを被導通と
    することにより、前記第１のトランジスタを駆動させ、
    前記第２のトランジスタを駆動させないようにし、前記
    外部電源電圧が前記第２の電圧値を有するものである場
    合には、前記第２のトランジスタを非導通としないこと
    により、前記第１、第２のトランジスタを駆動させるよ
    うに前記降圧回路を制御するように構成されていること
    を特徴とする請求項６記載の半導体集積回路。
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