JPH05206752A

JPH05206752A - 半導体集積回路

Info

Publication number: JPH05206752A
Application number: JP4014751A
Authority: JP
Inventors: Hitoshi Tanaka; 田中　　均; Yoshinobu Nakagome; 儀延中込; Jun Eto; 潤衛藤; Koji Kawamoto; 耕志河本; Toshiyuki Sakuta; 俊之作田; Hidetoshi Iwai; 秀俊岩井; Masakazu Aoki; 正和青木
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-13

Abstract

(57)【要約】【目的】消費電流が小さい基準電圧発生回路を提供す
る。【構成】チップ上に少なくとも１個の基準電圧発生回路
と、その出力電圧に比例した電圧を発生しチップ内回路
に電流を供給する電流バッファ回路を有し、該基準電圧
発生回路のうち少なくとも１個は、定電流回路（Ｑ１〜
Ｑ４、ＲＲ）、該定電流回路とカレントミラー回路を構
成する複数のトランジスタ（Ｑ５、Ｑ６）、該複数のト
ランジスタの出力電流を電圧に変換する複数の抵抗（Ｒ
Ｆ１、ＲＦ２）、および該複数の抵抗の両端に発生する
複数の電圧（ＶＬＮ、ＶＬＡ）を入力とし、それらのう
ちから最も高いものを出力する機能を有する回路（ＯＲ
ＡＭＰ）で構成する。【効果】基準電圧発生回路で用いる差動アンプの数を低
減し、その安定度を増加させるとともに、消費電力を一
層小さくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電池で動作する半導体
集積回路に好適な内部電圧用基準電圧発生回路およびそ
の電流バッファ回路に関する。

【０００２】

【従来の技術】近年、半導体の微細加工技術の発展によ
りメガビット級の容量を持つメモリが主流となってい
る。このような大容量メモリにおいては、デバイスの耐
圧低下と消費電力の増大のため従来と同じ電源電圧で動
作させることは困難になる。このため、１６Ｍビット以
上のＤＲＡＭでは電圧リミッタを搭載し、電源電圧は従
来のままで、チップ内部の電圧は電圧リミッタにより降
圧して動作させる方式が主流となっている。一方、微細
加工技術とともに実装技術も発展し、３２ビットＣＰＵ
を搭載したノート型パーソナルコンピュータが普及して
きた。このような携帯用機器ではバッテリーの持続時間
が重要となる。このため、動作時の消費電力の大きいフ
ロッピーディスクドライブやハードディスクドライブ等
の機器を、電池でバックアップした半導体メモリで置き
換えようという試みがある。上記半導体メモリは、コス
トと実装密度の点からＤＲＡＭを用いる方が有利であ
る。しかし、ＤＲＡＭを上記のような携帯用機器に使用
する場合には以下の問題がある。図４は従来のＤＲＡＭ
の電圧変換回路（または電圧リミッタ）の基準電圧発生
回路である。この回路は、例えば"DUAL-REGULATOR DUAL
-DECODING-TRIMMER DRAMVOLTAGE LIMITER FOR BURN-IN
TEST,"1991 Symposium on VLSI Circuits Digest of Te
chnical Papers,vol.14-2,pp.127-128,June 1991.に示
されている。

【０００３】図４に示すように基準電圧発生回路は、Ｍ
ＯＳトランジスタのしきい電圧の差を接地線と電源線を
基準として出力する回路（ＱＦ１〜ＱＦ４、ＩＣ１〜Ｉ
Ｃ４）とそれらの電圧を所望の値まで増幅する回路（Ａ
ＭＰ１、ＡＭＰ２、ＱＦ５、ＱＦ６、Ｒ１〜Ｒ４）およ
び上記２種類の電圧の内高いほうを選択的に出力する回
路（ＡＭＰ３、ＱＦ７）から構成される。ここで、ＱＦ
１、ＱＦ２、ＩＣ１、ＩＣ２で構成される回路は、標準
の電源電圧において内部電圧の基準となる電圧を発生さ
せる回路で電源電圧ＶＣＣに依存しない。一方、ＱＦ
３、ＱＦ４、ＩＣ３、ＩＣ４で構成される回路は、デバ
イスの初期不良を落すため標準の電源電圧以上で行なう
バーンインテストにおいて内部電圧の基準となる電圧を
発生させる回路で電源電圧ＶＣＣに比例して高くなる。
また、ＡＭＰ３とＱＦ７、ＱＦ５で構成される回路は、
上記基準電圧を電源電圧ＶＣＣによって自動的に切り替
える働きをする。同図より明らかなように、この回路で
は３個の差動アンプを使用する。これらの差動アンプは
ＱＦ５〜ＱＦ７と組み合わされて２段構成のアンプとな
る。このため、ループの位相は最悪の場合１８０度以上
回転し、電源投入時に発振や大きなリンギングを生ずる
可能性がある。そこで、差動アンプにはＲ１〜Ｒ４に流
れる電流と同程度かそれ以上の電流を流して、差動アン
プでの位相の回転を少なくしておく必要がある。これに
要する電流はチップ１個あたりおよそ１００μＡにな
る。ハードディスクドライブをＤＲＡＭで置き換える場
合、１６ＭビットＤＲＡＭで１０個から２０個程度必要
となるからスタンバイ時でも数ｍＡの電流が流れること
になる。これでは、数日程度しかデータを保持すること
ができずハードディスクドライブの代替としては不十分
である。

【０００４】また、ＤＲＡＭではリップルモードやスタ
ティックカラムモードのように行アドレスを固定したま
ま列アドレスのみでアクセスする高速アクセスモードが
ある。このため、このモードを多用する機器では行アド
レスストローブ信号（ＲＡＳＢ）をＬＯＷにしたままに
しておいた方が制御回路が簡単になる。このように、Ｒ
ＡＳＢを長時間ＬＯＷにしたままで内部のクロック信号
が止った状態を、ＲＡＳＢがＨＩＧＨのときのスタンバ
イ状態と区別してＲＡＳ-ＬＯＷスタンバイ状態と言
う。従来、基準電圧発生回路の電流バッファ回路は、Ｒ
ＡＳＢがＬＯＷの間はすべて動作し、同回路内の差動ア
ンプには、電流が流れ続けていた。この電流は、前述の
基準電圧発生回路の電流の数十倍に達する。このため、
前述のような制御をした場合、消費電流が非常に大きく
なるという問題があった。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
技術で作られたＤＲＡＭは、基準電圧発生回路に大きな
電流が流れていたためスタンバイ時でも消費電流が大き
く、電池バックアップした場合、電池の持続時間が短く
なるという問題があった。

【０００６】本発明の目的は、消費電流が小さい基準電
圧発生回路を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、特許請求の範囲に記載のように、以下の手段を講じ
た。即ち、１．チップ上に少なくとも１個の基準電圧発生回路、そ
の出力電圧に比例した電圧を発生する電流バッファ回
路、その電圧を受けるメモリセルアレーあるいは論理回
路を有する半導体チップにおいて、該基準電圧発生回路
は、少なくとも、ＭＯＳトランジスタのしきい電圧差と
抵抗を基準として外部電源電圧に依存しない第１の定電
流を作る手段、該第１の定電流に比例した第２の定電流
を作る少なくとも１個のカレントミラー手段および、一
端がそれらのカレントミラー手段の出力端に、他端が高
電位側の電源または接地電位側の電源に接続された抵抗
よりなる電流電圧変換手段からなり、該抵抗の両端の電
位差を基準電圧とすることこととした。

【０００８】２．上記第１の電流を作る手段は、第１、
第２のＰチャネルトランジスタ、第１、第２のＮチャネ
ルトランジスタ、および抵抗で構成され、該第１のＰチ
ャネルトランジスタのソ−スは高電位側の電源に、該第
２のＰチャネルトランジスタのソ−スは該抵抗の一端
に、該抵抗の他の一端は高電位側の電源に、該第１、第
２のＰチャネルトランジスタのゲートは該第１のＰチャ
ネルトランジスタのドレインに、該第１、第２のＮチャ
ネルトランジスタのドレインはそれぞれ該第１、第２の
Ｐチャネルトランジスタのドレインに、ソ−スは接地電
位側の電源に、該第１、第２のＮチャネルトランジスタ
のゲートは該第２のＮチャネルトランジスタのドレイン
に接続され、該第１、第２のＰチャネルトランジスタの
しきい電圧のうち該第２のしきい電圧の方が低いことと
した。

【０００９】３．上記第１の電流を作る手段の抵抗にお
いて、複数の中間タップとスイッチ用トランジスタ、お
よびヒューズによる該スイッチ用トランジスタの切り換
え回路を設け、その抵抗値を外部よりプログラムできる
ようにしたこととした。

【００１０】４．上記基準電圧発生回路において、該電
流電圧変換手段と電流バッファ回路の間に電圧利得１の
バッファ回路を有し、該バッファ回路は少なくとも第
１、第２のＰチャネルトランジスタと第１、第２、第
３、第４のＮチャネルトランジスタから構成され、該第
１、第２のＰチャネルトランジスタのソ−スは高電位側
の電源に、ゲ−トは該第１のＰチャネルトランジスタの
ドレインに接続され、該第１、第２のＮチャネルトラン
ジスタのドレインはそれぞれ該第１、第２のＰチャネル
トランジスタのドレインに、ソ−スは該第４のＮチャネ
ルトランジスタのドレインに、該第３のＮチャネルトラ
ンジスタのドレインは該第１のＰチャネルトランジスタ
のドレイン、ソースは該第４のＮチャネルトランジスタ
のドレインに、該第４のＮチャネルトランジスタのソー
スは接地電位側の電源に、ゲートは電源電圧またはそれ
より低い電圧を発生する回路に接続され、該第１および
該第３のＮチャネルトランジスタのゲ−トには、上記複
数の基準電圧が入力されることとした。

【００１１】５．上記基準電圧発生回路において、該カ
レントミラー手段の出力端と接地電位側の電源との間に
電流バイパス用トランジスタを設け、電源投入直後に該
トランジスタをオンさせ、電源電圧が安定した後はオフ
させることとした。

【００１２】６．上記基準電圧発生回路において、該カ
レントミラー手段の出力端と接地電位側の電源との間に
コンデンサを、また上記第１の電流を作る手段の抵抗お
よび電流電圧変換用抵抗の下にそれぞれシールド板を設
け、該第１の電流を作る手段の抵抗のシールドは高電位
側の電源に、該電流電圧変換用抵抗のシールドは接地電
位側の電源に接続することとした。

【００１３】本手段は、基準電圧発生回路の安定度を増
加させるとともに差動アンプの数を低減し、消費電力を
一層小さくするものである。

【００１４】７．チップ上に、データ線、ワード線、メ
モリセル、センスアンプおよび該データ線へデータを選
択的に入出力するためのスイッチからなるメモリセルア
レーと該ワード線に供給する電圧を発生するための昇圧
回路を有し、該電流バッファ回路とそのオン、オフを制
御する回路をデータ線と昇圧回路用にそれぞれ別々に設
け、データ線用電流バッファ回路の制御回路は、チップ
選択信号とＹデコーダ駆動信号を受けワンショットパル
スを発生し、センスアンプがデータ線信号の増幅を完了
するまでの間とデータをメモリセルアレー外に読み出す
間およびデータをメモリセルに書き込む間、該電流バッ
ファ回路を活性化し、また該昇圧回路用電流バッファ回
路の制御回路は、チップ選択信号と該昇圧回路の出力電
圧がデータ線電圧とメモリセルのスイッチトランジスタ
のしきい電圧の和より下がったことを示す信号を受けワ
ンショットパルスを発生し、昇圧動作の間該電流バッフ
ァ回路を活性化することこととした。

【００１５】本手段は、基準電圧発生回路の電流バッフ
ァ回路の消費電力を一層小さくするものである。

【００１６】

【作用】基準電圧発生回路は、定電流回路と抵抗で構成
され、出力電圧はその抵抗の両端に電流値と抵抗値の積
として生ずる。このうち、電流はカレントミラー回路の
トランジスタのチャネル長とチャネル幅で、抵抗は抵抗
層の長さと幅で自由に制御することが出来る。このた
め、電圧増幅用のアンプが不要となりその分消費電力が
少なくなる。

【００１７】また、基準電圧発生回路の定電流源を、Ｍ
ＯＳトランジスタのしきい電圧差をその低しきい電圧側
のＭＯＳトランジスタのソースに接続した抵抗で補償す
る回路とすることにより、その電流値はしきい電圧差と
抵抗のみで決まるようになるため、温度依存性の無い安
定な基準電圧を発生することが可能となる。

【００１８】さらに、上記抵抗の下にシールド層を設
け、上記低しきい電圧側のＭＯＳトランジスタのソース
に接続した抵抗に対しては高電位側の電源に、他の抵抗
に対しては低電位側の電源に接続することにより、基板
からのノイズに対してはシールド効果が、また高電位側
の電源からのノイズに対しては位相遅れの補償効果が生
ずるため出力電圧変動と定電流源トランジスタのソース
電位のアンバランスに伴う電流変動が少なくなる。これ
により、ノイズに対して安定な基準電圧を発生すること
が可能となる。

【００１９】また、電圧選択回路は、通常の２入力型差
動アンプの入力トランジスタと並列に入力トランジスタ
を追加接続することにより、１個の差動アンプだけで構
成できるため、従来より少なくとも差動アンプ１個が低
減できその分消費電力が少なくなる。

【００２０】また、メモリにおいて基準電圧発生回路の
電流バッファ回路とそのオン、オフを制御する回路をデ
ータ線と昇圧回路用にそれぞれ別々に設け、データ線用
電流バッファ回路の制御回路は、チップ選択信号とＹデ
コーダ選択信号を受けワンショットパルスを発生し、セ
ンスアンプがデータ線信号の増幅を完了するまでの間、
データをメモリセルアレー外に読み出す間およびデータ
をメモリセルに書き込む間それを活性化し、また該昇圧
回路用電流バッファ回路の制御回路は、チップ選択信号
と該昇圧回路の出力電圧がデータ線電圧とメモリセルの
スイッチトランジスタのしきい電圧の和より下がったこ
とを示す信号を受けワンショットパルスを発生し、昇圧
動作の間それを活性化することによって、電流バッファ
回路は、たとえチップセレクト信号がイネーブル状態で
あっても負荷が動作している間のみ動作させることが可
能となるため、基準電圧発生回路とあわせてさらに低消
費電力化が可能となる。

【００２１】

【実施例】図１および図２に、本発明の１実施例を示
す。本実施例の特徴は、ＭＯＳトランジスタのしきい電
圧差を基準とした定電流源（Ｑ１〜Ｑ６、ＲＲ）を設け
その出力電流を抵抗により電圧に変換していることであ
る。また、上記定電流源によりＶＳＳを基準とした電圧
ＶＬＮとＶＣＣを基準とした電圧ＶＬＡを発生し、それ
らの電圧を論理的ＯＲ機能を有するアンプ（ＯＲＡＭ
Ｐ）に入力し、より高いほうの電圧を選択的に出力する
ようにしたことである。以下、本実施例の動作を説明す
る。

【００２２】まず、図１においてＱ１〜Ｑ４、ＲＲは一
般的なＭＯＳトランジスタのしきい電圧差を利用した定
電流源である。ここで、Ｑ１、Ｑ２はゲートサイズが等
しいＰチャネルＭＯＳトランジスタでＱ２のほうがΔＶ
Ｔだけしきい電圧が低く設定されている。また、Ｑ３、
Ｑ４は、ゲートサイズもしきい電圧も等しいＮチャネル
ＭＯＳトランジスタでカレントミラー回路を構成する。
このため、Ｑ２を流れる電流はＱ１と等しくなろうとし
て、Ｑ２のゲート-ソース間電圧をＱ１のそれよりΔＶ
Ｔだけ低くする。その結果そのしきい電圧差ΔＶＴが抵
抗ＲＲの両端に生ずる。すなわち、Ｑ１、Ｑ２には一定
電流ΔＶＴ／ＲＲが流れることになる。一方、Ｑ５、Ｑ
６はそれぞれＱ１、Ｑ４とでカレントミラー回路を構成
する。このため、Ｑ１とＱ５、Ｑ４とＱ６でそれぞれし
きい電圧とチャネル長が等しいとすれば、Ｑ５、Ｑ６に
は、それぞれＱ１、Ｑ４に流れる電流に比例した電流が
流れることになる。ここで、Ｑ１、Ｑ４に流れる電流は
ΔＶＴ／ＲＲである。従って、Ｑ１とＱ５、Ｑ４とＱ６
のチャネル幅比をそれぞれＷ（Ｑ１）：Ｗ（Ｑ５）、Ｗ
（Ｑ４）：Ｗ（Ｑ６）とすれば、抵抗ＲＦ１、ＲＦ２の
両端の電圧ＶＬＮ、ＶＬＡは、それぞれ ΔＶＴ×（ＲＦ１／ＲＲ）×｛Ｗ（Ｑ５）／Ｗ（Ｑ１）｝…（式１） ΔＶＴ×（ＲＦ２／ＲＲ）×｛Ｗ（Ｑ６）／Ｗ（Ｑ４）｝…（式２）と表される。すなわち、電圧ＶＬＮ、ＶＬＡは、しきい
電圧差と抵抗比およびチャネル幅比の３つの要素で決定
される。一般に、しきい電圧差は温度依存性がほとんど
なく、また抵抗比およびチャネル幅比はプロセス条件の
変動による加工ばらつきはない。従って、本実施例によ
れば温度依存性もプロセスばらつきもない安定な基準電
圧を得ることが出来る。また、安定化のために余分な電
流を流す必要のある差動アンプを用いないので消費電力
を極めて小さくできる。さらに、図１に示すＶＬＮ’、
ＶＬＡ’の様に抵抗ＲＦ１、ＲＦ２の任意の点より複数
の電圧を同時に取り出す事ができるので、新たに基準電
圧発生回路を設ける必要がなく、その分低消費電力化で
きる。なお、上記定電流源において、Ｑ１、Ｑ２のしき
い電圧を等しくし、Ｑ２のソースを電源に直結し、その
かわりに、Ｑ３のしきい電圧をＱ４より低くし、Ｑ３の
ソースに抵抗を挿入しても同様な定電流特性が得られる
ので、それを用いてもよい。

【００２３】図２は、図１に示したＯＲＡＭＰの具体的
な実施例である。本実施例の特徴は、一般的なカレント
ミラーアンプＱＡ１〜ＱＡ５に入力トランジスタＱＡ６
を付加し、ＱＡ４のゲートを第１の正入力（ＩＮ１）、
ＱＡ６のゲートを第２の正入力（ＩＮ２）、ＱＡ４のゲ
ートを負入力（ＩＮ３）とし、これに負帰還を施すこと
により、アナログ的ＯＲすなわち２つの入力信号の内い
ずれか高い方のみを増幅して出力する機能を持たせたこ
とである。以下この動作を説明する。

【００２４】たとえば、ＯＵＴとＩＮ３端子を接続し、
ＩＮ１、ＩＮ２端子にそれぞれＶ１、Ｖ２の電圧を印加
した場合を考える。このとき、Ｖ１＞Ｖ２ならばそれら
の共通ソースの電位ＶＳは高い方の電圧で決まりＶＳ＝
Ｖ１−ＶＴ−αとなる。このとき、ＱＡ６のゲート−ソ
ース間電圧ＶＧＳは、Ｖ２−ＶＳであるからＶＳ＝Ｖ１
−ＶＴ−αを代入してＶＧＳ＝Ｖ２−Ｖ１＋ＶＴ＋αと
なる。ここでα≪ＶＴとするとＶ１＞Ｖ２であったから
ＶＧＳ＜ＶＴとなりＱＡ６はオフ状態となる。一方、Ｑ
Ａ４のゲート−ソース間電圧はＶＯＵＴ−（Ｖ１−ＶＴ
−α）で、カレントミラー負荷ＱＡ１、ＱＡ２によりＱ
Ａ３と等しい電流が流れるからゲート−ソース間電圧も
ＱＡ３と等しくなければならない。従って、ＶＯＵＴ−
（Ｖ１−ＶＴ−α）＝Ｖ１−（Ｖ１−ＶＴ−α）よりＶ
ＯＵＴ＝Ｖ１となる。同様にしてＶ１＜Ｖ２の場合はＶ
２が出力される。すなわち、２つの入力電圧のうち高い
方の電圧が出力される。

【００２５】図３に６４ＭビットＤＲＡＭにおける基準
電圧の電源電圧依存性の例を示す。この例では、電源電
圧の標準を３．３Ｖ、内部電圧の標準を２．２Ｖとし
た。また、バーンインモードでは内部電圧ＶＣＣ−１．
８となるように設定した。

【００２６】以上のように本実施例によれば、カレント
ミラー型アンプ１個だけでアナログ的ＯＲ機能を持たせ
ることができるので消費電力が小さく、またレイアウト
面積の小さな基準電圧発生回路を実現できる。

【００２７】図１に示す定電流源は、電流０とΔＶＴ／
ＲＲに安定点を持つ。このため、電源投入直後のように
初期電流が０の場合、電流０がそのまま安定状態となっ
てしまう可能性がある。図５、図６はその問題を解決す
るための回路と電源投入時の各ノードの波形である。本
実施例の特徴は、電源投入時に定電流源に強制的に電流
を流す回路を設けたことである。また、同時に、それに
よる出力電圧のオーバーシュートを防止する回路を設け
たことである。その回路は、ＱＩ１、ＱＩ２、ＱＩ３、
ＱＩ４、ＱＩ５、Ｉ１、Ｉ２で構成される。以下その動
作を説明する。

【００２８】図５において電源投入時、ノードＩＰ１
は、ＱＩ２のゲート容量によって電源ＶＣＣＬとともに
上昇する。このとき、インバータＩ１の出力ＩＰ２はＶ
ＳＳのレベル、その反転信号ＦＵＳＬはＶＣＣレベルで
ある。このためＱＩ１はオン状態となりＱＩ３のゲート
電圧ＶＧＮを上昇させる。このため、Ｑ３、Ｑ４がオン
し定電流回路Ｑ１〜Ｑ４に電流が流れ始める。それと同
時に、ＱＩ３もオンしノードＩＰ１の電位は、やがて上
昇から下降に転ずる。そして、その電位がＩ１の論理し
きい値よりも低くなったときＩＰ２はＶＣＣレベルとな
りＱＩ１はオフとなる。このとき、ＦＵＳＬはＶＣＣレ
ベルからＶＳＳレベルに変化する。このため、これま
で、ＱＩ４、ＱＩ５により上昇を抑えられていたＶＬ
Ｎ、ＶＬＡは一度に上昇を始める。また、それと同時に
ＶＬも上昇する。一方、定電流源Ｑ１〜Ｑ４の電流は帰
還作用により増加を続け、ΔＶＴ／ＲＲとなったところ
で停止する。以上のように、本実施例によれば定電流源
に起動電流を与え、さらに電源電圧が変化している間は
出力電圧が出ないようにすることができるので、電源投
入時に出力電圧の立ち上がりを速くすると同時にオーバ
ーシュートをなくすことができる。

【００２９】また、図５において抵抗ＲＲ、ＲＦ１、Ｒ
Ｆ２には基板に対するシールドが施されている。これ
は、それらの抵抗は数１００ＫΩから数ＭΩという高い
値を用いるため、基板からのノイズを受けやすくなるた
めである。、また、それらのシールド層は、それぞれＶ
ＣＣ、ＶＳＳに接続されているがこれは、電源雑音によ
り出力電圧が変動するのを防ぐためである。ここで、Ｖ
ＣＣ、ＶＳＳに分けられているのは以下の理由による。

【００３０】まず、ＲＲの場合、もしシールド層がな
く、その寄生容量が基板やＶＳＳに対して存在するだけ
なら、ＶＣＣに雑音が重畳したばあい、ノードＡには電
源より遅れた位相の雑音が現われる。このため、Ｑ１と
Ｑ２のゲート-ソース間電圧が安定点よりずれてその電
流値が変動する。そして、その変動は電圧に変換されて
ＶＬＮ、ＶＬＡを通してＶＬに現われる。そこで、ＲＲ
の下にシールド層を設けそれをＶＣＣにすると寄生容量
の一端はＶＣＣに接続されることになり、ＶＣＣの雑音
はそれを通して遅延なくノードＡに伝達される。このた
め、Ｑ１とＱ２のゲート-ソース間電圧は、一定に保た
れ電流は変化しない。

【００３１】一方、ＲＦ１とＲＦ２の場合は、ＲＲと状
況が異なる。メモリ等の内部電圧は、ＶＳＳを基準とし
ているためＶＳＳに対して一定であることが望ましい。
そこで、ＲＦ１、ＲＦ２の下にシールド層を設けそれを
ＶＳＳにすると寄生容量の一端はＶＳＳに接続されるこ
とになり、ＶＬＮ、ＶＬＡに現われたＶＣＣの雑音はそ
れを通してＶＳＳにバイパスされＶＬＮ、ＶＬＡは一定
に保たれる。抵抗のシールドの例を図１４に示す。本実
施例では、抵抗はゲートに用いられる最下層のポリシリ
コン層で形成されている。このため、シールド層として
はウエル層を用いる。本例では、ｐ形基板を想定してい
るのでウエル層の形はｎとなる。そこで、ウエル層への
給電は同図に示すように、ｎ形拡散層を通して行なう。
ｎ形基板の場合は、もちろんｐ形拡散層を通して行なう
ことになる。

【００３２】なお、図５でＣＤ１〜ＣＤ４で示すコンデ
ンサ接続されているがこれはＶＣＣの雑音をＶＳＳにバ
イパスするためのものである。

【００３３】以上のように、抵抗の下にシールド層を設
け定電流源側のものをＶＣＣに、電流電圧変換回路側の
ものをＶＳＳに接続することにより電源雑音に対しても
安定な基準電圧を発生することができる。

【００３４】また、図５においてＲＲは、ＲＸおよびＲ
Ｘ１〜ＲＸ１５に分割され、スイッチトランジスタＱＸ
０〜ＱＸ１５のいずれかをオンさせることによってその
値をトリミングできるようになっている。これは、Ｑ
１、Ｑ２のしきい電圧差のプロセスばらつきを補償する
ためである。式１より、たとえばしきい電圧差ΔＶＴが
小さくなった場合は、ＲＲの値を小さくすればＶＬＮを
一定に保つことがわかる。スイッチトランジスタの切り
替え信号Ｆ０〜Ｆ１５は、図７に示す回路によって発生
される。

【００３５】図７においてＦＬは、ヒューズによるプロ
グラム回路でヒューズが切断されているときはＶＣＣレ
ベルを、また切断されていないときはＶＳＳレベルを出
力する。本例では、この回路は４回路あり切断の仕方に
よって１６通りの信号を発生する。この４ビットの信号
は、次段のインバータおよび４入力ＮＡＮＤによるデコ
ード回路で前述のＦ０〜Ｆ１５までの１６個の信号に分
解される。なお、ここで、ＱＴ１は上記プログラム回路
を電源投入時に初期化するするためのトランジスタで、
ＦＬのヒューズが切れている場合は、そのノードＮＦを
ＶＳＳレベルに、切れていない場合はＶＣＣにする。こ
の、初期化を行なうための信号には前述のＦＵＳＬ信号
を用いる。

【００３６】以上のように、定電流源の抵抗の値をトリ
ミングできるようにすることによって、基準電圧は、Ｑ
１、Ｑ２のしきい電圧差にプロセスばらつきがあっても
適正な範囲に設定することが可能となる。

【００３７】図８は、周辺回路（ワード線電圧発生回
路）用電流バッファの実施例である。本実施例の特徴
は、常時動作するバッファＳＴＬＭとワード線電圧発生
回路の出力ＶＣＨが基準のレベルより下がったときにの
み動作するバッファＶＣＬＭを並列に接続したことであ
る。以下回路構成と動作を説明する。

【００３８】まず、バッファＶＣＬＭは、ＱＬ１〜ＱＬ
５で構成される差動アンプとＱＬ７、ＱＬ８で構成され
る出力バッファ、ＱＬ６の出力バッファ制御トランジス
タおよびＲｃ、Ｃｃの位相補償回路で構成される。そし
て、信号ＨＬＥによりその動作が制御される。すなわ
ち、ＨＬＥがＶＣＣのときＱＬ５がオン、ＱＬ６がオフ
となり動作、ＶＳＳのときＱＬ５がオフ、ＱＬ６がオン
となり非動作となる。ＳＴＬＭも同様に差動アンプＱＬ
９〜ＱＬ１２と出力バッファＱＬ１４で構成されるが、
制御信号が異なる。その制御信号ＶＬＧＴは、通常ＶＣ
Ｃで、内部回路の電圧依存性のテスト時のように外部よ
り直接電圧を印加するときのみＶＳＳとする。一方、負
荷であるワード線電圧発生回路はリングオシレータ、チ
ャージポンプ回路、整流回路、レベルシフタ、レベル検
知回路で構成される。ここで、レベルシフタはＶＣＨか
らメモリセルのスイッチトランジスタのしきい電圧ＶＴ
Ｃ分だけ低い電圧を出力する。一方、レベル検知回路
は、レベルシフタの出力電圧と基準電圧ＶＣＬを比較し
てレベルシフタの出力電圧が低くなるとｈｉｇｈレベル
（ＶＣＣ）を出力する。すなわち、ＶＣＨがＶＣＬ＋Ｖ
ＴＣより低くなるとｈｉｇｈレベル（ＶＣＣ）を出力す
る。この信号は、チップセレクト信号の内部信号Ｒ１Ｐ
と合成されてリングオシレータの制御信号となる。リン
グオシレータは、自励式の発振機でチャージポンプ回路
の駆動信号を発生する。チャージポンプ回路は、コンデ
ンサを用いた昇圧回路で通常ＶＣＣと２ＶＣＣのレベル
のパルスを発生する。また、整流回路と容量ＣＤはその
出力を整流平滑し２ＶＣＣの電圧を発生する。この一連
の回路は、一種の負帰還ループを形成しＶＣＨはほぼＶ
ＣＬ＋ＶＴＣに保たれる。制御信号ＨＬＥは図１１に示
すように、リングオシレータの出力信号ＰＨＩの立ち上
がりと立ち下がりの両方でＶＣＣとなるようにしてい
る。これは、チャージポンプ回路のコンデンサの昇圧時
とプリチャージ時の両方で大きな電流を必要とするため
である。図１２にＨＬＥ発生回路を示す。この回路は、
インバータＩＤ１２〜ＩＤ１５、トランジスタＱＤ１
０、ＱＤ１１、ＭＯＳキャパシタＣＭ５〜ＣＭ７で構成
される遅延回路と排他的論理和回路ＥＯＲで構成され
る。つまり、信号ＰＨＩを遅らせた信号とそのままの信
号を比較すると、立ち上がりと立ち下がりで論理的な不
一致が生ずる。そこでＥＯＲでそれらの信号の排他的論
理和をとると、ＰＨＩの立ち上がりと立ち下がりで遅延
回路の遅延時間分の幅を持ったパルスを発生することが
できる。これが、ＨＬＥ発生回路の動作原理である。

【００３９】図９は、データ線（およびセンスアンプ）
用電流バッファの実施例である。本実施例の特徴は、セ
ンスアンプによるメモリセル信号増幅時とデータのＩＯ
線への読みだし時、および書き込み時にのみ動作するバ
ッファＶＤＬＭを接続したことである。以下回路構成と
動作を説明する。

【００４０】まず、バッファＶＤＬＭは、ＱＭ１〜ＱＭ
５で構成される差動アンプとＱＭ７、ＱＭ８で構成され
る出力バッファ、ＱＭ６の出力バッファ制御トランジス
タおよびＲｃ、Ｃｃの位相補償回路で構成される。そし
て、信号ＲＬＥによりその動作が制御される。すなわ
ち、ＲＬＥがＶＣＣのときＱＭ５がオン、ＱＭ６がオフ
となり動作、ＶＳＳのときＱＭ５がオフ、ＱＭ６がオン
となり非動作となる。

【００４１】次に、メモりセルの信号の読みだしと書き
込みについて説明する。まず、メモりセルの信号は、ワ
ード線ＷをｈｉｇｈにすることでＣＳよりデータ線Ｄに
現れる。このとき、データ線電圧はＶＤＬ／２になって
おりＣＳの電荷の有無によりそのレベルが上がるか下が
るかがきまる。本例ではＣＳに電荷があり、そのレベル
が上がるとする。次に、ＳＡＮをｈｉｇｈ、ＳＡＰをｌ
ｏｗにすることによりＱＳ８、ＱＳ７をオンさせ、セン
スアンプ（ＱＳ３〜ＱＳ６）を動作させる。そうする
と、データ線の信号は増幅されてＤ、ＤＢにはＶＤＬお
よびＶＳＳの電圧が現れる。次に、ＹデコーダＹＤを選
択してＹＳをｈｉｇｈにする。そうすると、ＱＳ１、Ｑ
Ｓ２がオンしＩＯ、ＩＯＢとＤ、ＤＢが接続される。こ
のとき、ＩＯ線プルアップ信号ＲＥＢはｌｏｗ、ＱＳ１
１、ＱＳ１２はオン状態で、ＩＯ、ＩＯＢはＶＤＬとな
っている。このため、ＶＳＳとなっているＤＢの方に向
かってＱＳ１２、ＱＳ２、ＱＳ６、ＱＳ８の順に電流が
流れＩＯＢの電圧はＶＤＬよりさがる。そして、そのＩ
Ｏ、ＩＯＢの電圧差をメインアンプＭＡで増幅しチップ
外へＤｏとして出力する。次に、書き込みの場合は、ま
ず、ワード線Ｗをｈｉｇｈにして書き込むメモリセルを
選択しておく。そして、チップ外よりデータＤｉを入力
しそれをライトバッファＷＲＤでＩＯ、ＩＯＢに転送す
る。次に、ＹＳをｈｉｇｈにしてＱＳ１、ＱＳ２をオン
させ、Ｄ、ＤＢと接続する。そうすると、ライトデータ
はＱＣＳを通してＣＳに書き込まれる。そして、ＹＳ
線、ワード線をｌｏｗにして書き込みを終了する。な
お、このとき、ＷＲＤの負担を軽くするためＲＥＳをｈ
ｉｇｈにしＱＳ１１、ＱＳ１２をオフにしておく。以上
が、メモリアレーの基本的な動作である。

【００４２】次に、ＶＤＬに流れる電流について説明す
る。電流はまずセンスアンプを起動したときに流れる。
これは、データ線容量をＶＤＬ／２からＶＤＬにまで充
電するためである。次に流れるのはデータを読み出すた
めＹＳをｈｉｇｈにしたときである。これは、Ｙゲート
ＱＳ１、ＱＳ２がオンすることによってＶＤＬからＱＳ
１２、ＱＳ２、ＱＳ６、ＱＳ８を通しての電流パスがで
きるためである。また、書き込み時にも電流が流れるこ
とがある。それは、一旦読み出したデータと逆のデータ
を書き込むときである。これは、データを反転する途中
でＤ、ＤＢの電圧がＶＤＬとＶＳＳの中間の電圧となり
センスアンプのトランジスタがすべてオン状態になるた
めである。

【００４３】以上のように、ＶＤＬには常に電流が流れ
るわけではなく上記３つの場合だけである。このため、
ＶＤＬＭバッファは、センスアンプによるメモリセル信
号増幅時とデータのＩＯ線への読みだし時、および書き
込み時にのみ動作するようにすれば、性能はそのままで
無駄な電力消費をなくすることができる。ＲＬＥは、そ
のための制御信号である。ＲＬＥ発生回路を図１２に、
またその入力と出力波形を図１１に示す。ＲＬＥ発生回
路は、同図に示すようにＲ１Ｐの立ち上がりで幅ｔｗ１
（５０ｎｓ〜１００ｎｓ）のパルスを、またＭＡＥＱＢ
とＷ３Ｂの立ち下がり、またはＷＹＰ信号の立ち上がり
で幅ｔｗ２（１０ｎｓから２０ｎｓ）のパルスを発生す
る。ここで、上記信号を用いたのは、Ｒ１Ｐはセンスア
ンプの起動前、ＭＡＥＱＢは読みだし動作を開始する
前、Ｗ３Ｂ、ＷＹＰは書き込み動作を開始する前からア
クティブ状態となり、いずれもＹゲートＱＳ１、ＱＳ２
が開いている間はアクティブ状態になっているためであ
る。なお、Ｒ１ＰはＲＡＳＢの内部信号、ＭＡＥＱＢは
メインアンプの起動信号、Ｗ３ＢはＷＥＢの内部信号、
ＷＹＰは書き込み時のＹＳ起動信号である。また、図１
２において、インバータＩＤ７〜ＩＤ１１、ＮＤ４〜Ｎ
Ｄ７、ＣＭ１〜ＣＭ４、ＱＤ７〜ＱＤ９はパルス伸長回
路である。これは、ＷＹＰ、Ｗ３Ｂ受けそのパルス幅を
書き込みに充分な幅に広げ、また、ＭＡＥＱＢをそのま
ま通過させる働きをする。また、ＩＤ１〜ＩＤ３、ＱＤ
１〜ＱＤ５、ＤＬＬは、ワンショットパルス発生回路
で、Ｒ１Ｐの立ち上がりを検出してそこからセンスアン
プの動作に充分な一定の幅のパルスを発生させる。上記
２つのパルスは、ＮＤ２で負論理のＯＲをとられ、ＮＤ
３、ＩＤ６を介してＲＬＥとして出力される。

【００４４】以上のように、ワード線電圧発生回路用電
流バッファは、ワード線電圧発生回路のチャージポンプ
信号ＰＨＩの立ち上がり部と立ち下がり部のみに、ま
た、データ線用電流バッファは、ＲＡＳＢの内部信号Ｒ
１Ｐの立ち上がりからセンスアンプの増幅完了までと、
読みだし、書き込み動作を終了するまで、すなわちＹゲ
ートが開いている間のみに動作を限定させることによっ
てＲＡＳＬＯＷスタンバイ状態での消費電流をゼロに
することができる。

【００４５】図１３は、これまでに述べた基準電圧発生
回路と各電流バッファを６４ＭビットＤＲＡＭに適用し
た場合のチップ上の配置例を示したものである。本実施
例の特徴は、（１）メモりセルアレーを４つに分割して
それぞれの近傍に電流バッファを配置し、さらにそれら
の電流バッファごとに電源用ボンディングパッドを設
け、（２）ワード線電圧発生回路用電流バッファはチッ
プ中央に、また（３）基準電圧発生回路はチップの一番
端に配置したことである。

【００４６】まず、（１）の利点は、ボンディングパッ
ドから電流バッファ、メモりセルアレーにいたる電源配
線が短くなり抵抗が減少するため、データ線信号を高速
に増幅できることである。また、電流バッファごとに電
源用ボンディングパッドを設けることによって、ボンデ
ィングワイヤのインダクタンスによる電圧降下が減少す
るため、これも信号増幅の高速化に寄与する。（２）の
利点は、電流バッファからチップ端のメモリアレーまで
の距離が最短になって、ＶＣＨ線の電圧降下を最小にで
きることである。なお、ワード線に流れる電流はデータ
線の１／１０と小さいのでデータ線の場合のように分割
配置までする必要はない。（３）の利点は、チップの端
は周辺回路の信号線がないためそれらとの容量結合によ
る基準電圧の変動がないことである。このため、内部回
路が動作中でも安定な基準電圧を供給できる。ここで、
基準電圧はチップの反対側に配置された電流バッファま
で伝送しなければならないが、このとき周辺回路の信号
線と接近してそのノイズを受ける可能性がある。そこ
で、本実施例では、基準電圧線の両横にその線と同じ層
で、また下にそれより下の導電層でシールドを施してい
る。

【００４７】以上のように、本実施例によれば、基準電
圧の安定化とメモリ動作の高速化を同時に実現すること
ができる。

【００４８】

【発明の効果】以上のように、本発明によれば基準電圧
発生回路は、基準となる定電流源とカレントミラー回路
および抵抗で構成されるので、電圧増幅用のアンプが不
要となりその分消費電力が少なくなる。

【００４９】また、電圧選択回路は、通常の２入力型差
動アンプの入力トランジスタと並列に入力トランジスタ
を追加接続することにより、１個の差動アンプだけで構
成できるため、従来より少なくとも差動アンプ１個が低
減できその分消費電力が少なくなる。

【００５０】また、基準電圧発生回路の定電流源を、Ｍ
ＯＳトランジスタのしきい電圧差をその低しきい電圧側
のＭＯＳトランジスタのソースに接続した抵抗で補償す
る回路とすることにより、その電流値はしきい電圧差と
抵抗のみで決まるようになるため、温度依存性の無い安
定な基準電圧を発生することが可能となる。

【００５１】さらに、上記抵抗の下にシールド層を設
け、上記低しきい電圧側のＭＯＳトランジスタのソース
に接続した抵抗に対しては高電位側の電源に、他の抵抗
に対しては低電位側の電源に接続することにより、基板
からのノイズに対してはシールド効果が、また高電位側
の電源からのノイズに対しては位相遅れの補償効果が生
ずるため出力電圧変動と定電流源トランジスタのソース
電位のアンバランスに伴う電流変動が少なくなる。これ
により、ノイズに対して安定な基準電圧を発生すること
が可能となる。

【００５２】また、メモリにおいて基準電圧発生回路の
電流バッファ回路とそのオン、オフを制御する回路をデ
ータ線と昇圧回路用にそれぞれ別々に設け、データ線用
電流バッファ回路の制御回路は、チップ選択信号とＹデ
コーダ選択信号を受けワンショットパルスを発生し、セ
ンスアンプがデータ線信号の増幅を完了するまでの間、
データをメモリセルアレー外に読み出す間およびデータ
をメモリセルに書き込む間それを活性化し、また該昇圧
回路用電流バッファ回路の制御回路は、チップ選択信号
と該昇圧回路の出力電圧がデータ線電圧とメモリセルの
スイッチトランジスタのしきい電圧の和より下がったこ
とを示す信号を受けワンショットパルスを発生し、昇圧
動作の間それを活性化することによって、電流バッファ
回路は、たとえチップセレクト信号がイネーブル状態で
あっても負荷が動作している間のみ動作させることが可
能となるため、基準電圧発生回路とあわせてさらに低消
費電力化が可能となる。

【００５３】従って、以上の発明を組み合せれば電源電
圧や基板電圧ノイズに対して安定でかつ低消費電力の半
導体集積回路を実現できる。

【図面の簡単な説明】

【図１】本発明の基本構成

【図２】ＯＲアンプの構成

【図３】図１の回路の電源電圧依存性

【図４】従来技術

【図５】基準電圧発生回路の全回路

【図６】基準電圧発生回路の電源投入時の特性

【図７】基準電圧トリミング回路

【図８】周辺回路用電流バッファの構成

【図９】データ線用電流バッファとメモリアレーの構成

【図１０】メモリアレー関連信号のタイムチャート

【図１１】電流バッファ制御信号と内部クロックのタイ
ムチャート

【図１２】電流バッファ制御回路の構成

【図１３】電流バッファと基準電圧発生回路のチップ内
配置

【図１４】抵抗シールドの例

【符号の説明】

ＶＣＣ…高電位側外部電源電圧の総称ＶＣＣＰ…周辺回路用高電位側外部電源電圧ＶＣＣＬ…基準電圧発生回路用高電位側外部電源電圧ＶＣＤＬ、ＶＣＤＬ０〜ＶＣＤＬ３…データ線用高電位
側外部電源電圧ＶＳＳ…低電位側外部電源電圧の総称ＶＳＳＰ…周辺回路用低電位側外部電源電圧ＶＳＳＤ０〜ＶＳＳＤ３…データ線用低電位側外部電源
電圧ＶＳＳＬ…基準電圧発生回路用低電位側外部電源電圧ＶＬＮ、ＶＬＮ’…標準内部動作電圧ＶＬＡ、ＶＬＡ’…内部エージング電圧ＶＬ…基準電圧ＶＣＨ…ワード線電圧ＶＤＬ…データ線電圧ＶＣＬ…ワード線電圧発生回路電源電圧ＩＮ１、ＩＮ２、ＩＮ３…ＯＲＡＭＰ入力信号ＯＵＴ…ＯＲＡＭＰ出力Ｆ０〜Ｆ１５…トリミング信号ＦＵＳＬ…パワーオンリセット信号ＲＡＳＢ…行アドレス取り込み信号（チップセレクト信
号）ＷＥＢ…ライトイネーブル信号Ａｉ…アドレス信号ＡＹｉ、ＦＹ…内部Ｙアドレス信号ＷＹＰ…ライト時ＹＳ制御信号Ｗ３Ｂ…内部ライトイネーブル信号ＲＬＥ…データ線用電流バッファ制御信号ＨＬＥ…ワード線電圧発生回路用電流バッファ制御信号Ｒ１Ｐ…行アドレス取り込み信号の内部信号ＭＡＥＱＢ…メインアンプ出力イコライズ信号ＰＨＩ…リングオシレータ出力ＩＯ、ＩＯＢ…データ入出力線ＹＳ…Ｙスイッチ選択信号（Ｙデコーダ出力）ＲＥＢ…ＩＯ線プルアップ信号ＥＱＢ…ＩＯ線イコライズ信号Ｄｉ、Ｄｏ…外部入力データ、外部出力データＷ…ワード線ＤＥＱ…データ線イコライズ信号ＳＡＮ、ＳＡＰ…センスアンプ起動信号Ｑ１、Ｑ５、ＱＦ２、ＱＦ４、ＱＤ１、ＱＤ２、ＱＤ
７、ＱＤ９…標準しきい電圧ＰチャネルＭＯＳトランジ
スタＱ２、ＱＩ２、ＱＡ１、ＱＡ２、ＱＲＦ、ＱＦ５、ＱＦ
７、ＱＩ１、ＱＬ１、ＱＬ２、ＱＬ６、ＱＬ７、ＱＬ
９、ＱＬ８、ＱＬ１３、ＱＬ１４、ＱＭ１、ＱＭ２、Ｑ
Ｍ６、ＱＭ７、ＱＭ８、ＱＳ３、ＱＳ４、ＱＳ７、ＱＳ
９、ＱＳ１０、ＱＳ１１、ＱＳ１２…低しきい電圧Ｐチ
ャネルＭＯＳトランジスタＱＦ１、ＱＦ３…高しきい電圧ＰチャネルＭＯＳトラン
ジスタＱ３、Ｑ４、Ｑ６、ＱＡ３〜ＱＡ６、ＱＦ６、ＱＩ３、
ＱＩ３〜ＱＩ６、ＱＬ３、ＱＬ４、ＱＬ５、ＱＬ１０、
ＱＬ１１、ＱＬ１２、ＱＭ３、ＱＭ４、ＱＭ５、ＱＳ
５、ＱＳ６、ＱＳ８…低しきい電圧ＮチャネルＭＯＳト
ランジスタＱＤ３〜ＱＤ６、ＱＤ８…標準しきい電圧ＮチャネルＭ
ＯＳトランジスタＱＸ０〜ＱＸ１５…トリミング用スイッチトランジスタＱＣＳ…メモりセルスイッチトランジスタＣＭ１〜ＣＭ７…ＭＯＳキャパシタＲＸ、ＲＸ１〜ＲＸ１５…トリミング用抵抗ＦＵＳ０〜ＦＵＳ３…トリミング用ヒューズＲＲ、ＲＦ１、ＲＦ２、Ｒ１〜Ｒ４…抵抗ＣＤ１〜ＣＤ４、ＣＤ…平滑コンデンサＣＳ…メモリセルＤＬＬ…信号遅延線ＯＲＡＭＰ…アナログ的ＯＲ機能を持った差動アンプＡＭＰ１〜ＡＭＰ３…差動アンプＩＣ１〜ＩＣ４…定電流源Ｉ１、Ｉ２、ＩＴ１〜ＩＴ４、ＩＤ１〜ＩＤ１８…イン
バータ回路ＮＡ０〜ＮＡ１５、ＮＤ１〜ＮＤ８…２入力ＮＡＮＤ回
路ＥＯＲ…イクスクルーシブＯＲ回路ＴＧ１〜ＴＧ７…タイミング発生回路ＡＴＤ…アドレス遷移検出回路ＶＷＧ…ワード線電圧発生回路ＨＬＥＧ…ＨＬＥ信号発生回路ＶＣＬＭ、ＳＴＬＭ…ワード線電圧発生回路用電流バッ
ファ回路ＶＤＬＭ…データ線用電流バッファＹＤ、ＹＤＥＣ…ＹデコーダＸＤ、ＸＤＥＣ…Ｘデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者中込儀延東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者衛藤潤東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者河本耕志東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者作田俊之東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者岩井秀俊東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者青木正和東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】チップ上に少なくとも１個の基準電圧発生
回路、その出力電圧に比例した電圧を発生する電流バッ
ファ回路、その電圧を受けるメモリセルアレーあるいは
論理回路を有する半導体チップにおいて、該基準電圧発
生回路は、少なくとも、ＭＯＳトランジスタのしきい電
圧差と抵抗を基準として外部電源電圧に依存しない第１
の定電流を作る手段、該第１の定電流に比例した第２の
定電流を作る少なくとも１個のカレントミラー手段およ
び一端がそれらのカレントミラー手段の出力端に、他端
が高電位側の電源または接地電位側の電源に接続された
抵抗よりなる電流電圧変換手段からなり、該抵抗の両端
または、該抵抗の任意の点と該電源との電位差を基準電
圧とすることを特徴とする半導体集積回路。
【請求項２】上記第１の電流を作る手段は、第１、第２
のＰチャネルトランジスタ、第１、第２のＮチャネルト
ランジスタ、および抵抗で構成され、該第１のＰチャネ
ルトランジスタのソ−スは高電位側の電源に、該第２の
Ｐチャネルトランジスタのソ−スは該抵抗の一端に、該
抵抗の他の一端は高電位側の電源に、該第１、第２のＰ
チャネルトランジスタのゲートは該第１のＰチャネルト
ランジスタのドレインに、該第１、第２のＮチャネルト
ランジスタのドレインはそれぞれ該第１、第２のＰチャ
ネルトランジスタのドレインに、ソ−スは接地電位側の
電源に、該第１、第２のＮチャネルトランジスタのゲー
トは該第２のＮチャネルトランジスタのドレインに接続
され、該第１、第２のＰチャネルトランジスタのしきい
電圧のうち該第２のしきい電圧の方が低いことを特徴と
する特許請求の範囲第１項記載の半導体集積回路。
【請求項３】上記第１の電流を作る手段の抵抗におい
て、複数の中間タップとスイッチ用トランジスタ、およ
びヒューズによる該スイッチ用トランジスタの切り換え
回路を設け、その抵抗値を外部よりプログラムできるよ
うにしたことを特徴とする特許請求の範囲第２項記載の
半導体集積回路。
【請求項４】上記基準電圧発生回路において、該電流電
圧変換手段と電流バッファ回路の間に電圧利得１のバッ
ファ回路を有し、該バッファ回路は少なくとも第１、第
２のＰチャネルトランジスタと第１、第２、第３、第４
のＮチャネルトランジスタから構成され、該第１、第２
のＰチャネルトランジスタのソ−スは高電位側の電源
に、ゲ−トは該第１のＰチャネルトランジスタのドレイ
ンに接続され、該第１、第２のＮチャネルトランジスタ
のドレインはそれぞれ該第１、第２のＰチャネルトラン
ジスタのドレインに、ソ−スは該第４のＮチャネルトラ
ンジスタのドレインに、該第３のＮチャネルトランジス
タのドレインは該第１のＰチャネルトランジスタのドレ
イン、ソースは該第４のＮチャネルトランジスタのドレ
インに、該第４のＮチャネルトランジスタのソースは接
地電位側の電源に、ゲートは電源電圧またはそれより低
い電圧を発生する回路に接続され、該第１および該第３
のＮチャネルトランジスタのゲ−トには、上記複数の基
準電圧が入力されることを特徴とする特許請求の範囲第
１項記載の半導体集積回路。
【請求項５】上記基準電圧発生回路において、該カレン
トミラー手段の出力端と接地電位側の電源との間に電流
バイパス用トランジスタを設け、電源投入直後に該トラ
ンジスタをオンさせ、電源電圧が安定した後はオフさせ
るようにしたことを特徴とする特許請求の範囲第１項記
載の半導体集積回路。
【請求項６】上記基準電圧発生回路において、該カレン
トミラー手段の出力端と接地電位側の電源との間にコン
デンサを、また上記第１の電流を作る手段の抵抗および
電流電圧変換用抵抗の下にそれぞれシールド板を設け、
該第１の電流を作る手段の抵抗のシールドは高電位側の
電源に、該電流電圧変換用抵抗のシールドは接地電位側
の電源に接続したことを特徴とする特許請求の範囲第２
項記載の半導体集積回路。
【請求項７】チップ上に、データ線、ワード線、メモリ
セル、センスアンプおよび該データ線へデータを選択的
に入出力するためのスイッチからなるメモリセルアレー
と該ワード線に供給する電圧を発生するための昇圧回路
を有し、該電流バッファ回路とそのオン、オフを制御す
る回路をデータ線と昇圧回路用にそれぞれ別々に設け、
データ線用電流バッファ回路の制御回路は、チップ選択
信号とＹデコーダ駆動信号を受けワンショットパルスを
発生し、センスアンプがデータ線信号の増幅を完了する
までの間、データをメモリセルアレー外に読み出す間お
よびデータをメモリセルに書き込む間該電流バッファ回
路を活性化し、該昇圧回路用電流バッファ回路の制御回
路は、チップ選択信号と該昇圧回路の出力電圧がデータ
線電圧とメモリセルのスイッチトランジスタのしきい電
圧の和より下がったことを示す信号を受けワンショット
パルスを発生し、昇圧動作の間該電流バッファ回路を活
性化することを特徴とする特許請求の範囲第１項記載の
半導体集積回路。