JP2911918B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術 従来のDRAMの一例（第13図〜第15図） 従来のDRAMの他の例（第16図〜第18図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 第１実施例（第２図〜第４図） 第２実施例（第５図） 第３実施例（第６図、第７図） 第４実施例（第８図） 第５実施例（第９図） 第６実施例（第10図） 第７実施例（第11図、第12図） その他 発明の効果 ［概要］ 半導体記憶装置、例えば、ダイナミック・ランダム・
アクセス・メモリに関し、 Ｎウエルに形成されたpMOSを伝送ゲートとしてブース
ト電圧を伝送する利点を維持し、更に、ブースト電圧伝
送路の充放電にかかる時間を短縮し、高速化を図ること
を目的とし、 定常的なブースト電圧を発生するブースト電圧発生回
路と、Ｎウエルに形成されたｐチャネル絶縁ゲート型電
界効果トランジスタとを設け、前記ブースト電圧発生回
路が発生する前記ブースト電圧を前記Ｎウエルにバイア
ス電圧として供給するとともに、前記ブースト電圧を前
記ｐチャネル絶縁ゲート型電界効果トランジスタを伝送
ゲートとして前記ブースト電圧を必要とする回路に伝送
するように構成する。

［産業上の利用分野］ 本発明は半導体記憶装置、例えばダイナミック・ラン
ダム・アクセス・メモリ（以下、DRAMという）に関す
る。

一般に、DRAMにおいては、メモリセルは、電荷蓄積用
のキャパシタと、電荷入出力制御用のｎチャネル絶縁ゲ
ート型電界効果トランジスタ（以下、nMOSという）とで
構成される。かかるDRAMにおいては、データ書込み時に
おいて、キャパシタに電荷を蓄積させる場合（論理
「１」を記憶させる場合）、ビット線には電源電圧V_CC
［Ｖ］が供給されるが、ワード線には、電源電圧V
_CC［Ｖ］よりも高電圧の、いわゆるブースト電圧、例え
ば、1.5V_CC［Ｖ］が供給される。この理由は以下の通り
である。

仮に、ワード線にもビット線と同様に電源電圧V
_CC［Ｖ］を供給すると、キャパシタに印加できる電圧
は、V_CC−V_th［Ｖ］（但し、V_thは電荷入出力制御用のn
MOSのスレッショルド電圧である）となり、キャパシタ
に蓄積できる電荷量が少なくなってしまう。このため、
リフレッシュ動作のサイクルを短い間隔で行わなければ
ならない等の不都合が生ずる。この場合、キャパシタの
面積を大きくすることで、蓄積できる電荷量を増加させ
ることができるが、このようにすると、高集積化を図る
ことができなくなるという不都合が生じてしまう。そこ
で、かかるDRAMにおいては、ワード線を活性化する電
圧、即ち、ワード線ドライブ電圧を上述のようにブース
ト電圧、例えば、1.5V_CC［Ｖ］とし、キャパシタに電源
電圧V_CC［Ｖ］を印加できるようにし、蓄積できる電荷
量の増加を図るようにしている。

［従来の技術］ 従来のDRAMの一例 従来、ワード線にブースト電圧を供給するようになさ
れたDRAMとして、第13図及び第14図にそれぞれその要部
回路図及びタイムチャートを示すようなものが提案され
ている。

図中、１はブースト電圧発生回路、２は1/4プリデコ
ーダ、３はワードメインデコーダであり、このDRAMは行
アドレス信号を５ビットで構成するものである。

（１）ブースト電圧発生回路１の構成 ブースト電圧発生回路１は、nMOS4、コンデンサ５、
チャージアップ信号入力端子６及びインバータ７、８を
設けて構成されている。なお、コンデンサ５は、nMOSに
よって構成されている。

ここに、nMOS4はそのドレインを電源線９に接続さ
れ、そのソースをコンデンサ５の一端に接続されてい
る。なお、このnMOS4のゲートには第14図Ｃに示すよう
な第１リセット信号RES₁が供給される。

また、チャージアップ信号入力端子６は、インバータ
７の入力端子に接続され、インバータ７の出力端子は、
インバータ８の入力端子に接続され、インバータ８の出
力端子は、コンデンサ５の他端に接続されている。な
お、チャージアップ信号入力端子６には第14図Ｂに示す
ようなチャージアップ信号CUが供給される。

（２）ブースト電圧発生回路１の動作 第14図において、例えばＴ＝t₁では、チャージアッ
プ信号CUはローレベル“L"の状態にあるので、コンデン
サ５の他端は接地電位０［Ｖ］にされている。また、第
１リセット信号RES₁はハイレベル“H"にあるので、nMOS
4はオン状態とされている。この結果、Ｔ＝t₁において
は、nMOS4のドレインと、コンデンサ５の一端との接続
中点（以下、ノードN₁という）の電圧はV_CC−V_th［Ｖ］
となっている。

その後、Ｔ＝t₂で、▲▼（row address stro
be）信号がローレベル“L"になると、所定時間遅延して
Ｔ＝t₃で、第１リセット信号RES₁がローレベル“L"にな
る。この結果、nMOS4はオフ状態になるか、チャージア
ップ信号CUはローレベル“L"の状態にあるので、コンデ
ンサ５の他端は接地電位０［Ｖ］を維持する。

したがって、Ｔ＝t₃においては、ノードN₁の電位はV
_CC−V_th［Ｖ］を維持している。

その後、Ｔ＝t₄になると、チャージアップ信号CUは
ハイレベル“H"になり、これに応答してコンデンサ５の
他端には電源電圧V_CC［Ｖ］が印加される。このため、
コンデンサ５はチャージアップされて、その一端、即
ち、ノードN₁の電圧は押し上げられる。本例において
は、この場合、ノードN₁の電圧が1.5V_CC［Ｖ］となるよ
うにコンデンサ５の容量が決定されている。

（３）1/4プリデコーダ２の構成 1/4プリデコーダ２はｐチャネル絶縁ゲート型電界効
果トランジスタ（以下、pMOSという）10、nMOS11、12、
13、14、15及びインバータ16、17を設けて構成されてい
る。

ここに、pMOS10は、そのソースを電源線18に接続さ
れ、そのドレインをnMOS11のドレインに接続されてい
る。また、nMOS11のソースはnMOS12のドレインに接続さ
れ、nMOS12のソースは接地されている。

なお、pMOS10のゲートには、第14図Ｅに示すような第
２リセット信号RES₂が入力される。また、nMOS11及び12
のゲートには、それぞれ第14図Ｆ及びＧに示すようなタ
イミングで、行アドレス信号A₁及びA₂が入力される。

また、pMOS10のドレインとnMOS11のドレインとの接続
中点（以下、ノードN₂という）は、インバータ16の入力
端子、インバータ17の出力端子及びnMOS15のゲートに接
続されている。また、インバータ16の出力端子とインバ
ータ17の入力端子は接続され、その接続中点（以下、ノ
ードN₃という）はnMOS13のドレインに接続され、nMOS13
のソースはnMOS14のゲートに接続されている。

また、nMOS14は、そのドレインをノードN₁に接続さ
れ、そのソースをnMOS15のドレインに接続されている。
また、nMOS15はそのソースを接地されている。

（４）1/4プリデコーダ２の動作 まず、Ｔ＝t₁では、第２リセット信号RES₂及びアド
レス信号A₁、A₂はローレベル“L"にあるので、pMOS10は
オン状態、nMOS11、12はオフ状態とされている。この結
果、ノードN₂の電圧はV_CC［Ｖ］、ノードN₃及びノードN
₄の電圧は共に０［Ｖ］にされており、nMOS14はオフ状
態とされている。他方、nMOS15は、そのゲート電圧をV
_CC［Ｖ］にされているので、オン状態となっている。

したがって、Ｔ＝t₁においては、ノードN₅の電圧は０
［Ｖ］にされている。

その後、Ｔ＝t₃において、第２リセット信号RES₂及
び行アドレスA₁、A₂がハイレベル“H"になると、pMOS10
はオフ状態、nMOS11、12はオン状態になる。この結果、
ノードN₂の電圧は０［Ｖ］、ノードN₃の電圧はV
_CC［Ｖ］、ノードN₄の電圧はV_CC−V_th［Ｖ］となり、nM
OS14はオン状態となる。他方、nMOS15は、そのゲート電
圧を０［Ｖ］にされるので、オフ状態となる。

したがって、Ｔ＝t₃の後、ノードN₅の電圧は、V_CC−2
V_th［Ｖ］となる。

その後、Ｔ＝t₄になると、上述したようにノードN₁
の電圧は1.5V_CC［Ｖ］になる。この結果、ノードN₄の電
圧はnMOS14のゲート・ドレイン間の寄生容量によって押
し上げられ、1.5V_CC［Ｖ］以上になる。したがって、ノ
ードN₅の電圧は1.5V_CC［Ｖ］に上昇する。

（５）ワードメインデコーダ３の構成 ワードメインデコーダ３は、pMOS19、nMOS20、21、2
2、23、24、25及びインバータ26、27を設けて構成され
ている。

ここに、pMOS19は、そのソースを電源線28に接続さ
れ、そのドレインをnMOS20のドレインに接続されてい
る。また、nMOS20のソースはnMOS21のドレインに接続さ
れ、nMOS21のソースはnMOS22のドレインに接続され、nM
OSのソースは接地されている。

なお、pMOS19のゲートには、第14図Ｌに示すような第
３リセット信号RES₃が入力される。また、nMOS20、21、
22のゲートには、それぞれ第14図Ｍ、Ｎ、Ｏに示すよう
なタイミングで、行アドレス信号A₃、A₄、A₅が入力され
る。

また、pMOS19のドレインとnMOS20のドレインとの接続
中点（以下、ノードN₆という）は、インバータ26の入力
端子、インバータ27の出力端子及びnMOS25のゲートに接
続されている。また、インバータ26の出力端子とインバ
ータ27の入力端子は接続され、その接続中点（以下、ノ
ードN₇という）はnMOS23のドレインに接続され、nMOS23
のソースはnMOS24のゲートに接続されている。

また、nMOS24は、そのドレインをノードN₅に接続さ
れ、そのソースをnMOS25のドレインに接続されている。
また、nMOS25はそのソースを接地されている。また、nM
OS24のソースとnMOS25のドレインとの接続中点はワード
線WL₀に接続されている。

（６）ワードメインデコーダ３の動作 まず、Ｔ＝t₁では、第３リセット信号RES₃及びアド
レス信号A₃、A₄、A₅はローレベル“L"にあるので、pMOS
19はオン状態、nMOS20、21、22はオフ状態となってい
る。この結果、ノードN₆の電圧はV_CC［Ｖ］、ノードN₇
及びノードN₈の電圧は０［Ｖ］とされており、nMOS204
はオフ状態とされている。他方、nMOS25は、そのゲート
電圧をV_CC［Ｖ］とされているので、オン状態になって
いる。

したがって、Ｔ＝t₁においては、ワード線WL₀の電圧
は０［Ｖ］とされている。

その後、Ｔ＝t₃で、第３リセット信号RES₃及び行ア
ドレス信号A₃、A₄、A₅がハイレベル“H"になると、pMOS
19はオフ状態、nMOS20、21、22はオン状態になる。この
結果、ノードN₆の電圧は０［Ｖ］、ノードN₇の電圧はV
_CC［Ｖ］、ノードN₈の電圧はV_CC−V_th［Ｖ］となり、nM
OS24はオン状態となる。他方、nMOS25は、そのゲート電
圧を０［Ｖ］にされるので、オフ状態となる。

したがって、Ｔ＝t₃の後、ワード線WL₀の電圧はV_CC−
V_th［Ｖ］となる。

その後、Ｔ＝t₄になると、上述したようにノードN₅
の電圧は1.5V_CC［Ｖ］に上昇する。このとき、nMOS24の
ゲート・ドレイン間容量によって、ノードN₈の電圧は押
し上げられ、1.5V_CC［Ｖ］以上になる。この結果、ワー
ド線WL₀の電圧は1.5V_CC［Ｖ］となり、活性化される。

（７）第13図従来例が有する問題点 かかる第13図従来例のDRMAにおいては、ノードN₄、N₈
の電圧は、1.5V_CC［Ｖ］以上に上昇してしまうので、nM
OS14、24のゲート酸化膜の耐圧、即ち、信頼性が問題と
なる。特に、加速試験を行う場合に問題となる。

また、例えば、ノードN₅の充電時において、ノードN₄
の電圧と、ノードN₅の電圧とを比較すると、第15図に波
形図を示すように、ノードN₅の充電が進むにつれて、nM
OS14のゲート・ソース間電圧V_GSが小さくなるため、オ
ーバドライブが小さくなり、充電に時間がかかり、電流
駆動力が低下すると共に、高速化が図れないという問題
点があった。なお、nMOS24についても同様のことがいえ
る。

従来のDRAMの他の例 そこで、かかる第13図従来例が有する問題点を解消す
るものとして第16図及び第17図にそれぞれその要部回路
図及びタイムチャートに示すようなDRAMが提案されてい
る。なお、この第16図例においては、要部としてブース
ト電圧発生回路１及び1/4プリデコーダ29のみを記載
し、ワードメインデコーダについては、その記載を省略
している。

（１）1/4プリデコーダ29の構成 1/4プリデコーダ29はpMOS30、31、32、nMOS33、34、3
5、36、37、ナンド回路28及びインバータ29を設けて構
成されている。

ここに、第２リセット信号RES₂は第17図Ｅに示すタイ
ミングで供給され、nMOS33及び37のゲートに入力され
る。また、行アドレス信号A₁及びA₂は、それぞれ第17図
Ｆ及びＧに示すタイミングで供給され、それぞれナンド
回路38の第１及び第２の入力端子に入力される。また、
ナンド回路38の第３の入力端子はチャージアップ信号入
力端子６に接続されている。

また、ナンド回路38の出力端子はインバータ39の入力
端子及びnMOS34のゲートに接続され、インバータ39の出
力端子はnMOS35のゲートに接続されている。

また、pMOS30、31、32は、すべてそのソースをノード
N₁に接続されている。これらpMOS30、31、32は、Ｎウエ
ルに形成されており、このＮウエルもノードN₁に接続さ
れている。

また、pMOS30のドレインはnMOS33及び34のドレインに
接続され、これらnMOS33及び34のソースは接地されてい
る。また、pMOS30のドレインとnMOS33及び34のドレイン
との接続中点（以下、ノードN₁₁という）はpMOS31のゲ
ートに接続されている。

また、pMOS31のドレインはnMOS35のドレインに接続さ
れ、nMOS35のソースは接地されている。これらpMOS31の
ドレインとnMOS35のドレイとの接続中点（以下、ノード
N₁₂という）はpMOS30、32及びnMOS36のゲートに接続さ
れている。

また、pMOS32のドレインはnMOS36のドレインに接続さ
れ、nMOS36のソースは接地されている。これらpMOS32の
ドレインとnMOS36のドレインとの接続中点（以下、ノー
ドN₁₃という）はnMOS37のドレイン及びワードメインデ
コーダ（図示せず）に接続されている。

（２）1/4プリデコーダ29の動作 第17図において、Ｔ＝t₁では、ノードN₁の電圧がV
_CC−V_th［Ｖ］となっている点は、第13図従来例の場合
と同様である。

また、Ｔ＝t₁では、第２リセット信号RES₂はハイレベ
ル“H"にあるから、nMOS33及び37はオン状態とされてい
る。また、アドレス信号A₁、A₂はローレベル“L"にある
から、ノードN₉の電圧はハイレベル“H"、ノードN₁₀の
電圧はローレベル“L"となり、nMOS34はオン状態、nMOS
35はオフ状態とされている。この結果、ノードN₁₁はロ
ーレベル“L"、ノードN₁₂はハイレベル“H"となり、pMO
S31、nMOS36はオン状態、pMOS30、32はオフ状態とされ
ている。

したがって、Ｔ＝t₁においては、ノードN₁₃は０
［Ｖ］にされている。

その後、Ｔ＝t₃で、第２リセット信号RES₂がローレ
ベル“L"となると、nMOS33、37がオフ状態となり、ま
た、続いて、アドレス信号A₁及びA₂がハイレベル“H"に
なり、更に、Ｔ＝t₄で、チャージアップ信号CUがハイレ
ベル“H"になると、ノードN₉がローレベル“L"、ノード
N₁₀がハイレベル“H"になり、nMOS34がオフ状態、nMOS3
5がオン状態となる。この結果、ノードN₁₁は、ハイレベ
ル“H"、ノードN₁₂はローレベル“L"となり、pMOS31、n
MOS36がオフ状態、pMOS30、32がオン状態となる。

したがって、Ｔ＝t₄の後、ノードN₁₃の電圧は1.5V_CC
［Ｖ］に上昇する。

（３）第16図従来例の利点 かかる第16図従来例のDRAMにおいては、伝送ゲートを
なすpMOS32のゲートには、即ちノードN₁₂にはブースト
電圧以上の電圧は印加されないので、その信頼性の向上
を図ることができる。

また、ノードN₁₃の充電時におけるノードN₁、N₁₁、N
₁₂、N₁₃の電圧を比較すると、第18図に波形図に示すよ
うに、充電時にはノードN₁₂の電圧が０［Ｖ］となるた
め、pMOS32のゲート・ソース間電位V_GSが充電の最終時
においてノードN₁のブースト電圧、例えば1.5V_CC［Ｖ］
となるので、オーバドライブが大きいという利点もあ
る。

［発明が解決しようとする課題］ しかしながら、かかる第16図従来例のDRAMにおいて
は、第１リセット信号RES₁をローレベル“L"にしてから
チャージアップ信号CUをハイレベル“H"にするため、ノ
ードN₁の電圧をブーストするに際し、時間的遅れが生じ
てしまう。

また、ノードN₁₃をリセットする場合には、まず、チ
ャージアップ信号CUをローレベル“L"とし、ノードN₁の
電圧を1.5V_CCから下降させるが、場合によっては、V_SS
に近くまで下降し、ノードN₁₂のハイレベル“H"を不安
定としてしまう。続いて第１リセット信号RES₁が立ち上
がることにより、ノードN₁がV_CC−V_thとなり、ノードN
₁₂が安定なハイレベル“H"となってpMOS32をオフ状態、
nMOS36をオン状態とし、ノードN₁₃を放電することにな
る。このため、リセットに時間的遅れが生じてしまう。

このように、第16図従来例のDRAMにおいては、ノード
N₁の電圧をブーストする場合及びノードN₁₃をリセット
する場合の時間的遅れが高速化を図る妨げになってい
た。

また、第16図従来例のように、ある信号に同期したブ
ースト方式の場合においては、DRAMのファンクションの
１つであるスタティック・コラム・モードにおけるアド
レス等の非同期信号ではブースト容量を充電する時間が
とれず、ブースト電圧が下がってしまうという問題点も
あった。

本発明は、かかる点に鑑み、Ｎウエルに形成したpMOS
を伝送ゲートとしてブースト電圧を伝送する利点を維持
し、更に、ブースト電圧伝送路の充放電にかかる時間を
短縮し、高速化を図ることができるようにした半導体記
憶装置を提供することを目的とする。

［課題を解決するための手段］ 本発明の半導体記憶装置は、定常的なブースト電圧を
発生するブースト電圧発生回路と、Ｎウエルに形成され
たpMOSとを設け、前記ブースト電圧発生回路が発生する
前記ブースト電圧を前記Ｎウエルにバイアス電圧として
供給するとともに、前記ブースト電圧を前記pMOSを伝送
ゲートとして前記ブースト電圧を必要とする回路に伝送
するようにしたものである。

ここに、第１図は本発明の原理説明図である。この第
１図において、40はブースト電圧発生回路、41はpMOS、
42はブースト電圧を必要とする回路（負荷）であり、pM
OS41はＰ型シリコン基板43に形成されたＮウエル44にP⁺
拡散層からなるソース45及びドレイン46を設けるととも
に、ゲート酸化膜47を介してゲート電極48を設けて構成
されており、ゲート電極48には制御信号S_Gが供給され
る。なお、ブースト電圧V_BOは、ソース45に供給される
ことによってブースト電圧V_BOを必要とする回路42に伝
送される。また、ブースト電圧V_BOは、Ｎウエル44に形
成されたN⁺拡散層49を介してＮウエル44にバイアス電圧
として供給される。

［作用］ 本発明においては、ブースト電圧発生回路40が発生す
る定常的なブースト電圧V_BOをpMOS41の一方の被制御領
域、例えば、ソース45に供給するようになされているの
で、pMOS41のソース45に接続された伝送路L₁は、常にブ
ースト電圧V_BOに充電されている。即ち、第16図従来例
のように、ある信号（RES₁）に同期させてpMOS41のソー
スに接続された伝送路L₁をブースト電圧V_BOに押し上げ
る必要がない。したがって、ブースト電圧V_BOを必要と
する回路42を駆動する場合に時間的遅延が生じない。

また、ブースト電圧V_BOを必要とする回路42に接続さ
れ伝送路L₂、即ち、pMOS41のドレインに接続された伝送
路L₂をリセットする場合、ソースに接続された伝送路L₁
の電圧を立ち下げる必要がない。したがって、短時間で
ドレインに接続された伝送路L₂のリセットを行うことが
できる。

［実施例］ 以下、第２図ないし第12図を参照して、本発明の各種
実施例につき説明するが、本発明は、これら実施例に限
定されるものではない。なお、これら実施例は、すべて
本発明をDRAMに適用した場合である。

第１実施例 第２図は本発明の第１実施例の要部を示す回路図であ
って、本実施例のDRAMは、その要部を、ブースト電圧発
生回路50、1/4プリデコーダ51及びワードメインデコー
ダ52を設けて構成されており、その他については、従来
周知のように構成されている。

（１）ブースト電圧発生回路50の構成 ブースト電圧発生回路50は、リング発振回路53、コン
デンサ54及びnMOS55、56を設けて構成されている。

ここに、リング発振回路53はインバータ57、58、59を
リング状に接続して構成され、インバータ59の出力端子
をコンデンサ54の一端に接続されている。このコンデン
サ54はnMOSにより構成されており、その他端をnMOS55の
ソース及びnMOS56のドレイン及びゲートに接続されてい
る。

また、nMOS55のゲート及びドレインは電源線60に接続
されている。また、nMOS56のソースはブースト電圧出力
端子61に接続されている。

（２）ブースト電圧発生回路50の動作 ノードN₁₄には、nMOS55によってV_CC−V_th［Ｖ］が供
給される。他方、リング発振回路53からは発振電圧が出
力され、ノードN₁₅の電圧は、第３図Ａに示すように変
化する。

したがって、コンデンサ54はチャージアップされ、ノ
ードN₁₄の電圧は押し上げられて、第３図Ｂに示すよう
になり、この電圧がnMOS56を介してブースト電圧出力端
子61に供給される。ここに、この電圧は出力側の容量に
よって平滑され、ブースト電圧出力端子61からは第３図
Ｃに示すような定常的なブースト電圧V_BOが出力され
る。

本実施例においては、このブースト電圧V_BOが1.5V_CC
［Ｖ］となるようにコンデンサ54の容量が決定されてい
る。

（３）1/4プリデコーダ51の構成 1/4プリデコーダ51はpMOS62、63、64、nMOS65、66、6
7、68、ナンド回路69及びインバータ70を設けて構成さ
れている。

ここに、第２リセット信号RES₂は第４図Ｂに示すタイ
ミングで供給され、nMOS65のゲートに入力される。ま
た、行アドレス信号A₁、A₂は第４図Ｃに示すタイミング
で供給され、それぞれナンド回路69の第１及び第２の入
力端子に入力される。

また、ナンド回路69の出力端子はインバータ70の入力
端子及びnMOS66のゲートに接続されている。また、イン
バータ70の出力端子はnMOS67のゲートに接続されてい
る。

また、pMOS62、63、64のソースは、ブースト電圧発生
回路50のブースト電圧出力端子61に接続されている。こ
れらpMOS62、63、64はＮウエルに形成されており、この
Ｎウエルもブースト電圧発生回路50のブースト電圧出力
端子61に接続されている。

また、pMOS62のドレインはnMOS65及び66のドレインに
接続され、これらnMOS65及び66のソースはともに接地さ
れている。また、pMOS62のドレインと、nMOS65及び66の
ドレインとの接続中点（以下、ノードN₁₆という）はpMO
S63のゲートに接続されている。

また、pMOS63のドレインはnMOS67のドレインに接続さ
れ、nMOS67のソースは接地されている。これらpMOS63の
ドレインとnMOS67のドレインとの接続中点（以下、ノー
ドN₁₇という）は、pMOS62、64、nMOS68のゲートに接続
されている。

また、pMOS64のドレインはnMOS68のドレインに接続さ
れ、nMOS68のソースは接地されている。

（４）1/4プリデコーダ51の動作 まず、第４図において、Ｔ＝t₁においては、第２リ
セット信号RES₂はハイレベル“H"、行アドレス信号A₁、
A₂はローレベル“L"になっている。この結果、nMOS65、
66はオン状態、ノードN₁₆は０［Ｖ］となり、pMOS63は
オン状態とされる。また、nMOS67はオフ状態となるの
で、ノードN₁₇は1.5V_CC［Ｖ］となり、pMOS62、64はオ
フ状態、nMOS68はオン状態となる。したがって、この時
点では、pMOS64のドレインのnMOS68のドレインとの接続
中点（以下、ノードN₁₈という）の電圧は、０［Ｖ］に
されている。

その後、第４図Ａに示すように▲▼がローレ
ベル“L"になると、これに同期して、所定時間後、第２
リセット信号RES₂がローレベル“L"になり、更に続い
て、行アドレス信号A₁、A₂がハイレベル“H"になる。

この結果、nMOS65及び66がオフ状態、nMOS67がオン状
態となり、ノードN₁₇が０［Ｖ］になって、pMOS62をオ
ン状態とする。このため、ノードN₁₆は1.5V_CC［Ｖ］と
なり、nMOS68がオフ状態となる。

また、pMOS64がオン状態、nMOS68がオフ状態となるの
で、ノードN₁₈は、1.5V_CC［Ｖ］に上昇する。

また、その後、第２リセット信号RES₂がハイレベル
“H"、行アドレス信号A₁、A₂がローレベル“L"になる
と、nMOS65、66はオン状態となり、ノードN₁₆は０
［Ｖ］となって、pMOS63はオン状態となる。また、nMOS
67はオフ状態となるので、ノードN₁₇は、1.5V_CC［Ｖ］
となり、pMOS62及び64はオフ状態、nMOS68はオン状態と
なる。したがって、この時点で、ノードN₁₈の電圧は、
０［Ｖ］に下降する。

（５）ワードメインデコーダ52の構成 ワードメインデコーダ52は、pMOS71、72、73及びnMOS
74、75、76、77、78、79、80を設けて構成されている。

ここに、pMOS71、72、73のソースはノードN₁₈に接続
されている。これらpMOS71、72、73はＮウエルに構成さ
れており、このＮウエルにも、ノードN₁₈に接続されて
いる。

また、pMOS71のドレインはnMOS74及び75のドレインに
接続され、これらnMOS74及び75のソースはともに接地さ
れている。なお、第３リセット信号RES₃は、第４図Ｇに
示すタイミングで供給され、nMOS74のゲートに入力され
る。

また、pMOS71のドレインとnMOS74及び75の接続中点
（以下、ノードN₁₉という）は、pMOS72及びnMOS76のゲ
ートに接続されている。

また、pMOS72のドレインはnMOS76のドレインに接続さ
れ、nMOS76のソースは接地されている。また、pMOS72の
ドレインとnMOS76のドレインとの接続中点（以下、ノー
ドN₂₀という）は、pMOS71、nMOS75、pMOS73、nMOS80の
ゲート及びnMOS77のドレインに接続されている。

また、nMOS77のソースはnMOS78のドレインに接続さ
れ、nMOS78のソースはnMOS79のドレインに接続され、nM
OS79のソースは接地されている。なお、行アドレス信号
A₃、A₄、A₅は第４図Ｊに示すタイミングで供給され、そ
れぞれnMOS77、78、79のゲートに入力される。

また、pMOS73のドレインはnMOS80のドレインに接続さ
れ、nMOS80のソースは接地されている。また、これらpM
OS73のドレインとnMOS80のドレインとの接続中点はワー
ド線WL₀に接続されている。

（６）ワードメインデコーダ52の動作 まず、Ｔ＝t₁では、第３リセット信号RES₃はハイレ
ベル“H"、行アドレス信号A₃、A₄、A₅はローレベル“L"
にあるので、nMOS74はオン状態、nMOS77、78、79はオフ
状態となっている。この結果、ノードN₁₉は０［Ｖ］に
なり、pMOS72はオン状態、nMOS76はオフ状態となり、ノ
ードN₂₀は1.5V_CC［Ｖ］になっている。したがって、ま
た、pMOS73はオフ状態、nMOS80はオン状態となってお
り、ワード線WL₀は０［Ｖ］となっている。

その後、第３リセット信号RES₃がローレベル“L"に
なると、nMOS74がオフ状態となり、また続いて、行アド
レス信号A₃、A₄、A₅がハイレベル“H"になると、nMOS7
7、78、79がオン状態となる。

この結果、ノードN₂₀は０［Ｖ］になり、pMOS71がオ
ン状態、nMOS75がオフ状態となって、ノードN₁₉が1.5V
_CC［Ｖ］となる。また、pMOS73がオン状態、nMOS74がオ
フ状態になる。したがって、ワード線WL₀の電圧は1.5V
_CC［Ｖ］となり、ワード線WL₀は活性化される。

また、その後、第３リセット信号RES₃がハイレベル
“H"、行アドレス信号A₃、A₄、A₅がローレベル“L"にな
ると、nMOS74はオン状態となり、ノードN₁₉は０［Ｖ］
となって、pMOS72はオン状態、nMOS76、77、78、79はオ
フ状態となる。この結果、ノードN₂₀は1.5V_CC［Ｖ］と
なり、pMOS71はオフ状態になる。また、pMOS73がオフ状
態、nMOS80がオン状態となるので、この時点で、ワード
線WL₀は、０［Ｖ］に下降し、リセットされる。

（７）第１実施例の効果 この第１実施例においては、ブースト電圧発生回路50
が発生する定常的なブースト電圧V_BOをpMOS64のソース
に供給するようにされているので、ノードN₂₁は常にブ
ースト電圧V_BOに充電されている。即ち、第16図従来例
のように、ある信号（RES₁）に同期させてノードN₂₁の
ブースト電圧V_BOに押し上げる必要がない。この結果、
ブースト電圧V_BOをノードN₁₈に伝送する場合に時間的遅
延が生じない。

また、ノードN₁₈をリセットする場合、ノードN₂₁の電
圧を立ち下げる必要がない。この結果、短時間のうちに
ドレインに接続されたノードN₁₈のリセットを行うこと
ができる。

したがって、この第１実施例によれば、高速化を図る
ことができる。

また、この第１実施例においては、ノードN₁₈をブー
スト電圧レベルに押し上げる場合、第４図Ｌに矢印Ｘで
示すように、ノードN₂₁の電圧が下がってしまうが、ブ
ースト電圧発生回路50のリング発振回路53の動作によっ
て直ちにブースト電圧レベルに立ち上げることができ、
ブースト電圧レベルを保証することができる。

第２実施例 第５図は本発明の第２実施例の要部を示す回路図であ
って、本実施例のDRAMは、その要部をブースト電圧発生
回路50、1/4プリデコーダ51及びワードメインデコーダ8
1を設けて構成されており、ワードメインデコーダ81の
部分のみ第１実施例と相違している。

ワードメインデコーダ81は、pMOS71、72のソース及び
Ｎウエルをブースト電圧発生回路50のブースト電圧出力
端子61に接続され、pMOS73のソース及びＮウエルをノー
ドN₁₈に接続され、その他については、第１実施例（第
２図例）のワードメインデコーダ52と同様に構成されて
いる。

かかる第２実施例によれば、第１実施例と同様の効果
が得られるほか、ノードN₁₈のリセット時、ノードN₂₀の
チャージアップをノードN₁₈の電圧レベルと独立して行
うことができるので、安定にリセットすることができる
という格別の効果を得ることができる。

第３実施例 第６図は本発明の第３実施例の要部を示す回路図であ
って、本実施例のDRAMは、その要部をブースト電圧発生
回路82、1/4プリデコーダ51、ワードメインデコーダ5
2、ブースト電圧検出回路83及びブースト電圧発生制御
回路84を設けて構成されており、ブースト電圧発生回路
82の部分及びブースト電圧検出回路83、ブースト電圧発
生制御回路84を付加した点において第１実施例と相違し
ている。

（１）ブースト電圧発生回路82の構成 ブースト電圧発生回路82は、第１実施例（第２図例）
のブースト電圧発生回路50において、リング発振回路53
の代わりに、リング発振回路85を設けるとともに、電圧
安定化用のコンデンサ86を設け、その他については、第
１実施例のブースト電圧発生回路50と同様に構成されて
いる。

ここに、リング発振回路85はナンド回路87の出力端子
をインバータ58の入力端子に接続し、インバータ58の出
力端子をインバータ59の入力端子に接続し、インバータ
59の出力端子をナンド回路87の一方の入力端子に接続し
て構成されている。

（２）ブースト電圧発生回路82の動作 リング発振回路85は、後述するブースト電圧発生制御
回路84によってナンド回路87の他方の入力端子をハイレ
ベル“H"にされている状態において、発振動作を行い、
ブースト電圧V_BO、即ち、ノードN₂₁の電圧を上昇させ、
また、ナンド回路87の他方の入力端子をローレベル“L"
にされている状態において、発振動作を停止し、ブース
ト電圧V_BO、即ち、ノードN₂₁の電圧を下降させる。

（３）ブースト電圧検出回路83の構成 ブースト電圧検出回路83は、ノードN₂₁の電圧V_N21が
下降してV_N21＝V₁＝V_CC＋2V_thになったとき、及び、ノ
ードN₂₁の電圧が上昇してV_N21＝V₂＝V_CC＋3V_thになった
ときを、それぞれ検出しようとするものであり、V_N21分
圧部88、V₁検出部89、V₂検出部90を設けて構成されてい
る。

ここに、V_N21分圧部88は、４個のpMOS91、92、93、94
を順方向にダイオード接続し、pMOS91のソースをノード
N₂₁に接続すると共に、pMOS94のゲート及びドレインを
接続し、その接続中点（以下、ノードN₂₂という）を抵
抗器95を介して接地して構成されている。

また、V₁検出部89は、pMOS96、97、98から構成されて
おり、pMOS96は、そのソースを電源線99に接続され、そ
のゲートを接地され、そのドレイをpMOS97のソースに接
続されている。また、pMOS97は、そのゲート及びドレイ
ンを接続し、その接続中点（以下、ノードN₂₃という）
をpMOS98のソースに接続されている。また、pMOS98は、
そのゲートをノードN₂₂に接続され、そのドレインを接
地されている。また、ノードN₂₃は、後述するブースト
電圧発生制御回路84を構成するフリップフロップ100の
入力端子に接続されている。

また、V₂検出部90は、pMOS101及び102から構成されて
おり、pMOS101は、そのソースを電源線99に接続され、
そのゲートを接地され、そのドレインをpMOS102のソー
スに接続されている。また、pMOS102は、そのゲートを
ノードN₂₂に接続され、そのドレインを接地されてい
る。また、pMOS101のドレインとpMOS102のソースの接続
中点（以下、ノードN₂という）は、インバータ103を介
してフリップフロップ100の入力端子に接続されてい
る。

（４）ブースト電圧検出回路83の動作 ノードN₂₃の電圧V_N22は、 V_N22＝V_N21−4V_th となる。ここに、pMOS98がオフする条件は、 V_CC−2V_th＜V_N22＝V_N21−4V_th、 即ち、 V_N21＞V_CC＋2V_th＝V₁ となる。また、pMOS102がオフする条件は V_CC−V_th＜V_N22＝V_N21−4V_th 即ち、 V_N21＞V_CC＋3V_th＝V₂ となる。

この結果、V_N21がV₁よりも下降した場合には、pMOS
98及び102はオン状態となり、ノードN₂₃及びN₂₄は、と
もにローレベル“L"になる。

その後、V_N21がV₁＜V_N21＜V₂になったときは、pMOS98
がオフ状態となり、ノードN₂₃は、ハイレベル“H"に反
転する。なお、pMOS102はオン状態のままで、ノードN₂₄
はローレベル“L"を維持する。

また、V_N21がV₂よりも上昇した場合には、pMOS98及び
102はともにオフ状態となり、ノードN₂₃はハイレベル
“H"を維持し、ノードN₂₄はハイレベル“H"に反転す
る。

（５）ブースト電圧発生制御回路84の構成 ブースト電圧発生制御回路84は、インバータ103、10
4、フリップフロップ100を設けて構成されており、フリ
ップフロップ100は、ナンド回路105、106から構成され
ている。ここに、Ｑ出力端子はインバータ104を介して
リング発振回路85のナンド回路87の他方の入力端子に接
続されている。

（６）ブースト電圧発生制御回路84の動作 いま仮に、ノードN₂₁の電圧V_N21がV₁よりも下降し
たとすると、ノードN₂₃及びN₂₄は、ともにローレベル
“L"になるので、フリップフロップ100の入力端子は
ハイレベル“H"、入力端子はローレベル“L"にされ
る。この結果、Ｑ出力端子はローレベル“L"を出力し、
ナンド回路87の他方の入力端子には、ハイレベル“H"が
供給される。したがって、この場合には、リング発振回
路85は発振動作を開始し、ノードN₂₁の電圧のV_N21を上
昇させる。

次に、ノードN₂₁の電圧V_N21がV₁＜V_N21＜V₂になる
と、ノードN₂₃はハイレベル“H"に反転し、ノードN₂₄は
ローレベル“L"を維持する。この結果、入力端子及び
入力端子はともにハイレベル“H"にされるので、Ｑ出
力端子の出力は変化せず、ローレベル“L"を維持する。
したがって、V₁＜V_N21＜V₂の場合には、ナンド回路87の
他方の入力端子には、ハイレベル“H"が供給されるの
で、リング発振回路85は発振動作を続け、ノードN₂₁の
電圧V_N21を更に上昇させる。

その後、ノードN₂₁の電圧V_N21がV₂よりも上昇する
と、ノードN₂₃及びN₂₄は、ともにハイレベル“H"になる
ので、入力端子はローレベル“L"に反転し、これに応
答して、Ｑ出力端子の出力は反転してハイレベル“H"と
なる。この結果、ナンド回路87の他方の入力端子にはロ
ーレベル“L"が供給される。したがって、この場合に
は、リング発振回路85は発振動作を停止し、ノードN₂₁
の電圧V_N21は下降を開始する。

そしてまた、ノードN₂₁の電圧V_N21がV₁よりも下降
すると、上述記載の動作を開始し、ノードN₂₁の電圧V
_N21を上昇させる。以後、同様な動作が繰り返される。

なお、第７図は、第３実施例の動作を示すタイムチャ
ートである。

（７）第３実施例の効果 この第３実施例によれば、第１実施例と同様の効果が
得られるほか、ブースト電圧発生回路82を構成するリン
グ発振回路85のスタンバイ電流をなくすことができるの
で、消費電力の低減化を図ることができるうという格別
の効果が得られる。

第４実施例 第８図は本発明の第４実施例の要部を示す回路図であ
って、本実施例は、第３実施例におけるワードメインデ
コーダ52を第２実施例に示すワードメインデコーダ81で
置き換えたものである。

かかる第４実施例によれば、第２実施例と同様の効果
が得られるほか、第３実施例と同様に、消費電力の低減
化を図ることができる。

第５実施例 第９図は本発明の第５実施例の要部を示す回路図であ
り、本実施例のDRAMは、内部降圧電源回路107を設け、
その他については、第１実施例と同様に構成したもので
ある。

内部降圧電源回路107は、pMOS108、109、110、111、1
12、113、nMOS114及び抵抗器115を設けて構成されてい
る。ここに、pMOS108、109、110、111、112、113は順方
向にダイオード接続され、pMOS8のソースを抵抗器15を
介して電源線116に接続されるとともに、nMOS114のゲー
トに接続されている。また、pMOS113のゲート及びドレ
インは接地されている。また、nMOS114は、そのドレイ
ンを電源線116に接続され、そのソースに降圧電圧V_CC′
を得られるようにされている。

かかる第５実施例においては、第１実施例と同様の効
果が得られるほか、外部電源電圧V_CCの変動に対して安
定なブースト電圧V_BOを得ることができるという格別の
効果が得られる。

第６実施例 第10図は本発明の第６実施例の要部を示す回路図であ
り、本実施例のDRAMは、第３実施例に第９図に示した内
部降圧電源回路107を適用したものである。

かかる第６実施例においては、第３実施例と同様の効
果が得られるほか、外部で電源電圧V_CCの変動に対して
安定なブースト電圧V_BOを得ることができるという格別
の効果が得られる。

第７実施例 第11図は本発明の第７実施例の要部を示す回路図であ
り、本実施例は本発明をアドレスバッファ116と、コラ
ムデコーダ117に適用した例であり、第12図はその動作
を示すタイムチャートである。なお、第11図において、
118、119はそれぞれ負荷容量を示している。

その他 第１実施例及び第２実施例においては、ブースト電圧
を1.5V_CC［Ｖ］とした場合につき述べたが、かかる電圧
値は製品の種類等によって適宜、決定されるものであ
る。

また、上述の実施例においては、本発明をDRAMの行デ
コーダ、アドレスバッファ及びコラムデコーダに適用し
た場合につき述べたが、その他、ブースト電圧を必要と
する回路に種々、適用することができる。

［発明の効果］ 本発明によれば、ブースト電圧発生回路が発生する定
常的なブースト電圧をpMOSの一方の被制御領域、例え
ば、ソースに供給するという構成を採用したことによ
り、pMOSのソースに接続された伝送路を常にブースト電
圧に充電し、第16図従来例のように、ある信号（RES₁）
に同期させて、pMOSのソースに接続された伝送路をブー
スト電圧に押し上げる必要がないので、ブースト電圧を
必要とする回路（負荷）を駆動する場合に時間的遅延を
生じさせない。また、ブースト電圧を必要とする回路
（負荷）に接続された伝送路、即ち、pMOSのドレインに
接続された伝送路をリセットする場合、ソースに接続さ
れた伝送路の電圧を立ち下げる必要がないので、短時間
のうちにドレインに接続された伝送路のリセットを行う
ことができる。したがって、高速化を図ることができる
という効果がある。

また、ブースト電圧発生回路が出力するブースト電圧
が第１の所定電圧値に下降したとき、第１の検出信号を
出力し、ブースト電圧が第１の所定電圧値よりも高い第
２の所定電圧値に上昇したとき、第２の検出信号を出力
するブースト電圧検出回路と、第１の検出信号に応答し
てブースト電圧を上昇させ、第２の検出信号に応答して
ブースト電圧を下降させるようにブースト電圧発生回路
を制御するブースト電圧発生制御回路とを設ける場合に
は、ブースト電圧発生回路を構成する発振回路のスタン
バイ電流をなくすことができるので、消費電力の低減化
を図ることができるという格別の効果が得られる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の第１実施例の要部を示す回路図、 第３図は本発明の第１実施例（第２図例）のブースト電
圧発生回路の動作を示すタイムチャート、 第４図は本発明の第１実施例（第２図例）の動作を示す
タイムチャート、 第５図は本発明の第２実施例の要部を示す回路図、 第６図は本発明の第３実施例の要部を示す回路図、 第７図は本発明の第３実施例（第６図例）の動作を示す
タイムチャート、 第８図は本発明の第４実施例の要部を示す回路図、 第９図は本発明の第５実施例の要部を示す回路図、 第10図は本発明の第６実施例の要部を示す回路図、 第11図は本発明の第７実施例の要部を示す回路図、 第12図は本発明の第７実施例（第11図例）の動作を示す
タイムチャート、 第13図は従来のDRAMの一例の要部を示す回路図、 第14図は第13図従来例の動作を説明するためのタイムチ
ャート、 第15図は第13図従来例の問題点を説明するための波形
図、 第16図は従来のDRAMの他の例の要部を示す回路図、 第17図は第16図従来例の動作を説明するためのタイムチ
ャート、 第18図は第16図従来例の利点を説明するための波形図で
ある。 40……ブースト電圧発生回路 41……pMOS 42……ブースト電圧を必要とする回路 V_BO……ブースト電圧 V_CC……電源電圧

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】電源線に接続され、該電源線の電位より高
   いブースト電圧を定常的に発生するブースト電圧発生回
   路と、 アドレス信号をデコードするアドレスデコーダ部と、 前記ブースト電圧に接続されたソースと、ワード線に接
   続されたドレインを有し、前記アドレスデコーダ部の出
   力に応答して前記ブースト電圧を前記ワード線に伝送す
   る第１のｐチャネル絶縁ゲート型電界効果トランジスタ
   を有し、 前記アドレスデコーダ部は、 前記ブースト電圧と第１の制御ノードの間及び、前記ブ
   ースト電圧と第２の制御ノードの間にそれぞれ接続さ
   れ、ゲートが互いに交差接続された第２及び第３のｐチ
   ャネル絶縁ゲート型電界効果トランジスタからなるラッ
   チ部と、 デコードされたアドレス信号に応答して前記ラッチ部を
   駆動する駆動部を有し、 前記第１及び第２の制御ノードの一方が前記第１のｐチ
   ャネル絶縁ゲート型電界効果トランジスタのゲートに接
   続されていること を特徴とする半導体記憶装置。
2. 【請求項２】前記駆動部は、 前記第１の制御ノードと接地線との間に接続され、前記
   デコードされたアドレス信号に応答して動作する第１の
   ｎチャネル絶縁ゲート型電界効果トランジスタと、 前記第２の制御ノードと前記接続線との間に接続され、
   前記デコードされたアドレス信号の反転信号に応答して
   動作する第２のｎチャネル絶縁ゲート型電界効果トラン
   ジスタ を有することを特徴とする請求項１記載の半導体記憶装
   置。
3. 【請求項３】前記接地線に接続されたソースと、前記ワ
   ード線に接続されたドレインと、前記第１及び第２の制
   御ノードの一方に接続されたゲートからなる第３のｎチ
   ャネル絶縁ゲート型電界効果トランジスタをさらに有す
   ることを特徴とする請求項１又は２記載の半導体記憶装
   置。
4. 【請求項４】前記電源線の電位は、外部電源電圧と等し
   いことを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】前記電源線は、内部降圧電源回路に接続さ
   れていることを特徴とする請求項１記載の半導体記憶装
   置。
6. 【請求項６】電源線に接続され、該電源線の電位より高
   いブースト電圧を定常的に発生するブースト電圧発生回
   路と、 第１のアドレス信号をデコードする第１のアドレスデコ
   ーダ部と、 第２のアドレス信号をデコードし、前記第１のアドレス
   デコーダ部の出力信号に応答してワード線を活性化する
   第２のアドレスデコーダ部を有し、 前記第１のアドレスデコーダ部は、 前記ブースト電圧と第１の制御ノードの間及び、前記ブ
   ースト電圧と第２の制御ノードの間にそれぞれ接続さ
   れ、ゲートが互いに交差接続された第１及び第２のｐチ
   ャネル絶縁ゲート型電界効果トランジスタからなるラッ
   チ部と、 前記第１のアドレス信号をデコードした第１のデコード
   信号に応答して前記ラッチ部を駆動する駆動部と、 ソースが前記ブースト電圧に接続され、前記第１の制御
   ノード又は前記第２の制御ノードにおける制御信号に応
   答して、出力線に前記ブースト電圧を伝送する第３のｐ
   チャネル絶縁ゲート型電界効果トランジスタを有し、 前記第２のアドレスデコーダ部は、 ソースが前記第１のアドレスデコーダ部の前記出力線に
   接続され、前記第２のアドレス信号をデコードした第２
   のデコード信号に応答して、前記ワード線に前記ブース
   ト電圧を伝送する第４のｐチャネル絶縁ゲート型電界効
   果トランジスタを有する ことを特徴とする半導体記憶装置。
7. 【請求項７】電源線に接続され、該電源線の電位より高
   いブースト電圧を定常的に発生するブースト電圧発生回
   路と、 アドレス信号を受け、前記ブースト電圧を振幅とする昇
   圧アドレス信号を生成するアドレスバッファ回路と、 前記昇圧アドレス信号をデコードしてコラム線を選択的
   に活性化するコラムデコーダを有し、 前記アドレスバッファ回路は、 前記ブースト電圧と第１の制御ノードの間及び、前記ブ
   ースト電圧と第２の制御ノードの間にそれぞれ接続さ
   れ、ゲートが互いに交差接続された第１及び第２のｐチ
   ャネル絶縁ゲート型電界効果トランジスタからなるラッ
   チ部と、 前記アドレス信号に応答して前記ラッチ部を駆動する駆
   動部と、 ソースが前記ブースト電圧に接続され、前記第１の制御
   ノード又は前記第２の制御ノードにおける制御信号に応
   答して、出力線に前記昇圧アドレス信号を出力する第３
   のｐチャネル絶縁ゲート型電界効果トランジスタを有
   し、 前記コラムデコーダは、 ソースが前記ブースト電圧に接続され、前記昇圧アドレ
   ス信号をデコードしたデコード信号に応答して、前記コ
   ラム線に前記ブースト電位を伝送する第４のｐチャネル
   絶縁ゲート型電界効果トランジスタを有する ことを特徴とする半導体記憶装置。
8. 【請求項８】前記ブースト電圧が、基準電圧より低下し
   た場合、検出信号を出力するブースト電圧検出回路と、 前記検出信号に応答して前記ブースト電圧を上昇させる
   ように前記ブースト電圧発生回路を制御するブースト電
   圧発生制御部 をさらに有することを特徴とする請求項１記載の半導体
   記憶装置。
9. 【請求項９】前記ブースト電圧が、基準電圧を越えた場
   合、検出信号を出力するブースト電圧検出回路と、 前記検出信号に応答して前記ブースト電圧を下降させる
   ように前記ブースト電圧発生回路を制御するブースト電
   圧発生制御部 をさらに有することを特徴とする請求項１記載の半導体
   記憶装置。
10. 【請求項１０】前記ブースト電圧が、第１の基準電圧よ
    り低下した場合、第１の検出信号を出力し、該第１の基
    準電圧よりも高い第２の基準電圧を越えた場合、第２の
    検出信号を出力するブースト電圧検出回路と、 前記第１の検出信号に応答して前記ブースト電圧を上昇
    させ、前記第２の検出信号に応答して前記ブースト電圧
    を下降させるように前記ブースト電圧発生回路を制御す
    るブースト電圧発生制御部 をさらに有することを特徴とする請求項１記載の半導体
    記憶装置。
11. 【請求項１１】前記ブースト電圧発生回路は、発振回路
    を有し、 前記ブースト電圧発生制御部は、該発振回路の動作／非
    動作を制御することを特徴とする請求項８乃至10のいず
    れかに記載の半導体記憶装置。
12. 【請求項１２】前記ブースト電圧発生回路は、前記ワー
    ド線が活性状態にあるか非活性状態にあるかにかかわら
    ず、前記ブースト電圧を定常的に発生することを特徴と
    する請求項１記載の半導体記憶装置。
13. 【請求項１３】前記ブースト電圧発生回路は、 ブースト容量と、 該ブースト容量の一端に電荷を充電する充電手段と、 該ブースト容量の他端にクロック信号を供給する発振回
    路を有し、 前記ブースト容量の一端の電位を、前記クロック信号に
    応答して周期的にブーストすることにより出力ノードに
    定常的に前記ブースト電圧を発生することを特徴とする
    請求項１記載の半導体記憶装置。
14. 【請求項１４】前記ブースト電圧発生回路は、さらに、 前記ブースト容量の一端と前記出力ノードとの間に設け
    られた電流逆流阻止手段と、 前記出力ノードに接続された安定化容量 を有することを特徴とする請求項13記載の半導体記憶装
    置。
15. 【請求項１５】前記ブースト電圧と基準電圧を比較して
    検出信号を出力するブースト電圧検出回路と、 前記検出信号に応答して、前記発振回路の動作／非動作
    を制御するブースト電圧発生制御部 をさらに有することを特徴とする請求項13記載の半導体
    記憶装置。