JP2662335B2 - ワードライン駆動回路 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置にお
いて、メモリセルをビットラインに接続する際のワード
ライン駆動を行うワードライン駆動回路に関するもの
で、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）におけるワードライン駆動回路に適した発明であ
る。
いて、メモリセルをビットラインに接続する際のワード
ライン駆動を行うワードライン駆動回路に関するもの
で、特にダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）におけるワードライン駆動回路に適した発明であ
る。
【０００２】
【従来の技術】一般に、ＤＲＡＭは１トランジスタと１
キャパシタとで構成されたメモリセルをもっており、こ
のトランジスタのゲートにはワードラインが、ソースに
はキャパシタが、そしてドレインにはビットラインがそ
れぞれ接続される。このようなメモリセルにおける情報
の記憶は、トランジスタをターンオンさせ、ビットライ
ン上の電圧をキャパシタに充電することによって行なわ
れる。一方、メモリサイクル（読出し又は書込みサイク
ル）以外の待機状態においては、ワードライン上の電圧
を接地電圧にリセットすることによってトランジスタが
ターンオフ状態となるので、キャパシタに充電された電
圧は維持される。
キャパシタとで構成されたメモリセルをもっており、こ
のトランジスタのゲートにはワードラインが、ソースに
はキャパシタが、そしてドレインにはビットラインがそ
れぞれ接続される。このようなメモリセルにおける情報
の記憶は、トランジスタをターンオンさせ、ビットライ
ン上の電圧をキャパシタに充電することによって行なわ
れる。一方、メモリサイクル（読出し又は書込みサイク
ル）以外の待機状態においては、ワードライン上の電圧
を接地電圧にリセットすることによってトランジスタが
ターンオフ状態となるので、キャパシタに充電された電
圧は維持される。
【０００３】このようなＤＲＡＭにおいては、高集積化
に伴ってトランジスタの占有面積が減少するため、トラ
ンジスタのチャネル長、チャネル幅を縮小しなければな
らない。例えば数十メガビットＤＲＡＭの製造にはサブ
ミクロン級のデザインルールが要求される。このデザイ
ンルールの縮小によるトランジスタのドレインのブレー
クダウン電圧の問題解決のために、使用する電圧も３ボ
ルト程度にする必要がある。また、デザインルールの縮
小によるトランジスタのチャネル長の短縮によって、ゲ
ート−ソース間の電圧がしきい電圧以下でもドレイン−
ソース間にサブスレッショールド電流が流れる、いわゆ
る短チャネル効果が発生する。そのため、メモリセルの
キャパシタに充電された電圧は、アクセストランジスタ
が待機状態でターンオフしているにもかかわらず、トラ
ンジスタのドレイン−ソースを通して放電されてしまう
ので、リフレッシュを迅速に短時間で行われなければな
らない問題が生じる。以上のような問題を解決するため
に、従来では、米国特許番号第４，６１０，００３号に
開示されたような技術が提案されている。
に伴ってトランジスタの占有面積が減少するため、トラ
ンジスタのチャネル長、チャネル幅を縮小しなければな
らない。例えば数十メガビットＤＲＡＭの製造にはサブ
ミクロン級のデザインルールが要求される。このデザイ
ンルールの縮小によるトランジスタのドレインのブレー
クダウン電圧の問題解決のために、使用する電圧も３ボ
ルト程度にする必要がある。また、デザインルールの縮
小によるトランジスタのチャネル長の短縮によって、ゲ
ート−ソース間の電圧がしきい電圧以下でもドレイン−
ソース間にサブスレッショールド電流が流れる、いわゆ
る短チャネル効果が発生する。そのため、メモリセルの
キャパシタに充電された電圧は、アクセストランジスタ
が待機状態でターンオフしているにもかかわらず、トラ
ンジスタのドレイン−ソースを通して放電されてしまう
ので、リフレッシュを迅速に短時間で行われなければな
らない問題が生じる。以上のような問題を解決するため
に、従来では、米国特許番号第４，６１０，００３号に
開示されたような技術が提案されている。
【０００４】図１にこのような従来の技術を示す。同図
には、キャパシタ２２、及びキャパシタ２２とビットラ
イン２６との間にソース−ドレインが接続されたトラン
ジスタ２４とからなるメモリセル２０と、トランジスタ
２４のドレインが接続されたビットライン２６と、トラ
ンジスタ２４のゲートが接続されたワードライン２８
と、このワードライン２８を駆動するワードライン駆動
回路とを示す。ワードライン駆動回路は、読出し／書込
み又はリフレッシュ（入出力と無関係な読出し書込み連
続動作）時にスイッチングトランジスタ１４を介してワ
ードライン２８を所定電圧へ駆動するための駆動回路１
０と、ワードライン２８の駆動の際、駆動回路１０の出
力に応答してスイッチングトランジスタ１４をターンオ
ンさせる制御回路１２と、所定のパルス幅を有する矩形
波のパルスを発生する発振器３４と、発振器３４からの
パルスに応答して負の電圧を発生し、キャパシタ３２を
充電するためのチャージポンプ回路３０と、チャージポ
ンプ回路３０の出力端とワードライン２８との間にドレ
イン−ソースが接続され、ゲートが制御回路１２の出力
を反転するインバータ１６の出力端に接続されたトラン
ジスタ１８と、から構成されている。尚、図中のトラン
ジスタはすべてＮチャネルＭＯＳトランジスタ(N chann
el MOS IG FET)であり、供給電源電圧Ｖｃは５ボルトで
ある。
には、キャパシタ２２、及びキャパシタ２２とビットラ
イン２６との間にソース−ドレインが接続されたトラン
ジスタ２４とからなるメモリセル２０と、トランジスタ
２４のドレインが接続されたビットライン２６と、トラ
ンジスタ２４のゲートが接続されたワードライン２８
と、このワードライン２８を駆動するワードライン駆動
回路とを示す。ワードライン駆動回路は、読出し／書込
み又はリフレッシュ（入出力と無関係な読出し書込み連
続動作）時にスイッチングトランジスタ１４を介してワ
ードライン２８を所定電圧へ駆動するための駆動回路１
０と、ワードライン２８の駆動の際、駆動回路１０の出
力に応答してスイッチングトランジスタ１４をターンオ
ンさせる制御回路１２と、所定のパルス幅を有する矩形
波のパルスを発生する発振器３４と、発振器３４からの
パルスに応答して負の電圧を発生し、キャパシタ３２を
充電するためのチャージポンプ回路３０と、チャージポ
ンプ回路３０の出力端とワードライン２８との間にドレ
イン−ソースが接続され、ゲートが制御回路１２の出力
を反転するインバータ１６の出力端に接続されたトラン
ジスタ１８と、から構成されている。尚、図中のトラン
ジスタはすべてＮチャネルＭＯＳトランジスタ(N chann
el MOS IG FET)であり、供給電源電圧Ｖｃは５ボルトで
ある。
【０００５】図２は、図１のメモリセル２０内のトラン
ジスタ２４に、ワードライン２８を通じて供給される電
圧を示しており、図１と関連させて説明する。メモリセ
ル２０を指定するアドレス信号によって駆動回路１０が
作動すると、駆動回路１０の出力は接地電圧の状態から
Ｖｃへ変化する。この電圧Ｖｃによって制御回路１２が
活性化し、スイッチングトランジスタ１４をターンオン
させるようにＶｃ＋Ｖth14（Ｖth14はスイッチングトラ
ンジスタ１４のしきい電圧）以上の電圧を発生する。こ
れにより、駆動回路１０の出力電圧Ｖｃがワードライン
２８に供給され、したがってワードライン２８の電圧は
Ｖｃとなり、アクセストランジスタ２４がターンオンす
る。一方、トランジスタ１８は、制御回路１２の出力を
インバータ１６によって反転させるのでターンオフの状
態である。このようになると、キャパシタ２２はトラン
ジスタ２４を介してビットライン２６に連結され、記憶
している情報をビットライン２６に出力する。
ジスタ２４に、ワードライン２８を通じて供給される電
圧を示しており、図１と関連させて説明する。メモリセ
ル２０を指定するアドレス信号によって駆動回路１０が
作動すると、駆動回路１０の出力は接地電圧の状態から
Ｖｃへ変化する。この電圧Ｖｃによって制御回路１２が
活性化し、スイッチングトランジスタ１４をターンオン
させるようにＶｃ＋Ｖth14（Ｖth14はスイッチングトラ
ンジスタ１４のしきい電圧）以上の電圧を発生する。こ
れにより、駆動回路１０の出力電圧Ｖｃがワードライン
２８に供給され、したがってワードライン２８の電圧は
Ｖｃとなり、アクセストランジスタ２４がターンオンす
る。一方、トランジスタ１８は、制御回路１２の出力を
インバータ１６によって反転させるのでターンオフの状
態である。このようになると、キャパシタ２２はトラン
ジスタ２４を介してビットライン２６に連結され、記憶
している情報をビットライン２６に出力する。
【０００６】その後、駆動回路１０がターンオフして接
地電圧を出力すると、これにしたがって制御回路１２が
接地電圧を発生するので、スイッチングトランジスタ１
４はターンオフし、そしてトランジスタ１８はターンオ
ンする。すると、キャパシタ３２に充電された−３ボル
トの負の電圧が、トランジスタ１８を介してワードライ
ン２８に伝送される。その結果、トランジスタ２４はサ
ブスレッショールド電流を防止すべく十分に遮断され
る。すなわち、キャパシタ２２がＶｃ（５ボルト）に充
電されている場合、ワードライン２８が負の電圧をもつ
ことにより、トランジスタ２４のゲート−ソース間の電
圧はそのしきい電圧よりはるかに低くなるので、キャパ
シタ２２の充電電荷の漏洩が防止される。
地電圧を出力すると、これにしたがって制御回路１２が
接地電圧を発生するので、スイッチングトランジスタ１
４はターンオフし、そしてトランジスタ１８はターンオ
ンする。すると、キャパシタ３２に充電された−３ボル
トの負の電圧が、トランジスタ１８を介してワードライ
ン２８に伝送される。その結果、トランジスタ２４はサ
ブスレッショールド電流を防止すべく十分に遮断され
る。すなわち、キャパシタ２２がＶｃ（５ボルト）に充
電されている場合、ワードライン２８が負の電圧をもつ
ことにより、トランジスタ２４のゲート−ソース間の電
圧はそのしきい電圧よりはるかに低くなるので、キャパ
シタ２２の充電電荷の漏洩が防止される。
【０００７】しかし、このような従来の技術では、読出
し／書込み動作（メモリサイクル）開始に伴うワードラ
イン選択時にワードラインの電圧は−３ボルトの非選択
電圧から５ボルトの選択電圧に急激に増加することにな
るので、チャージポンプ回路の負荷が大きいという問題
点がある。また、この急激な電圧変動は隣接したライン
に寄生容量により伝達され得るので、メモリ装置の誤動
作を招くおそれもある。さらに、高集積度のＤＲＡＭの
場合、チャージポンプ回路の負荷が急激に増加すること
による発振器の電源電圧のバンプ(bump)現象が原因とな
ってメモリ装置が誤動作してしまうという問題もある。
し／書込み動作（メモリサイクル）開始に伴うワードラ
イン選択時にワードラインの電圧は−３ボルトの非選択
電圧から５ボルトの選択電圧に急激に増加することにな
るので、チャージポンプ回路の負荷が大きいという問題
点がある。また、この急激な電圧変動は隣接したライン
に寄生容量により伝達され得るので、メモリ装置の誤動
作を招くおそれもある。さらに、高集積度のＤＲＡＭの
場合、チャージポンプ回路の負荷が急激に増加すること
による発振器の電源電圧のバンプ(bump)現象が原因とな
ってメモリ装置が誤動作してしまうという問題もある。
【０００８】
【発明が解決しようとする課題】したがって本発明は、
半導体メモリ装置におけるチャージポンプ回路の負荷を
軽減できるようなワードライン駆動回路を提供すること
を目的とする。また、ワードラインの急激な電圧変動を
抑制できるようなワードライン駆動回路の提供を目的と
する。さらに、信頼性の高い半導体メモリ装置のワード
ライン駆動回路を提供することを目的とする。
半導体メモリ装置におけるチャージポンプ回路の負荷を
軽減できるようなワードライン駆動回路を提供すること
を目的とする。また、ワードラインの急激な電圧変動を
抑制できるようなワードライン駆動回路の提供を目的と
する。さらに、信頼性の高い半導体メモリ装置のワード
ライン駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段及び作用】以上のような目
的を達成するためには、非メモリサイクルにおいてワー
ドラインを負の電圧に維持し、メモリサイクルにおいて
ワードラインを正の駆動電圧に維持するようになった半
導体メモリ装置のワードラインの駆動について、メモリ
サイクルの終了時、あるいはメモリサイクルの開始及び
終了時に、ワードラインを前記負の電圧と駆動電圧との
間の中間電圧へ一旦駆動してから前記各所定の電圧へ駆
動することが考えられる。
的を達成するためには、非メモリサイクルにおいてワー
ドラインを負の電圧に維持し、メモリサイクルにおいて
ワードラインを正の駆動電圧に維持するようになった半
導体メモリ装置のワードラインの駆動について、メモリ
サイクルの終了時、あるいはメモリサイクルの開始及び
終了時に、ワードラインを前記負の電圧と駆動電圧との
間の中間電圧へ一旦駆動してから前記各所定の電圧へ駆
動することが考えられる。
【００１０】このような駆動動作を可能とするため本発
明では、非メモリサイクルでワードラインを負の電圧に
するための負電圧供給回路と、メモリサイクルで入力さ
れるアドレス信号に応じて選択対象のワードラインを正
の駆動電圧に駆動する行デコーダ及び駆動手段と、を備
えてなる半導体メモリ装置のワードライン駆動回路につ
いて、スイッチ手段を介してワードラインと接地電圧端
との間に接続された整流機能をもつ電圧設定手段を有し
てなるリセット回路を備え、該リセット回路は、非メモ
リサイクルで前記負電圧供給回路の動作に先立ってスイ
ッチ手段がＯＮすることで電圧設定手段により前記負の
電圧と前記駆動電圧との間の中間電圧をワードラインに
設定し、そして、前記スイッチ手段がＯＮしている間に
前記負電圧供給回路が動作してワードラインを前記中間
電圧から前記負の電圧にするようになっていることを特
徴としたワードライン駆動回路を提供する。この他にも
一例として、非メモリサイクルでワードラインを負の電
圧にするための負電圧供給回路と、メモリサイクルで入
力されるアドレス信号に応じて選択対象のワードライン
を正の駆動電圧に駆動する行デコーダ及び駆動手段と、
を備えてなる半導体メモリ装置のワードライン駆動回路
について、ワードラインに接続され、行アドレスストロ
ーブ信号の立上がりに応答して提供される第１のリセッ
トクロックによりゲート制御される第１のリセットトラ
ンジスタと、ワードラインに接続され、行アドレススト
ローブ信号の立下がりに応答して提供される第２のリセ
ットクロックによりゲート制御される第２のリセットト
ランジスタと、を備え、選択対象のワードラインの駆動
に先立ち、第１のリセットトランジスタを介して前記負
の電圧と駆動電圧との間の中間電圧をワードラインへ供
給し、そして、ワードライン駆動終了後の前記負の電圧
供給に先立ち、第２のリセットトランジスタを介して前
記負の電圧と駆動電圧との間の中間電圧をワードライン
へ供給するようにした回路も考えられる。
明では、非メモリサイクルでワードラインを負の電圧に
するための負電圧供給回路と、メモリサイクルで入力さ
れるアドレス信号に応じて選択対象のワードラインを正
の駆動電圧に駆動する行デコーダ及び駆動手段と、を備
えてなる半導体メモリ装置のワードライン駆動回路につ
いて、スイッチ手段を介してワードラインと接地電圧端
との間に接続された整流機能をもつ電圧設定手段を有し
てなるリセット回路を備え、該リセット回路は、非メモ
リサイクルで前記負電圧供給回路の動作に先立ってスイ
ッチ手段がＯＮすることで電圧設定手段により前記負の
電圧と前記駆動電圧との間の中間電圧をワードラインに
設定し、そして、前記スイッチ手段がＯＮしている間に
前記負電圧供給回路が動作してワードラインを前記中間
電圧から前記負の電圧にするようになっていることを特
徴としたワードライン駆動回路を提供する。この他にも
一例として、非メモリサイクルでワードラインを負の電
圧にするための負電圧供給回路と、メモリサイクルで入
力されるアドレス信号に応じて選択対象のワードライン
を正の駆動電圧に駆動する行デコーダ及び駆動手段と、
を備えてなる半導体メモリ装置のワードライン駆動回路
について、ワードラインに接続され、行アドレスストロ
ーブ信号の立上がりに応答して提供される第１のリセッ
トクロックによりゲート制御される第１のリセットトラ
ンジスタと、ワードラインに接続され、行アドレススト
ローブ信号の立下がりに応答して提供される第２のリセ
ットクロックによりゲート制御される第２のリセットト
ランジスタと、を備え、選択対象のワードラインの駆動
に先立ち、第１のリセットトランジスタを介して前記負
の電圧と駆動電圧との間の中間電圧をワードラインへ供
給し、そして、ワードライン駆動終了後の前記負の電圧
供給に先立ち、第２のリセットトランジスタを介して前
記負の電圧と駆動電圧との間の中間電圧をワードライン
へ供給するようにした回路も考えられる。
【００１１】このようなワードライン駆動回路において
は、メモリセルのキャパシタに記憶された情報の漏洩を
より完全に防止するために、駆動電圧と中間電圧との差
の絶対値が、負の電圧と中間電圧との差の絶対値より大
きくなるようにするのが好ましい。
は、メモリセルのキャパシタに記憶された情報の漏洩を
より完全に防止するために、駆動電圧と中間電圧との差
の絶対値が、負の電圧と中間電圧との差の絶対値より大
きくなるようにするのが好ましい。
【００１２】
【実施例】以下、本発明によるワードライン駆動回路の
実施例を図面を参照して詳細に説明する。図３を参照す
ると分かるように、１個のトランジスタ５２と１個のキ
ャパシタ５４とから構成されたメモリセル５０が、ワー
ドライン４４とビットライン４６とが交叉する部分に接
続されている。キャパシタ５４の一方の電極５６は接地
電圧Ｖｓｓ、電源電圧Ｖｃｃ、又は所定電圧に接続され
る。尚、図３には、説明の便宜上１個のメモリセル５０
のみが図示されているが、ワードライン４４と多数のビ
ットラインとが交叉する部分にそれぞれメモリセルが接
続されているのはいうまでもない。ワードライン４４の
一端は第１スイッチングトランジスタ４２を介してワー
ドラインブースト回路４０に接続されており、そして第
１スイッチングトランジスタ４２のゲートは、ワードラ
インを選択する行デコーダ（図示せず）から供給される
ワードライン選択信号φWSに接続されている。ワードラ
インブースト回路４０、第１スイッチングトランジスタ
４２、及び行デコーダで行デコーダ及び駆動手段が構成
され、読出し／書込み動作（メモリサイクル）時に、行
デコーダからの信号φWSによってターンオンした第１ス
イッチングトランジスタ４２を介して、ワードラインブ
ースト回路４０から出力されるブースト電圧がワードラ
イン４４に印加される。この行デコーダ及び駆動手段は
１９８１年１０月号のIEEE Journal of Solid-state Ci
rcuits,SC-１６，Ｎｏ．５,page ４９３（又は米国特許
第４，６４９，５２３、第４，７０４，７０６参照）に
より公知のものである。
実施例を図面を参照して詳細に説明する。図３を参照す
ると分かるように、１個のトランジスタ５２と１個のキ
ャパシタ５４とから構成されたメモリセル５０が、ワー
ドライン４４とビットライン４６とが交叉する部分に接
続されている。キャパシタ５４の一方の電極５６は接地
電圧Ｖｓｓ、電源電圧Ｖｃｃ、又は所定電圧に接続され
る。尚、図３には、説明の便宜上１個のメモリセル５０
のみが図示されているが、ワードライン４４と多数のビ
ットラインとが交叉する部分にそれぞれメモリセルが接
続されているのはいうまでもない。ワードライン４４の
一端は第１スイッチングトランジスタ４２を介してワー
ドラインブースト回路４０に接続されており、そして第
１スイッチングトランジスタ４２のゲートは、ワードラ
インを選択する行デコーダ（図示せず）から供給される
ワードライン選択信号φWSに接続されている。ワードラ
インブースト回路４０、第１スイッチングトランジスタ
４２、及び行デコーダで行デコーダ及び駆動手段が構成
され、読出し／書込み動作（メモリサイクル）時に、行
デコーダからの信号φWSによってターンオンした第１ス
イッチングトランジスタ４２を介して、ワードラインブ
ースト回路４０から出力されるブースト電圧がワードラ
イン４４に印加される。この行デコーダ及び駆動手段は
１９８１年１０月号のIEEE Journal of Solid-state Ci
rcuits,SC-１６，Ｎｏ．５,page ４９３（又は米国特許
第４，６４９，５２３、第４，７０４，７０６参照）に
より公知のものである。
【００１３】上記の行デコーダ及び駆動手段からブース
ト電圧がワードライン４４に印加されることによって、
キャパシタ５４に記憶された情報（電圧Ｖｃｃ）をビッ
トライン４６に読出す、又はビットライン４６上の情報
（電圧Ｖｃｃ）をキャパシタ５４に書込む際に、トラン
ジスタ５２のしきい電圧による電圧降下の影響を受けず
にすむことは良く知られている。
ト電圧がワードライン４４に印加されることによって、
キャパシタ５４に記憶された情報（電圧Ｖｃｃ）をビッ
トライン４６に読出す、又はビットライン４６上の情報
（電圧Ｖｃｃ）をキャパシタ５４に書込む際に、トラン
ジスタ５２のしきい電圧による電圧降下の影響を受けず
にすむことは良く知られている。
【００１４】ワードライン４４の他端には、本発明の特
徴であるところの、読出し／書込み動作（メモリサイク
ル）の終了時にワードラインに中間電圧を設定するため
のリセット回路６０が接続されている。このリセット回
路６０は、ワードライン４４とＶｓｓとの間にリセット
トランジスタ６２とトランジスタ６４のドレイン−ソー
スを直列に接続して構成されている。リセットトランジ
スタ６２はゲートにメモリサイクルの終了時に発生され
るリセットクロックφR を受け、このリセットクロック
φR に応じてＯＮ・ＯＦＦするスイッチ手段となる。そ
してトランジスタ６４はゲートとドレインを共通に接続
したダイオード接続トランジスタで、これが電圧設定手
段となり中間電圧が設定される。すなわち、リセット回
路６０は、メモリサイクルの終了時にワードライン４４
上の電圧を中間電圧、つまりトランジスタ６４のしきい
電圧までリセットクロックφR に応答して降下させる。
徴であるところの、読出し／書込み動作（メモリサイク
ル）の終了時にワードラインに中間電圧を設定するため
のリセット回路６０が接続されている。このリセット回
路６０は、ワードライン４４とＶｓｓとの間にリセット
トランジスタ６２とトランジスタ６４のドレイン−ソー
スを直列に接続して構成されている。リセットトランジ
スタ６２はゲートにメモリサイクルの終了時に発生され
るリセットクロックφR を受け、このリセットクロック
φR に応じてＯＮ・ＯＦＦするスイッチ手段となる。そ
してトランジスタ６４はゲートとドレインを共通に接続
したダイオード接続トランジスタで、これが電圧設定手
段となり中間電圧が設定される。すなわち、リセット回
路６０は、メモリサイクルの終了時にワードライン４４
上の電圧を中間電圧、つまりトランジスタ６４のしきい
電圧までリセットクロックφR に応答して降下させる。
【００１５】負電圧供給回路７０は、ワードライン４４
に接続されており、リセットクロックφR に応答して上
記のように降下されたワードライン４４の電圧をそれ以
下の負の電圧−ＶWLO まで降下させる。この負電圧供給
回路７０は、例えば図１の発振器３４で発生されるよう
な所定周波数のパルス信号を入力端子７１で受け、これ
に応答して−ＶWLO を発生するチャージポンプ回路７２
と、リセットクロックφR を遅延させて制御クロックφ
STを発生する遅延回路７４と、制御クロックφSTに応答
して、チャージポンプ回路７２で発生された−ＶWLO を
ワードライン４４に印加するための第２スイッチングト
ランジスタ７６と、から構成されている。遅延回路７４
は、リセットクロックφR を反転する第１インバータ７
８及び第２インバータ８０と、第１、第２入力端子が第
１インバータ７８、第２インバータ８０にそれぞれ接続
されたＮＯＲゲート８４と、ＮＯＲゲート８４の第２入
力端子とＶｓｓとの間に接続されたキャパシタ８２と、
から構成されている。
に接続されており、リセットクロックφR に応答して上
記のように降下されたワードライン４４の電圧をそれ以
下の負の電圧−ＶWLO まで降下させる。この負電圧供給
回路７０は、例えば図１の発振器３４で発生されるよう
な所定周波数のパルス信号を入力端子７１で受け、これ
に応答して−ＶWLO を発生するチャージポンプ回路７２
と、リセットクロックφR を遅延させて制御クロックφ
STを発生する遅延回路７４と、制御クロックφSTに応答
して、チャージポンプ回路７２で発生された−ＶWLO を
ワードライン４４に印加するための第２スイッチングト
ランジスタ７６と、から構成されている。遅延回路７４
は、リセットクロックφR を反転する第１インバータ７
８及び第２インバータ８０と、第１、第２入力端子が第
１インバータ７８、第２インバータ８０にそれぞれ接続
されたＮＯＲゲート８４と、ＮＯＲゲート８４の第２入
力端子とＶｓｓとの間に接続されたキャパシタ８２と、
から構成されている。
【００１６】尚、図３に示すトランジスタはすべてＮチ
ャネルＭＯＳトランジスタである。
ャネルＭＯＳトランジスタである。
【００１７】以下、図４のタイミング図を参照して図３
に示したワードライン駆動回路の動作を詳細に説明す
る。メモリサイクルの開始前、ワードライン４４の電圧
（ＶWD）は−ＶWLO の負の電圧状態にある。メモリサイ
クルの開始時点ｔ１でリセットクロックφR が“ハイ”
から“ロウ”（Ｖｓｓ）に変化した後、時点ｔ２で制御
クロックφSTが“ロウ”となり、これによって第２スイ
ッチングトランジスタ７６がターンオフする。
に示したワードライン駆動回路の動作を詳細に説明す
る。メモリサイクルの開始前、ワードライン４４の電圧
（ＶWD）は−ＶWLO の負の電圧状態にある。メモリサイ
クルの開始時点ｔ１でリセットクロックφR が“ハイ”
から“ロウ”（Ｖｓｓ）に変化した後、時点ｔ２で制御
クロックφSTが“ロウ”となり、これによって第２スイ
ッチングトランジスタ７６がターンオフする。
【００１８】時点ｔ３で読出し／書込み動作を遂行する
ために信号φWSが“ロウ”から“ハイ”に変化すると第
１スイッチングトランジスタ４２がターンオンし、これ
によりワードラインブースト回路４０からワードライン
４４に駆動電圧が印加される。すなわち、時点ｔ３でま
ずＶｃｃが印加され、その後、時点ｔ４でブースト電圧
Ｖｃｃ＋ΔＶ（ΔＶはしきい電圧以上の電圧である）が
印加される。このように図中の時点ｔ４でブースト動作
が開始されるが、本発明はそのような動作に限定される
わけではないことに留意しなければならない。
ために信号φWSが“ロウ”から“ハイ”に変化すると第
１スイッチングトランジスタ４２がターンオンし、これ
によりワードラインブースト回路４０からワードライン
４４に駆動電圧が印加される。すなわち、時点ｔ３でま
ずＶｃｃが印加され、その後、時点ｔ４でブースト電圧
Ｖｃｃ＋ΔＶ（ΔＶはしきい電圧以上の電圧である）が
印加される。このように図中の時点ｔ４でブースト動作
が開始されるが、本発明はそのような動作に限定される
わけではないことに留意しなければならない。
【００１９】このブースト電圧Ｖｃｃ＋ΔＶによるメモ
リセル５０のキャパシタ５４からビットライン４６への
読出し動作及びその後のアクティブリストア(active re
store)動作後、又はビットライン４６からキャパシタ５
４への書込み動作後、第１スイッチングトランジスタ４
２は信号φWSによってターンオフする（メモリサイクル
の終了時点ｔ５）。
リセル５０のキャパシタ５４からビットライン４６への
読出し動作及びその後のアクティブリストア(active re
store)動作後、又はビットライン４６からキャパシタ５
４への書込み動作後、第１スイッチングトランジスタ４
２は信号φWSによってターンオフする（メモリサイクル
の終了時点ｔ５）。
【００２０】時点ｔ５又はｔ６でリセットクロックφR
は“ロウ”から“ハイ”へ変化し、これによりリセット
トランジスタ６２がターンオンするので、ワードライン
４４の電圧はトランジスタ６４のしきい電圧Ｖｔｈ（中
間電圧）まで降下する。
は“ロウ”から“ハイ”へ変化し、これによりリセット
トランジスタ６２がターンオンするので、ワードライン
４４の電圧はトランジスタ６４のしきい電圧Ｖｔｈ（中
間電圧）まで降下する。
【００２１】その後、リセットクロックφR を遅延回路
７４により遅延させて得る制御クロックφSTが“ロウ”
から“ハイ”に変化すると（時点ｔ８）、トランジスタ
７６がターンオンし、これによってワードライン４４上
の中間電圧Ｖｔｈはチャージポンプ回路７２へ放電さ
れ、そしてワードライン４４の電圧は−ＶWLO まで降下
する。
７４により遅延させて得る制御クロックφSTが“ロウ”
から“ハイ”に変化すると（時点ｔ８）、トランジスタ
７６がターンオンし、これによってワードライン４４上
の中間電圧Ｖｔｈはチャージポンプ回路７２へ放電さ
れ、そしてワードライン４４の電圧は−ＶWLO まで降下
する。
【００２２】そして、時点ｔ９でリセットクロックφR
は“ロウ”となり、時点ｔ１０で制御クロックφSTも
“ロウ”となる。
は“ロウ”となり、時点ｔ１０で制御クロックφSTも
“ロウ”となる。
【００２３】上記の実施例において、時点ｔ８とｔ９と
の間におけるリセットトランジスタ６２及び第２スイッ
チングトランジスタ７６の両方の導通状態は、チャージ
ポンプ回路７２の負荷を軽減させる効果をもつが、本発
明の特徴は、メモリサイクルの終了時にワードラインの
電圧を２段階に降下させることによって負電圧供給回路
の負荷を軽減させることにあるので、リセットトランジ
スタ６２がターンオフした後に第２スイッチングトラン
ジスタ７６がターンオンするようにリセットクロックφ
R 及び制御クロックφSTのタイミングを調節してもよ
い。また、時点ｔ７からｔ８までの時間は５〜１０μｓ
ｅｃ程度であるので、この短い時間において、負の電圧
と中間電圧との差の絶対値より駆動電圧と中間電圧との
差の絶対値の方を大きくすることで、効果的にキャパシ
タ５４の情報（特に論理“１”である５ボルトの充電電
圧）の漏洩を防止することができる。
の間におけるリセットトランジスタ６２及び第２スイッ
チングトランジスタ７６の両方の導通状態は、チャージ
ポンプ回路７２の負荷を軽減させる効果をもつが、本発
明の特徴は、メモリサイクルの終了時にワードラインの
電圧を２段階に降下させることによって負電圧供給回路
の負荷を軽減させることにあるので、リセットトランジ
スタ６２がターンオフした後に第２スイッチングトラン
ジスタ７６がターンオンするようにリセットクロックφ
R 及び制御クロックφSTのタイミングを調節してもよ
い。また、時点ｔ７からｔ８までの時間は５〜１０μｓ
ｅｃ程度であるので、この短い時間において、負の電圧
と中間電圧との差の絶対値より駆動電圧と中間電圧との
差の絶対値の方を大きくすることで、効果的にキャパシ
タ５４の情報（特に論理“１”である５ボルトの充電電
圧）の漏洩を防止することができる。
【００２４】図５は本発明によるワードライン駆動回路
の別の実施例を示している。尚、図中のトランジスタは
すべてＮチャネルＭＯＳトランジスタであり、図３の実
施例と同じ構成要素には同じ符号を付し、重複する説明
は省略する。負電圧発生器１００は、前述の発振器及び
図３に示したチャージポンプ回路７２から構成され、負
の電圧−ＶWLO を発生する。行デコーダ９０は通常のＮ
ＯＲ形のデコーダであって、ゲートにデコーダエネイブ
ル信号φRDE が供給され、Ｖｃｃとライン１０２との間
にドレイン−ソースが接続されたトランジスタ９２と、
各ドレイン−ソースがライン１０２とＶｓｓとの間に並
列に接続され、ゲートにアドレス信号が供給されるトラ
ンジスタ９４〜９８とから構成されている。ライン１０
２とノード１１４との間にはトランジスタ１０４がライ
ン１０２上の電圧をノード１１４に伝達するために接続
されている。このトランジスタ１０４のゲートにはＶｃ
ｃが印加されているが、タイミングクロック信号を印加
することもできる。ノード１１４には第１スイッチング
トランジスタ４２のゲート及びブーストキャパシタ１０
６の一方の電極が接続され、そしてブーストキャパシタ
１０６の他方の電極とトランジスタ４２のソースはワー
ドライン４４に接続されている。ワードライン４４とＶ
ｓｓとの間に、第１、第２リセットクロックφR1、φR2
に応じてワードライン４４に中間電圧としてＶｓｓを供
給するための第１、第２リセットトランジスタ１０８、
１１０が接続されている。ワードライン４４と負電圧発
生器１００との間にある第２スイッチングトランジスタ
７６は、制御クロックφN に応じて負電圧発生器１００
からの負の電圧をワードライン４４に印加する。また、
ワードライン４４とビットライン４６とが交叉する部分
に前述のメモリセル５０が接続されている。
の別の実施例を示している。尚、図中のトランジスタは
すべてＮチャネルＭＯＳトランジスタであり、図３の実
施例と同じ構成要素には同じ符号を付し、重複する説明
は省略する。負電圧発生器１００は、前述の発振器及び
図３に示したチャージポンプ回路７２から構成され、負
の電圧−ＶWLO を発生する。行デコーダ９０は通常のＮ
ＯＲ形のデコーダであって、ゲートにデコーダエネイブ
ル信号φRDE が供給され、Ｖｃｃとライン１０２との間
にドレイン−ソースが接続されたトランジスタ９２と、
各ドレイン−ソースがライン１０２とＶｓｓとの間に並
列に接続され、ゲートにアドレス信号が供給されるトラ
ンジスタ９４〜９８とから構成されている。ライン１０
２とノード１１４との間にはトランジスタ１０４がライ
ン１０２上の電圧をノード１１４に伝達するために接続
されている。このトランジスタ１０４のゲートにはＶｃ
ｃが印加されているが、タイミングクロック信号を印加
することもできる。ノード１１４には第１スイッチング
トランジスタ４２のゲート及びブーストキャパシタ１０
６の一方の電極が接続され、そしてブーストキャパシタ
１０６の他方の電極とトランジスタ４２のソースはワー
ドライン４４に接続されている。ワードライン４４とＶ
ｓｓとの間に、第１、第２リセットクロックφR1、φR2
に応じてワードライン４４に中間電圧としてＶｓｓを供
給するための第１、第２リセットトランジスタ１０８、
１１０が接続されている。ワードライン４４と負電圧発
生器１００との間にある第２スイッチングトランジスタ
７６は、制御クロックφN に応じて負電圧発生器１００
からの負の電圧をワードライン４４に印加する。また、
ワードライン４４とビットライン４６とが交叉する部分
に前述のメモリセル５０が接続されている。
【００２５】図６は図５に示す回路の波形図である。Ｄ
ＲＡＭでは外部から入力される行アドレスストローブ信
号をバッファ回路を介して内部用の行アドレスストロー
ブ信号反転ＲＡＳに変換する。この反転ＲＡＳはメモリ
サイクル（メモリの読出し又は書込み動作）において
“ロウ”を維持する。すなわち、反転ＲＡＳが“ハイ”
（Ｖｃｃ）から“ロウ”（Ｖｓｓ）へ立上がるときメモ
リサイクルが開始される。この反転ＲＡＳの“ハイ”か
ら“ロウ”への遷移は図７Ａに示す第１遷移検出器１４
０によって検知され、その結果、第１リセットクロック
φR1が第１遷移検出器１４０から得られる。このような
第１遷移検出器１４０は、２入力端子をもつＮＯＲゲー
ト１２０と、入力信号を反転して遅延するための奇数個
のインバータよりなる遅延回路１２２とから構成されて
おり、ＮＯＲゲート１２０の一方の入力端子は入力信号
に接続され、他方の入力端子は遅延回路１２２の出力に
接続されている。第１リセットクロックφR1の検出パル
ス１４２（図６）のパルス幅は遅延回路１２２を構成す
るインバータの個数により調整できる。
ＲＡＭでは外部から入力される行アドレスストローブ信
号をバッファ回路を介して内部用の行アドレスストロー
ブ信号反転ＲＡＳに変換する。この反転ＲＡＳはメモリ
サイクル（メモリの読出し又は書込み動作）において
“ロウ”を維持する。すなわち、反転ＲＡＳが“ハイ”
（Ｖｃｃ）から“ロウ”（Ｖｓｓ）へ立上がるときメモ
リサイクルが開始される。この反転ＲＡＳの“ハイ”か
ら“ロウ”への遷移は図７Ａに示す第１遷移検出器１４
０によって検知され、その結果、第１リセットクロック
φR1が第１遷移検出器１４０から得られる。このような
第１遷移検出器１４０は、２入力端子をもつＮＯＲゲー
ト１２０と、入力信号を反転して遅延するための奇数個
のインバータよりなる遅延回路１２２とから構成されて
おり、ＮＯＲゲート１２０の一方の入力端子は入力信号
に接続され、他方の入力端子は遅延回路１２２の出力に
接続されている。第１リセットクロックφR1の検出パル
ス１４２（図６）のパルス幅は遅延回路１２２を構成す
るインバータの個数により調整できる。
【００２６】一方、メモリサイクルの終了時には、反転
ＲＡＳは“ロウ”から“ハイ”に遷移して立下がる。こ
の遷移は図７Ｂに示す第２遷移検出器１５０によって検
知され、その結果、第２リセットクロックφR2が得られ
る。この第２遷移検出器１５０は２入力端子をもつＮＡ
ＮＤゲート１３０と、入力信号を反転して遅延するため
の遅延回路１３２と、ＮＡＮＤゲート１３０の出力端子
に接続されたインバータ１３４とから構成されている。
第２リセットクロックφR2の検出パルス１５２（図６）
のパルス幅は遅延回路１３２を構成するインバータの個
数で調整できる。
ＲＡＳは“ロウ”から“ハイ”に遷移して立下がる。こ
の遷移は図７Ｂに示す第２遷移検出器１５０によって検
知され、その結果、第２リセットクロックφR2が得られ
る。この第２遷移検出器１５０は２入力端子をもつＮＡ
ＮＤゲート１３０と、入力信号を反転して遅延するため
の遅延回路１３２と、ＮＡＮＤゲート１３０の出力端子
に接続されたインバータ１３４とから構成されている。
第２リセットクロックφR2の検出パルス１５２（図６）
のパルス幅は遅延回路１３２を構成するインバータの個
数で調整できる。
【００２７】外部からの行アドレスストローブ信号が
“ロウ”になる前、行アドレス信号は外部アドレス入力
端子に供給されている。内部の行アドレススロトーブ信
号反転ＲＡＳが“ロウ”になるとき、行アドレスバッフ
ァ（図示せず）は外部アドレス入力端子より行アドレス
信号を受信する。行アドレスバッファは行アドレスラッ
チ（図示せず）をもっており、反転ＲＡＳが“ロウ”に
なるとき、図示せぬ内部のクロック発生回路により発生
された制御信号によって、受信した行アドレス信号を行
アドレスラッチにラッチする。その後、前記のクロック
発生回路は、反転ＲＡＳを遅延させることによって図６
に示す行デコーダエネイブル信号φRDE を発生する。行
デコーダ９０は、前記の行アドレスラッチから供給され
る行アドレス信号ａ0 （又は反転ａ0 ）〜ａi （又は反
転ａi ）及び信号φRDE によってデコーディングを開始
する。
“ロウ”になる前、行アドレス信号は外部アドレス入力
端子に供給されている。内部の行アドレススロトーブ信
号反転ＲＡＳが“ロウ”になるとき、行アドレスバッフ
ァ（図示せず）は外部アドレス入力端子より行アドレス
信号を受信する。行アドレスバッファは行アドレスラッ
チ（図示せず）をもっており、反転ＲＡＳが“ロウ”に
なるとき、図示せぬ内部のクロック発生回路により発生
された制御信号によって、受信した行アドレス信号を行
アドレスラッチにラッチする。その後、前記のクロック
発生回路は、反転ＲＡＳを遅延させることによって図６
に示す行デコーダエネイブル信号φRDE を発生する。行
デコーダ９０は、前記の行アドレスラッチから供給され
る行アドレス信号ａ0 （又は反転ａ0 ）〜ａi （又は反
転ａi ）及び信号φRDE によってデコーディングを開始
する。
【００２８】以下、図５のワードライン駆動回路の動作
を図６のタイミング図を参照して詳細に説明する。反転
ＲＡＳが“ハイ”（非メモリサイクル）にあるとき、Ｄ
ＡＲＭの動作に必要なプリチャージが行なわれる。した
がって、ビットライン４６は所定電圧（例えばＶｃｃ／
２又はＶｃｃ等）にプリチャージされる。このとき、ワ
ードライン４４は後述のように負の電圧−ＶWLO を維持
している。
を図６のタイミング図を参照して詳細に説明する。反転
ＲＡＳが“ハイ”（非メモリサイクル）にあるとき、Ｄ
ＡＲＭの動作に必要なプリチャージが行なわれる。した
がって、ビットライン４６は所定電圧（例えばＶｃｃ／
２又はＶｃｃ等）にプリチャージされる。このとき、ワ
ードライン４４は後述のように負の電圧−ＶWLO を維持
している。
【００２９】反転ＲＡＳが“ロウ”になると（メモリサ
イクルの開始）第１リセットクロックφR1が発生され、
パルス１４２によって第１リセットトランジスタ１０８
がターンオンする。その結果、ワードライン４４の電圧
（ＶWD）は−ＶWLO からＶｓｓに上昇する。
イクルの開始）第１リセットクロックφR1が発生され、
パルス１４２によって第１リセットトランジスタ１０８
がターンオンする。その結果、ワードライン４４の電圧
（ＶWD）は−ＶWLO からＶｓｓに上昇する。
【００３０】その後、行デコーダ９０は信号φRDE によ
って行アドレス信号ａ0 （又は反転ａ0 ）〜ａi （又は
反転ａi ）のデコーディングを開始する。この行アドレ
ス信号がワードライン４４を指定するものであれば、ト
ランジスタ９４〜９８はすべてターンオフし、ライン１
０２には“ハイ”であるＶｃｃが印加される。このライ
ン１０２の“ハイ”はトランジスタ１０４を介してノー
ド１１４に伝達され、したがって第１スイッチングトラ
ンジスタ４２がターンオンする。その結果、ワードライ
ン４４に、図３の実施例と同様にしてワードラインブー
スト回路４０からブースト電圧が印加される。
って行アドレス信号ａ0 （又は反転ａ0 ）〜ａi （又は
反転ａi ）のデコーディングを開始する。この行アドレ
ス信号がワードライン４４を指定するものであれば、ト
ランジスタ９４〜９８はすべてターンオフし、ライン１
０２には“ハイ”であるＶｃｃが印加される。このライ
ン１０２の“ハイ”はトランジスタ１０４を介してノー
ド１１４に伝達され、したがって第１スイッチングトラ
ンジスタ４２がターンオンする。その結果、ワードライ
ン４４に、図３の実施例と同様にしてワードラインブー
スト回路４０からブースト電圧が印加される。
【００３１】以上のように、メモリサイクル中のワード
ライン４４へのアクセスは、負の電圧から一旦中間電圧
を維持した後に駆動電圧となるステップバイステップ(s
tep-by-step)で行なわれるので、チャージポンプ回路の
負荷が軽減されるほか、急激なワードラインの充電に起
因する隣接したワードラインへのカップリング信号によ
って発生する誤動作が防止できる。
ライン４４へのアクセスは、負の電圧から一旦中間電圧
を維持した後に駆動電圧となるステップバイステップ(s
tep-by-step)で行なわれるので、チャージポンプ回路の
負荷が軽減されるほか、急激なワードラインの充電に起
因する隣接したワードラインへのカップリング信号によ
って発生する誤動作が防止できる。
【００３２】尚、メモリセル５０のアクセス動作は図３
の実施例と同様のため、その説明は省略する。
の実施例と同様のため、その説明は省略する。
【００３３】次に、メモリサイクルの終了時には、反転
ＲＡＳは“ハイ”となり、これによって第２リセットク
ロックφR2が発生される。この第２リセットクロックφ
R2のパルス１５２により第２リセットトランジスタ１１
０がターンオンし、その結果、ワードライン４４の電圧
はＶｓｓまで降下する。そして、ワードライン４４がＶ
ｓｓまで降下した後、第２リセットクロックφR2を遅延
させて得る制御クロックφN によって第２スイッチング
トランジスタ７６がターンオンし、これによってワード
ライン４４には−ＶWLO が印加される。尚、この実施例
において、制御クロックφN は第２リセットクロックφ
R2を遅延させて得た信号であるが、本発明はそのような
方式のみに制限されないことに留意しなければならな
い。
ＲＡＳは“ハイ”となり、これによって第２リセットク
ロックφR2が発生される。この第２リセットクロックφ
R2のパルス１５２により第２リセットトランジスタ１１
０がターンオンし、その結果、ワードライン４４の電圧
はＶｓｓまで降下する。そして、ワードライン４４がＶ
ｓｓまで降下した後、第２リセットクロックφR2を遅延
させて得る制御クロックφN によって第２スイッチング
トランジスタ７６がターンオンし、これによってワード
ライン４４には−ＶWLO が印加される。尚、この実施例
において、制御クロックφN は第２リセットクロックφ
R2を遅延させて得た信号であるが、本発明はそのような
方式のみに制限されないことに留意しなければならな
い。
【００３４】本発明の実施例ではメモリサイクル中のワ
ードラインの駆動動作と関連して説明したが、本発明は
これに限定されるものではない。例えば、内部リフレッ
シュ回路を有するＤＲＡＭでは、反転ＲＡＳが“ハイ”
のとき、外部ＣＰＵから供給されるリフレッシュ制御信
号（例えば、反転ＲＦＳＨ）によって、あるいはそのよ
うな信号を用いずに、自動リフレッシュが行なわれる
（米国特許第４，６８８，１９６号及び第４，６３６，
９８９号参照）。このような場合、内部リフレッシュ回
路は反転ＲＡＳの“ハイ”でリフレッシュ制御信号とア
ドレス信号を連続的に発生する。このリフレッシュ制御
信号とアドレス信号を使用して本発明のような２段階式
ワードライン駆動を行うことも可能である。
ードラインの駆動動作と関連して説明したが、本発明は
これに限定されるものではない。例えば、内部リフレッ
シュ回路を有するＤＲＡＭでは、反転ＲＡＳが“ハイ”
のとき、外部ＣＰＵから供給されるリフレッシュ制御信
号（例えば、反転ＲＦＳＨ）によって、あるいはそのよ
うな信号を用いずに、自動リフレッシュが行なわれる
（米国特許第４，６８８，１９６号及び第４，６３６，
９８９号参照）。このような場合、内部リフレッシュ回
路は反転ＲＡＳの“ハイ”でリフレッシュ制御信号とア
ドレス信号を連続的に発生する。このリフレッシュ制御
信号とアドレス信号を使用して本発明のような２段階式
ワードライン駆動を行うことも可能である。
【００３５】また、本発明の実施例ではＮチャネルＭＯ
Ｓトランジスタを使用した場合について説明してきた
が、これに限らずＰチャネルＭＯＳトランジスタを使用
することも可能である。このような場合には、Ｐチャネ
ルＭＯＳトランジスタをターンオンするために接地電圧
を、ＰチャネルＭＯＳトランジスタをターンオフするた
めに正の電圧（例えばＶｃｃ）を使用するようにすれば
よい。
Ｓトランジスタを使用した場合について説明してきた
が、これに限らずＰチャネルＭＯＳトランジスタを使用
することも可能である。このような場合には、Ｐチャネ
ルＭＯＳトランジスタをターンオンするために接地電圧
を、ＰチャネルＭＯＳトランジスタをターンオフするた
めに正の電圧（例えばＶｃｃ）を使用するようにすれば
よい。
【００３６】また、本発明においては、駆動電圧と中間
電圧との差の絶対値を、中間電圧と負の電圧との差の絶
対値より大きくすることが、キャパシタの論理“１”を
維持するための保有電圧の漏洩防止に効果的であり、そ
して中間電圧の維持時間は、なるべく短時間にすること
が望ましい。
電圧との差の絶対値を、中間電圧と負の電圧との差の絶
対値より大きくすることが、キャパシタの論理“１”を
維持するための保有電圧の漏洩防止に効果的であり、そ
して中間電圧の維持時間は、なるべく短時間にすること
が望ましい。
【００３８】
【発明の効果】以上述べてきたように本発明によるワー
ドライン駆動回路は、段階的にワードラインを駆動する
ことによってワードラインの急激な電圧変動を抑制でき
るので、隣接したワードラインへのカップリング信号に
よる誤動作等を防止できるようになる。また、段階的に
ワードラインを駆動することによってチャージポンプ回
路の負荷を軽減でき、その結果、半導体メモリ装置の誤
動作を防止できるという効果がある。そして、本発明に
よるワードライン駆動回路を用いることにより、より信
頼性の高い半導体メモリ装置を得ることができる。
ドライン駆動回路は、段階的にワードラインを駆動する
ことによってワードラインの急激な電圧変動を抑制でき
るので、隣接したワードラインへのカップリング信号に
よる誤動作等を防止できるようになる。また、段階的に
ワードラインを駆動することによってチャージポンプ回
路の負荷を軽減でき、その結果、半導体メモリ装置の誤
動作を防止できるという効果がある。そして、本発明に
よるワードライン駆動回路を用いることにより、より信
頼性の高い半導体メモリ装置を得ることができる。
【図１】従来のワードライン駆動回路を示す回路図。
【図２】図１のワードラインの電圧波形図。
【図３】本発明によるワードライン駆動回路の実施例を
示す回路図。
示す回路図。
【図４】図３の回路の動作タイミングを示す電圧波形
図。
図。
【図５】本発明によるワードライン駆動回路の別の実施
例を示す回路図。
例を示す回路図。
【図６】図５の回路の動作タイミングを示す電圧波形
図。
図。
【図７】図６中の反転ＲＡＳの遷移を検出する遷移検出
回路を示す回路図。
回路を示す回路図。
４０ ワードラインブースト回路 ４２ 第１スイッチングトランジスタ ４４ ワードライン ４６ ビットライン ５０ メモリセル ５２ トランジスタ ５４ キャパシタ ６０ リセット回路 ６２ リセットトランジスタ ６４ トランジスタ ７０ 負電圧供給回路 ７２ チャージポンプ回路 ７４ 遅延回路 ７６ 第２スイッチングトランジスタ ９０ 行デコーダ １０４ トランジスタ １０６ ブーストキャパシタ １０８ 第１リセットトランジスタ １１０ 第２リセットトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−23590（ＪＰ，Ａ) 特開 平２−168494（ＪＰ，Ａ) 特開 昭62−183096（ＪＰ，Ａ) 特開 昭61−265792（ＪＰ，Ａ) 特開 昭57−78695（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 非メモリサイクルでワードラインを負の
電圧にするための負電圧供給回路と、メモリサイクルで
入力されるアドレス信号に応じて選択対象のワードライ
ンを正の駆動電圧に駆動する行デコーダ及び駆動手段
と、を備えてなる半導体メモリ装置のワードライン駆動
回路において、 スイッチ手段を介してワードラインと接地電圧端との間
に接続された整流機能をもつ電圧設定手段を有してなる
リセット回路を備え、該リセット回路は、非メモリサイ
クルで前記負電圧供給回路の動作に先立ってスイッチ手
段がＯＮすることで電圧設定手段により前記負の電圧と
前記駆動電圧との間の中間電圧をワードラインに設定
し、そして、前記スイッチ手段がＯＮしている間に前記
負電圧供給回路が動作してワードラインを前記中間電圧
から前記負の電圧にするようになっていることを特徴と
するワードライン駆動回路。 - 【請求項２】 リセット回路は、行デコーダによるワー
ドライン選択信号の提供終了に応じて提供されるリセッ
トクロックをゲートに受けるトランジスタでスイッチ手
段が構成されると共にダイオード接続トランジスタで電
圧設定手段が構成され、そして、負電圧供給回路は、ス
イッチングトランジスタを介してワードラインに接続さ
れ、所定のパルス信号に応答して負の電圧を発生するチ
ャージポンプ回路と、前記リセットクロックを遅延させ
てスイッチングトランジスタのゲートに提供する遅延回
路と、から構成される請求項１記載のワードライン駆動
回路。 - 【請求項３】 駆動電圧と中間電圧との差の絶対値が、
負の電圧と中間電圧との差の絶対値より大きい値をもつ
請求項１又は請求項２記載のワードライン駆動回路。
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1992
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