KR100278981B1

KR100278981B1 - 반도체 메모리의 구동전압 가변형 데이타 기록장치

Info

Publication number: KR100278981B1
Application number: KR1019970072219A
Authority: KR
Inventors: 김동균; 허영도
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-23
Filing date: 1997-12-23
Publication date: 2001-01-15
Also published as: KR19990052688A

Abstract

본 발명은 구동전압 가변형 데이타 기록장치를 구비한 반도체 메모리에 관한 것으로, 공통 데이타 입출력라인 쌍을 제 1 전압발생회로에서 출력되는 두 가지 서로 다른 전압레벨로 단계적으로 풀업시키거나 제 2 전압발생회로에서 출력되는 두 가지 서로 다른 전압레벨로 단계적으로 풀다운시키는 데이타 기록수단을 포함하여 이루어지며, 구동전압 가변형 데이타 기록장치를 통하여 공통 데이타 입출력라인을 소정 전압레벨로 프리차지시킨 상태에서 최종레벨인 전원전압 레벨로 풀업시키거나 접지전압 레벨로 풀다운 시켜서 공통 데이타 입출력라인 사이의 스윙시간을 단축시키는 효과가 있다.

Description

반도체 메모리의 구동전압 가변형 데이타 기록장치

본 발명은 반도체 메모리의 구동전압 가변형 데이타 기록장치에 관한 것으로, 특히 공통 데이타 입출력라인을 풀업시키거나 풀다운시켜서 공통 데이타 입출력라인에 연결된 비트라인에 데이타 신호가 전달되도록 하는 반도체 메모리의 데이타 기록장치에 관한 것이다.

도 1은 일반적인 반도체 메모리의 구성을 나타낸 도면이다. 공통 데이타 입출력라인(IOCT)(IOCB)을 갖는 반도체 메모리는 공통 데이타 입출력라인(IOCT)(IOCB)과 비트라인(BIT)(BIB)이 컬럼 선택신호(YS)에 의해 제어되는 엔모스 트랜지스터(Q1)(Q2)에 의해 물리적으로 연결되며, 이 엔모스 트랜지스터(Q1)(Q2)가 턴 온됨으로서 공통 데이타 입출력라인(IOCT)(IOCB)과 비트라인(BIT)(BIB)이 전기적으로 연결된다. 공통 데이타 입출력라인(IOCT)(IOCB)에는 데이타의 기록과 판독 시에 데이타 신호를 증폭하는 메인앰프(13)가 연결되어 있다. 비트라인(BIT)(BIB)에는 센스앰프(12)가 연결되어 있는데, 이 센스앰프912)는 비트라인(BIT)(BIB)에 데이타 신호가 실리면 이를 센싱하여 증폭한다. 데이타 기록시에는 메인앰프(13)에서 출력되는 소정의 상보 전압이 쌍으로 이루어진 공통 데이타 입출력라인(IOCT)(IOCB)을 풀업 및 풀다운시킨다. 공통 데이타 입출력라인(IOCT)(IOCB)에 상보의 전압레벨이 인가된 다음 컬럼 선택신호(YS)가 하이레벨로 활성화되어 두 개의 엔모스 트랜지스터(Q1)(Q2)가 턴 온되면, 공통 데이타 입출력라인(IOCT)(IOCB)과 비트라인(BIT)(BIB)이 전기적으로 연결되어 공통 데이타 입출력라인(IOCT)(IOCB)에 실려있는 데이타 신호가 비트라인(BIT)(BIB)에 전달된다. 이 상태에서 워드라인(WL)이 활성화되어 메모리 셀(11)이 턴 온되면 비트라인(BIT)(BIB)에 전달된 데이타 신호가 메모리 셀(11)에 기록된다.

이상의 설명과 같이 메인앰프(13)는 공통 데이타 입출력라인(IOCT)(IOCB)에 데이타 신호에 따른 전압레벨을 제공한다. 이 메인앰프(13)는 데이타 기록장치와 데이타 판독장치로 구성된다. 도 2는 이와 같은 종래의 반도체 메모리의 메인앰프에 구비된 데이타 기록장치를 나타낸 회로도이다. 도 2에 나타낸 바와 같이, 한 쌍의 공통 데이타 입출력라인(IOCT)(IOCB) 사이에는 두 개의 피모스 트랜지스터(Q4)(Q5)가 직렬 연결된다. 피모스 트랜지스터(Q4)의 게이트는 제 1 메인앰프 입력신호(MPIT)에 의해 제어되며, 또 다른 피모스 트랜지스터(Q5)의 게이트는 제 1 메인앰프 입력 바신호(MPIB)에 의해 제어된다. 즉 두 개의 피모스 트랜지스터(Q4)(Q5)의 온·오프 동작은 상보적으로 이루어진다. 두 개의 피모스 트랜지스터(Q4)(Q5)의 각각의 드레인에는 전원전압(VDD)이 공급된다. 따라서 피모스 트랜지스터(Q4)가 턴 온되면 공통 데이타 입출력라인(IOCT)에 전원전압(VDD)이 실리고, 반대로 피모스 트랜지스터(Q5)가 턴 온되면 또 다른 공통 데이타 입출력라인(IOCB)에 전원전압(VDD)이 실린다. 공통 데이타 입출력라인(IOCT)(IOCB)에는 전원전압(VDD) 이외에 접지전압(VSS)이 공급되기도 한다. 이 접지전압(VSS)은 엔모스 트랜지스터(Q3)를 통하여 공통 데이타 입출력라인(IOCT)에 전달되고, 또 다른 엔모스 트랜지스터(Q6)를 통하여 공통 데이타 입출력라인(IOCB)에 전달된다. 엔모스 트랜지스터(Q3)의 게이트는 제 2 메인앰프 입력신호(MNIT)에 의해 제어되며, 엔모스 트랜지스터(Q6)의 게이트는 제 2 메인앰프 입력 바신호(MNIB)에 의해 제어된다. 제 1 메인앰프 입력신호(MPIT)와 제 2 메인앰프 입력신호(MNIT)는 상보신호이기 때문에 공통 데이타 입출력라인(IOCT)에 전원전압(VDD)이 실리면 다른 공통 데이타 입출력라인(IOCB)에는 접지전압(VSS)이 실린다. 반대로 공통 데이타 입출력라인(IOCB)에 전원전압(VDD)이 실리면 다른 공통 데이타 입출력라인(IOCT)에는 접지전압(VSS)이 실린다.

그러나 위에 설명한 바와 같이 공통 데이타 입출력라인(IOCT)(IOCB)을 접지전압(VSS)과 전원전압(VDD)을 이용하여 구동하는 경우에는 두 전압레벨 사이를 스윙하는데 소요되는 시간이 길어진다. 이와 같은 긴 스윙시간은 반도체 메모리의 고속동작을 구현하는데 결정적인 방해요소가 된다. 앞으로의 반도체 메모리 분야에서는 칩 사이즈의 감소와 함께 빠른 동작속도의 구현이 가장 큰 과제이기 때문에 동작속도를 떨어뜨리는 원인은 제거할 필요가 있다.

따라서 본 발명은 구동전압 가변형 데이타 기록장치를 통하여 공통 데이타 입출력라인을 소정 전압레벨로 프리차지시킨 상태에서 최종레벨인 전원전압 레벨로 풀업시키거나 접지전압 레벨로 풀다운시켜서 공통 데이타 입출력라인 사이의 스윙시간을 단축시키는데 그 목적이 있다.

도 1은 일반적인 반도체 메모리의 구성을 나타낸 도면.

도 2는 도 1에 나타낸 반도체 메모리의 메인 앰프에 포함된 데이타 기록장치를 나타낸 회로도.

도 3은 본 발명에 따른 데이타 기록장치를 나타낸 회로도.

도 4와 도 5는 도 3에 나타낸 회로도의 풀업/풀다운전압 발생회로를 나타낸 회로도.

도 6은 본 발명에 따른 풀업/풀다운전압 발생회로의 동작특성을 나타낸 파형도.

도 7은 도 4와 도 5에 나타낸 본 발명에 따른 풀업/풀다운전압 발생회로에 의해 이루어지는 데이타 기록동작을 종래기술과 비교하여 나타낸 파형도.

* 도면의 주요 부분에 대한 부호의 설명 *

11 : 메모리 셀 12 : 센스앰프

13 : 메인 앰프 14 : 데이타 기록경로

15 : 데이타 판독경로 16 : 입출력 패드

IOCT, IOCB : 공통 데이타 입출력라인 BIT, BIB : 비트라인 쌍

Q1∼Q14 : 모스 트랜지스터 NAND1∼NAND4 : 낸드 게이트

NOR1, NOR2 : 노어 게이트 INV1∼INV6 : 인버터

D1∼D4 : 지연수단

이와 같은 목적의 본 발명은 공통 데이타 입출력라인 쌍을 제 1 전압발생회로에서 출력되는 두 가지 서로 다른 전압레벨로 단계적으로 풀업시키거나 제 2 전압발생회로에서 출력되는 두 가지 서로 다른 전압레벨로 단계적으로 풀다운시키는 데이타 기록수단을 포함하여 이루어진다.

이와 같이 이루어진 본 발명의 바람직한 실시예를 도 3 내지 도 6을 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 데이타 기록장치를 나타낸 회로도이다. 도 3에 나타낸 바와 같이 한 쌍의 공통 데이타 입출력라인(IOCT)(IOCB) 사이에는 두 개의 피모스 트랜지스터(Q8)(Q9)가 직렬 연결된다. 피모스 트랜지스터(Q8)의 게이트는 제 1 메인앰프 입력신호(MPIT)에 의해 제어되며, 또 다른 피모스 트랜지스터(Q9)의 게이트는 제 1 메인앰프 입력 바신호(MPIB)에 의해 제어된다. 즉 두 개의 피모스 트랜지스터(Q8)(Q9)의 온·오프 동작은 상보적으로 이루어진다. 두 개의 피모스 트랜지스터(Q8)(Q9)의 각각의 드레인에는 풀업전압(PWR1)이 공급된다. 따라서 피모스 트랜지스터(Q8)가 턴 온되면 공통 데이타 입출력라인(IOCT)에 풀업전압(PWR1)이 실리고, 반대로 피모스 트랜지스터(Q9)가 턴 온되면 또 다른 공통 데이타 입출력라인(IOCB)에 풀업전압(PWR1)이 실린다. 공통 데이타 입출력라인(IOCT)(IOCB)에는 풀업전압(PWR1) 이외에 풀다운전압(PWR2)이 공급되기도 한다. 이 풀다운전압(PWR2)은 엔모스 트랜지스터(Q7)를 통하여 공통 데이타 입출력라인(IOCT)에 전달되고, 또 다른 엔모스 트랜지스터(Q10)를 통하여 공통 데이타 입출력라인(IOCB)에 전달된다. 엔모스 트랜지스터(Q7)의 게이트는 제 2 메인앰프 입력신호(MNIT)에 의해 제어되며, 엔모스 트랜지스터(Q10)의 게이트는 제 2 메인앰프 입력 바신호(MNIB)에 의해 제어된다. 제 1 메인앰프 입력신호(MPIT)와 제 2 메인앰프 입력신호(MNIT)는 상보신호이기 때문에 공통 데이타 입출력라인(IOCT)에 풀업전압(PWR1)이 실리면 다른 공통 데이타 입출력라인(IOCB)에는 풀다운전압(PWR2)이 실린다. 반대로 공통 데이타 입출력라인(IOCB)에 풀업전압(PWR1)이 실리면 다른 공통 데이타 입출력라인(IOCT)에는 풀다운전압(PWR2)이 실린다.

도 4와 도 5는 도 3의 회로도에 나타낸 두 가지 전압발생회로를 나타낸 회로도이다. 먼저 도 4는 풀업전압 발생회로를 나타낸 도면이다. 도 4에 나타낸 바와 같이, 낸드 게이트(NAND1)에는 제 1 메인앰프 입력신호(MPIT)와 제 1 메인앰프 입력 바신호(MPIB)가 입력된다. 낸드 게이트(NAND1)의 출력신호는 인버터(INV1)와 지연수단(D1)을 경유하는 지연경로와 지연경로를 경유하지 않는 직접경로를 통하여 또 다른 낸드 게이트(NAND2)에 입력된다. 낸드 게이트(NAND2)의 출력신호는 또 다른 인버터(INV2)와 지연수단(D2)을 경유하는 지연경로와 지연경로를 경유하지 않는 직접경로를 통하여 낸드 게이트(NAND3)에 입력된다. 낸드 게이트(NAND2)의 출력신호와 낸드 게이트(NAND3)의 출력신호는 각각 피모스 트랜지스터(Q11)(Q12)의 게이트에 입력된다. 피모스 트랜지스터(Q11)의 소스에는 3.3V의 외부 전원전압(VCC)이 공급되며, 피모스 트랜지스터(Q12)의 소스에는 2.2V의 내부 전원전압(VDD)이 공급된다. 두 피모스 트랜지스터(Q11)(Q12)의 드레인은 상호 연결되어 출력단을 형성한다.

이와 같이 구성된 본 발명에 따른 풀업전압 발생회로의 동작을 도 4와 도 6을 참조하여 설명하면 다음과 같다. 도 6은 도 4와 도 5에 나타낸 본 발명에 따른 전압발생회로에 의해 이루어지는 데이타 기록동작을 나타낸 파형도이다. 낸드 게이트(NAND1)에 입력되는 제 1 메인앰프 입력신호(MPIT)와 제 1 메인앰프 입력 바신호(MPIB)는 하이레벨을 초기값으로 가지며, 어느 공동 데이타 입출력라인을 풀업시킬 것인지에 따라 로우레벨로 천이하는 신호가 결정된다. 일례로 메모리 셀에 논리값 0의 데이타를 써넣기 위해서는 비트라인(BIT)을 풀다운시키고 비트 바라인(BIB)을 풀업시켜야 하기 때문에, 공통 데이타 입출력라인(IOCT) 역시 풀다운되어야 하고 공통 데이타 입출력라인(IOCB)은 풀업되어야 한다. 이와 같은 동작을 위해서는 제 1 메인앰프 입력신호(MPIT)는 계속 하이레벨로 남아있어야하고, 제 1 메인앰프 입력 바신호(MPIB)는 로우레벨로 되어야 한다(도 6의 (5)와 (6)). 이 경우에 도 4의 낸드 게이트(NAND1)의 출력신호는 로우레벨에서 하이레벨로 천이한다. 낸드 게이트(NAND1)에서 출력되는 하이레벨의 신호는 낸드 게이트(NAND2)에 입력되는데, 직접경로와 지연경로의 두 개의 경로를 통하여 입력되기 때문에 지연경로의 지연작용에 의하여 낸드 게이트(NAND2)의 출력신호는 로우레벨 펄스신호가 된다(도 6의 (7)). 낸드 게이트(NAND2)의 출력신호 역시 지연경로와 직접경로의 두 가지 경로를 통하여 낸드 게이트(NAND3)에 입력되기 때문에 낸드 게이트(NAND3)의 출력신호 역시 로우레벨의 펄스신호가 된다(도 6의 (8)). 이상의 설명에서 알 수 있듯이, 두 개의 낸드 게이트(NAND2)(NAND3)의 출력신호(P1)(P2)가 순차적으로 로우레벨로 천이하기 때문에 도 4의 두 개의 피모스 트랜지스터(Q11)(Q12) 역시 순차적으로 턴 온되며, 그 순서는 피모스 트랜지스터(Q11)가 먼저 턴 온된 다음 피모스 트랜지스터(Q12)가 턴온된다. 도 4의 풀업전압 발생회로에서는 위에 설명한 바와 같이 순차적으로 턴 온되는 두 개의 피모스 트랜지스터(Q11)(Q12)를 통하여 3.3V의 외부 전원전압(VCC)과 2.5V의 내부 전원전압(VDD)이 풀업전압(PWR1)으로서 차례로 출력된다.

다음으로 도 5는 풀다운전압 발생회로를 나타낸 도면이다. 도 4에 나타낸 바와 같이, 노어 게이트(NOR1)에는 제 2 메인앰프 입력신호(MNIT)와 제 2 메인앰프 입력 바신호(MNIB)가 입력된다. 노어 게이트(NOR1)의 출력신호는 인버터(INV3)에 의해 반전 출력되어 또 다른 인버터(INV4)와 지연수단(D3)을 경유하는 지연경로와 지연경로를 경유하지 않는 직접경로를 통하여 낸드 게이트(NAND4)에 입력된다. 낸드 게이트(NAND4)의 출력신호는 인버터(INV5)에 의해 반전 출력되어 또 다른 인버터(INV6)와 지연수단(D4)을 경유하는 지연경로와 지연경로를 경유하지 않는 직접경로를 통하여 노어 게이트(NOR2)에 입력된다. 인버터(INV5)의 출력신호와 노어 게이트(NOR2)의 출력신호는 각각 엔모스 트랜지스터(Q13)(Q14)의 게이트에 입력된다. 엔모스 트랜지스터(Q13)의 드레인에는 -1V의 외부 접지전압(VBB)이 공급되며, 엔모스 트랜지스터(Q14)의 드레인에는 0V의 내부 접지전압(VDD)이 공급된다. 두 엔모스 트랜지스터(Q13)(Q14)의 소스는 상호 연결되어 출력단을 형성한다.

이와 같이 구성된 본 발명에 따른 풀다운전압 발생회로의 동작을 도 5와 도 6을 참조하여 설명하면 다음과 같다. 노어 게이트(NOR1)에 입력되는 제 2 메인앰프 입력신호(MNIT)와 제 2 메인앰프 입력 바신호(MNIB)는 로우레벨을 초기값으로 가지며, 어느 공동 데이타 입출력라인을 풀다운시킬 것인지에 따라 하이레벨로 천이하는 신호가 결정된다. 일례로 도 4의 풀업전압 발생회로의 동작설명에서와 같이 메모리 셀에 논리값 0의 데이타를 써넣기 위해서는 비트라인(BIT)을 풀다운시키고 비트 바라인(BIB)을 풀업시켜야 하기 때문에, 공통 데이타 입출력라인(IOCT) 역시 풀다운되어야 하고 공통 데이타 입출력라인(IOCB)은 풀업되어야 한다. 이와 같은 동작을 위해서는 제 2 메인앰프 입력바신호(MNIB)는 계속 로우레벨로 남아있어야 하고, 제 2 메인앰프 입력신호(MNIT)는 하이레벨로 되어야 한다(도 6의 (1)과 (2)). 이 경우에 도 5의 인버터(INV3)의 출력신호는 로우레벨에서 하이레벨로 천이한다. 인버터(INV3)에서 출력되는 하이레벨의 신호는 낸드 게이트(NAND4)에 입력되는데, 직접경로와 지연경로의 두 개의 경로를 통하여 입력되기 때문에 지연경로의 지연작용에 의하여 낸드 게이트(NAND4)의 출력신호는 인버터(INV5)에 의해 반전되어 하이레벨 펄스신호가 된다(도 6의 (3)). 인버터(INV5)의 출력신호 역시 지연경로와 직접경로의 두 가지 경로를 통하여 노어 게이트(NOR2)에 입력되기 때문에 노어 게이트(NOR2)의 출력신호 역시 로우레벨의 펄스신호가 된다(도 6의 (4)). 이상의 설명에서 알 수 있듯이, 인버터(INV5)의 출력신호(N1)와 노어 게이트(NOR2)의 출력신호(N2)가 순차적으로 하이레벨로 천이하기 때문에 도 5의 두 개의 엔모스 트랜지스터(Q13)(Q14) 역시 순차적으로 턴 온되며, 그 순서는 엔모스 트랜지스터(Q13)가 먼저 턴 온된 다음 엔모스 트랜지스터(Q14)가 턴온된다. 도 5의 풀다운전압 발생회로에서는 위에 설명한 바와 같이 순차적으로 턴 온되는 두 개의 엔모스 트랜지스터(Q13)(Q14)를 통하여 -1V의 외부 접지전압(VBB)과 0V의 내부 접지전압(VSS)이 풀다운전압(PWR2)으로서 차례로 출력된다.

이와 같은 풀업전압 발생회로와 풀다운전압 발생회로의 동작을 하나의 리드 사이클로 묶어서 설명하면 다음과 같다. 풀업전압 발생회로와 풀다운전압 발생회로에서는 위에 설명한 바와 같이 출력전압이 순차적으로 가변한다. 즉 하나의 리드 사이클 안에서 비트라인(BIT)에 논리값 0의 데이타를 전달하기 위해서는 풀업전압 발생회로에서 외부 전원전압(VCC)이 출력됨과 동시에 풀다운전압 발생회로에서는 외부 접지전압(VBB)가 출력된다. 이 상태에서 도 6(9)의 컬럼 선택신호(YS)가 하이레벨로 천이하면 공통 데이타 입출력라인(IOCT)(IOCB)과 비트라인(BIT)(BIB)을 전기적으로 격리시켰던 두 개의 엔모스 트랜지스터(도 3의 Q8과 Q9)가 턴온되어 공통 데이타 입출력라인(IOCT)(IOCB)과 비트라인(BIT)(BIB)이 전기적으로 연결된다. 따라서 비트라인(BIT)(BIB)의 전압은 공통 데이타 입출력라인(IOCT)(IOCB)에 실려있는 외부전압(VCC)(VBB) 레벨로 승압된다. 시간이 경과하여 풀업전압 발생회로와 풀다운전압 발생회로에서 내부전압(VDD)(VSS) 레벨의 전압이 출력되면 비트라인(BIT)(BIB)의 전압은 내부전압(VDD)(VSS) 레벨로 된다. 이와 같이 비트라인(BIT)(BIB)의 전압을 높은 외부전압(VCC)(VBB)레벨로 계속 유지하지 않고 내부전압(VDD)(VSS)레벨로 전환하는 것은 비트라인과 메모리 셀 어레이가 고전압에 의해 손상되는 것을 막기 위한것이다.

도 7은 도 4와 도 5에 나타낸 본 발명에 따른 풀업/풀다운전압 발생회로에 의해 이루어지는 데이타 기록동작을 종래 기술과 비교하여 나타낸 파형도이다. 도 7에서 (1)은 컬럼선택신호이며, (2)와 (2')는 각각 풀업전압과 풀다운전압을 나타낸 것이다. 또 (3)과 (3')은 종래의 비트라인전압과 비트 바라인의 전압을 나타낸 것이고, (4)와 (4')은 본 발명에 따른 비트라인 전압과 비트 바라인 전압을 나타낸 것이다. (5)와 (5')은 종래의 공통 데이타 입출력라인 쌍의 전압을 나타낸 것이며, (6)과 (6')은 본 발명에 따른 풀업/풀다운 동작에 의한 공통 데이타 입출력라인 쌍의 전압을 나타낸 것이다. 도 7에서 알 수 있듯이, 본 발명에 따른 풀업/풀다운전압 발생회로의 작용에 의해 공통 데이타 입출력라인의 전압이 내부전압(VDD)(VSS) 레벨에 도달하는 시간이 Δt만큼 단축되었으며, 이로 인하여 비트라인의 전압이 내부전압(VDD)(VSS) 레벨에 도달하는 시간 역시 크게 단축되었다.

따라서 본 발명은 구동전압 가변형 데이타 기록장치를 통하여 공통 데이타 입출력라인을 소정 전압레벨로 프리차지시킨 상태에서 최종레벨인 전원전압 레벨로 풀업시키거나 접지전압 레벨로 풀다운 시켜서 공통 데이타 입출력라인 사이의 스윙시간을 단축시키는 효과가 있다.

Claims

제1공통 데이타 입출력라인과 제2공통 데이타 입출력라인으로 이루어지는 공통 데이타 입출력라인 쌍을 갖는 반도체 메모리에 있어서, 제1전압발생회로의 출력단과 상기 제1공통 데이타 입출력라인 사이에 연결되어 제1제어신호에 따라 온·오프되는 제1스위칭소자와; 상기 제1전압발생회로의 출력단과 상기 제2공통 데이타 입출력라인 사이에 연결되어 상기 제1제어신호의 상보신호인 제2제어신호에 따라 온·오프되는 제2스위칭소자와; 상기 제2전압발생회로의 출력단과 상기 제1공통 데이타 입출력라인 사이에 연결되어 제3제어신호에 의해 온·오프되는 제3스위칭소자와; 상기 제2전압발생회로의 출력단과 상기 제2공통 데이타 입출력라인 사이에 연결되어 상기 제3제어신호의 상보신호인 제4제어신호에 의해 온·오프되는 제4스위칭소자를 포함하여 구성되어, 상기 공통 데이타 입출력라인 쌍을 제1전압발생회로에서 출력되는 두 가지 서로 다른 전압레벨로 단계적으로 풀업시키거나 제2전압발생회로에서 출력되는 두 가지 서로 다른 전압레벨로 단계적으로 풀다운시키는 데이타 기록수단을 구비 함을 특징으로하는 반도체 메모리.
청구항 1에 있어서, 상기 공통 데이타 입출력라인 쌍이 컬럼 선택신호에 의해 제어되는 스위칭 소자를 통하여 비트라인과 연결되는 반도체 메모리.
청구항 1에 있어서, 상기 공통 데이타 입출력라인 쌍의 풀업 또는 풀다운 동작이 상보적으로 이루어지는 반도체 메모리.
청구항 1에 있어서, 상기 제1제어신호와 상기 제2제어신호가 하이레벨의 초기값을 갖는 반도체 메모리.
청구항 1에 있어서, 상기 제3제어신호와 상기 제4제어신호가 로우레벨의 초기값을 갖는 반도체 메모리.
청구항 1에 있어서, 상기 제1제어신호와 상기 제3제어신호가 동일한 논리값을 가질 때 상기 제1 및 제2스위칭 소자의 턴 온동작과 상기 제3 및 제4스위칭 소자의 턴 온동작이 상보적으로 이루어지는 반도체 메모리.
청구항 1에 있어서, 상기 제1전압발생회로는, 상기 제1 및 제2제어신호가 입력되는 제1낸드 게이트와; 상기 제1낸드 게이트의 출력신호가 소정의 제1반전 지연수단을 경유하는 제1반전지연경로와 상기 제1반전지연경로를 경유하지 않는 제1직접경로의 두 가지 경로를 통하여 입력되는 제2낸드 게이트와; 상기 제2낸드 게이트의 출력신호가 소정의 제2반전 지연수단을 경유하는 제2반전지연경로와 상기 제2반전지연경로를 경유하지 않는 제2직접경로의 두 가지 경로를 통하여 입력되는 제3낸드 게이트와; 소스에 제1전압이 공급되는 제1피모스 트랜지스터와 소스에 제2전압이 공급되는 제2피모스 트랜지스터의 각각의 드레인이 상호 연결되어 출력단을 형성하고, 상기 제1피모스 트랜지스터의 게이트에 상기 제2낸드 개이트의 출력신호가 입력되고, 상기 제2피모스 트랜지스터의 게이트에 상기 제3낸드 게이트의 출력신호가 입력되는 반도체 메모리.
청구항 1에 있어서, 상기 제2전압발생회로는, 상기 제3 및 제4제어신호가 입력되는 제1노어 게이트와; 상기 제1노어 게이트의 출력신호가 소정의 제3반전 지연수단을 경유하는 제3반전지연경로와 상기 제3반전지연경로를 경유하지 않는 제3직접경로의 두 가지 경로를 통하여 입력되는 제1앤드 게이트와; 상기 제1앤드 게이트의 출력신호가 소정의 제4반전 지연수단을 경유하는 제4반전지연경로와 상기 제4반전지연경로를 경유하지 않는 제4직접경로의 두 가지 경로를 통하여 입력되는 제2노어 게이트와; 소스에 제3전압이 공급되는 제1엔모스 트랜지스터와 소스에 제4전압이 공급되는 제2엔모스 트랜지스터의 각각의 드레인이 상호 연결되어 출력단을 형성하고, 상기 제1엔모스 트랜지스터의 게이트에 상기 제1앤드 게이트의 출력신호가 입력되고, 상기 제2엔모스 트랜지스터의 게이트에 상기 제2노어 게이트의 출력신호가 입력되는 반도체 메모리.
청구항 8에 있어서, 상기 제1전압이 상기 제2전압보다 높은 반도체 메모리.
청구항 8에 있어서, 상기 제4전압이 상기 제3전압보다 낮은 반도체 메모리.
청구항 8에 있어서, 상기 제3전압이 0볼트의 접지전압인 반도체 메모리.