KR20030049003A - 공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리장치 - Google Patents

공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리장치 Download PDF

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Abstract

공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리 장치가 제공된다. 본 발명의 반도체 메모리 장치는 제1 메모리 셀을 포함하는 제1 메모리 블락 및 제2 메모리 셀을 포함하는 제2 메모리 블락을 각각 구비하며, 상기 제1 메모리 블락의 동작이 수행되는 동안 상기 제2 메모리 블락의 동작이 수행되지 않으며, 상기 제2 메모리 블락의 동작이 수행되는 동안 상기 제1 메모리 블락의 동작이 수행되지 않는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 상기 제1 메모리 셀 또는 상기 제2 메모리 셀로/로부터 입력/출력되는 데이터를 통과시키는 공유 입출력 라인과, 상기 공유 입출력 라인의 전위를 프리차지 전압으로서 프리차지하는 프리차지 회로를 구비한다.
본 발명의 반도체 메모리 장치는 공유된 입출력 라인에 하나의 입출력 프리차지 회로를 포함함으로써 데이터의 독출 속도를 효과적으로 향상시킬 수 있고, 레이-아웃(layout)의 면적을 감소시킬 수 있다.

Description

공유된 입출력 라인을 프리차지할 수 있는 반도체 메모리 장치{Semiconductor memory device capable of precharging shared IO line}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 입출력 라인의 전압 레벨을 소정의 전압으로서 프리차지할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 메모리 셀로/로부터 데이터를 기입(write)하거나 또는 독출(read)한 후에, 입출력 라인(IO line)의 전압 레벨을 소정의 전압으로서 프리차지(precharge)한다. 상기 입출력 라인에서 수행되는 프리차지 동작(precharge operation)은 다음에 수행될 기입 동작(write operation) 또는 독출 동작(read operation)에 대한 준비 동작으로서, 프리차지 동작 후에 수행되는 기입 또는 독출 동작들에 영향을 미친다.
기입 동작의 경우 입출력 라인의 전압 레벨이 전원 전압(VCC)의 폭 만큼 스윙(swing)하므로, 기입 동작의 특성은 프리차지 전압 레벨 또는 이퀄라이징(equalizing) 전압 레벨에 따라 영향을 거의 받지 않는다. 한편, 독출 동작의 경우 입출력 라인에 연결된 입출력 라인 센스 앰프(IO sense amplifier)가 입출력 라인의 전압 레벨의 차이에 의해 증폭되므로, 독출 동작은 프리차지 전압의 레벨 또는 이퀄라이징 전압의 레벨에 따라 영향을 받는다.
도 1은 종래의 기술에 따른 입출력 라인을 공유하는 반도체 메모리 장치를 나타내는 도면이다. 도 1을 참조하면, 종래의 반도체 메모리 장치(100)는 제1 메모리 셀(105), 제1 비트 라인 센스 앰프(110), 제1 칼럼 선택 회로(115), 제1 프리차지 회로(120), 제1 스위치 회로(125), 입출력 라인 드라이버(130), 입출력 라인 센스 앰프(135), 제2 스위치 회로(140), 제2 프리차지 회로(145), 제2 칼럼 선택 회로(150), 제2 비트 라인 센스 앰프(155), 제2 메모리 셀(160), 비트 라인(BL, BLB) 및 입출력 라인(IO, IOB)을 구비한다.
종래의 반도체 메모리 장치(100)는 제1 메모리 셀(105), 제1 비트 라인 센스앰프(110), 제1 칼럼 선택 회로(115), 제1 프리차지 회로(120) 및 제1 스위치 회로(125)로 구성되는 제1 메모리 블락과, 제2 스위치 회로(140), 제2 프리차지 회로(145), 제2 칼럼 선택 회로(150), 제2 비트 라인 센스 앰프(155) 및 제2 메모리 셀(160)로 구성되는 제2 메모리 블락으로 나누어진다. 상기 제1 메모리 블락과 제2 메모리 블락은 입출력 라인 드라이버(130) 및 입출력 라인 센스 앰프(135)에 연결된 입출력 라인(IO, IOB)을 공유한다. 입출력 라인 드라이버(130)는 입력 데이터를 증폭하여 입출력 라인(IO, IOB)으로 전달하고, 입출력 라인 센스 앰프(135)는 입출력 라인 상의 데이터를 증폭하여 외부로 전달한다.
상기 제1 메모리 블락이 동작을 수행하는 경우, 상기 제2 메모리 블락은 동작을 수행하지 않는다. 마찬가지로 상기 제2 메모리 블락이 동작을 수행하는 동안 상기 제1 메모리 블락은 동작을 수행하지 않는다. 상기 제1 및 제2 메모리 블락들의 동작 방식은 인에이블 신호들(MC1, MC2)의 상태에 따라 결정된다. 따라서, 상기 제1 및 제2 메모리 블락들의 동작들은 서로 유사하므로, 상기 제1 메모리 블락의 동작만을 설명한다.
상기 제1 메모리 블락의 동작은 다음과 같이 설명된다. 제1 비트 라인 센스 앰프(110)에 의해 증폭되어 비트 라인(BL, BLB)에 전달된 제1 메모리 셀(105)의 데이터는 칼럼 선택 신호(CSL)에 의해 입출력 라인(IO, IOB)으로 전달된다. 제1 인에이블 신호(MC1)에 의해 상기 데이터는 입출력 라인 센스 앰프(135)로 전달되고, 상기 전달된 데이터는 증폭되어 데이터(DATA)로서 출력된다. 그 후, 프리차지 신호(IOPRE)에 의해 입출력 라인(IO, IOB)이 프리차지된다.
그런데, 종래의 반도체 메모리 장치(100)의 프리차지 회로(120)가 입출력 라인(IO, IOB)을 프리차지하는 경우, 큰 입출력 라인의 기생 부하(예를 들어, 기생 커패시턴스), 입출력 라인 센스 앰프(135)의 입력단들 사이에 존재하는 입출력 라인 부하 및 스위치 회로(125)에 존재하는 부하로 인하여, 종래의 반도체 메모리 장치에서 수행되는 프리차지 동작은 제대로 수행되지 않는다는 문제점이 있다.
도 2는 도 1의 반도체 메모리 장치의 동작을 나타내는 타이밍 다이어그램이다. 도 2를 참조하면, 종래의 반도체 메모리 장치가 기입 동작, 프리차지 동작 및 독출 동작과 같은 순서대로 동작하는 경우를 나타낸다. 칼럼 선택 신호(CSL)가 논리 하이(high) 상태로 활성화될 때 기입 또는 독출 동작들이 수행되며, 기입 동작의 경우 입출력 라인(IO, IOB)의 전압 레벨이 전원 전압(VCC) 만큼 스윙한다. 그리고, 프리차지 신호(IOPRE)가 논리 로우(low) 상태로 활성화될 때 프리차지 동작이 수행된다. 종래의 반도체 메모리 장치(100)의 경우 독출 동작이 수행되기 전의 프리차지 동작이 제대로 수행되지 않으므로, 독출 동작이 수행되는 구간에 도시된 △IO1의 크기가 감소하여 입출력 라인 센스 앰프(135)의 이득(gain)이 감소한다. 따라서, 종래의 반도체 메모리 장치는 데이터의 독출 속도(read speed)가 저하된다는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 입출력 라인 센스 앰프의 이득을 증가시킬 수 있는 프리차지 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 입출력 라인을 공유하는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 반도체 메모리 장치의 동작을 나타내는 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍 다이어그램이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 반도체 메모리 장치는 제1 메모리 셀을 포함하는 제1 메모리 블락 및 제2 메모리 셀을 포함하는 제2 메모리 블락을 각각 구비하며, 상기 제1 메모리 블락의 동작이 수행되는 동안 상기 제2 메모리 블락의 동작이 수행되지 않으며, 상기 제2 메모리 블락의 동작이 수행되는 동안 상기 제1 메모리 블락의 동작이 수행되지 않는 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 상기 제1 메모리 셀 또는 상기 제2 메모리 셀로/로부터 입력/출력되는 데이터를 통과시키는 공유 입출력 라인과, 상기 공유 입출력 라인의 전위를 프리차지 전압으로서 프리차지하는 프리차지 회로를 구비하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 프리차지 전압은 전원 전압이고, 상기 공유 입출력 라인은 제1 입출력 라인 및 상기 제1 입출력 라인과 상보 관계인 제2 입출력 라인을 구비한다.
바람직한 실시예에 따르면, 상기 프리차지 회로는 프리차지 신호에 응답하여, 상기 전원 전압을 상기 제1 입출력 라인에 공급하는 제1 프리차지 트랜지스터와, 상기 프리차지 신호에 응답하여, 상기 전원 전압을 상기 제2 입출력 라인에 공급하는 제2 프리차지 트랜지스터와, 상기 프리차지 신호에 응답하여, 상기 제1 및 제2 입출력 라인들의 전압 레벨을 동일하게 하는 이퀄라이징 트랜지스터를 구비한다.
이러한 본 발명의 반도체 메모리 장치는 공유된 입출력 라인에 하나의 입출력 프리차지 회로를 포함함으로써 데이터의 독출 속도를 효과적으로 향상시킬 수 있고, 레이-아웃(layout)의 면적을 감소시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 실시예에 따른 공유된 입출력 라인을 포함하는 반도체 메모리 장치를 나타내는 도면이다. 도 3을 참조하면, 본 발명의 반도체 메모리 장치(200)는 제1 메모리 셀(205), 제1 비트 라인 센스 앰프(210), 제1 칼럼 선택 회로(215), 제1 스위치 회로(220), 입출력 라인 드라이버(225), 입출력 라인 프리차지 회로(230), 입출력 라인 센스 앰프(235), 제2 스위치 회로(240), 제2 칼럼 선택 회로(245), 제2 비트 라인 센스 앰프(250), 제2 메모리 셀(255), 비트 라인 및 입출력 라인을 구비한다. 상기 입출력 라인은 제1 입출력 라인(IO)과 제1 입출력 라인(IO)과 상보 관계에 있는 제2 입출력 라인(IOB)을 구비한다. 마찬가지로 상기 비트 라인도 제1 비트 라인(BL)과 제1 비트 라인(BL)과 상보 관계에 있는 제2 비트 라인(BLB)을 구비한다.
본 발명의 반도체 메모리 장치(200)는 제1 메모리 셀(205), 제1 비트 라인 센스 앰프(210), 제1 칼럼 선택 회로(215) 및 제1 스위치 회로(220)로 구성되는제1 메모리 블락(MB1)과, 제2 스위치 회로(240), 제2 칼럼 선택 회로(245), 제2 비트 라인 센스 앰프(250) 및 제2 메모리 셀(255)로 구성되는 제2 메모리 블락(MB2)으로 나누어진다. 제1 메모리 블락(MB1)과 제2 메모리 블락(MB2)은 입출력 라인 드라이버(225) 및 입출력 라인 센스 앰프(235)에 연결된 입출력 라인(IO, IOB)을 공유한다. 입출력 라인 드라이버(225)는 입력 데이터를 증폭하여 입출력 라인(IO, IOB)으로 전달하고, 입출력 라인 센스 앰프(235)는 입출력 라인(IO, IOB) 상의 데이터를 증폭하여 외부로 전달한다.
제1 메모리 블락(MB1)이 동작을 수행하는 경우, 제2 메모리 블락(MB2)은 동작을 수행하지 않는다. 반대로 상기 제2 메모리 블락(MB1)이 동작을 수행하는 동안 상기 제1 메모리 블락(MB2)은 동작을 수행하지 않는다. 제1 및 제2 메모리 블락들(MB1, MB2)의 동작 방식은 인에이블 신호들(MC1, MC2)의 상태에 따라 결정된다. 인에이블 신호들(MC1, MC2) 각각은 메모리 블락들(MB1, MB2)의 동작을 각각 활성화시키는 신호이다. 따라서, 상기 제1 및 제2 메모리 블락들(MB1, MB2)의 동작들은 서로 유사하므로, 상기 제1 메모리 블락의 동작만을 설명한다.
제1 인에이블 신호(MC1)가 활성화되면, 제1 메모리 블락(MB1)의 기입 동작 또는 독출 동작 또는 프리차지 동작이 수행된다. 기입 동작은 입출력 라인 드라이버(225), 제1 스위치 회로(220), 제1 칼럼 선택 회로(215) 및 제1 비트 라인 센스 앰프(220)의 활성화에 의해 제1 메모리 셀(205)에 데이터가 기입됨으로써 수행된다.
독출 동작은 제1 칼럼 선택 회로(215), 제1 스위치 회로(220), 입출력 라인센스 앰프(235)의 활성화에 의해 제1 메모리 셀(205)의 데이터가 독출됨으로써 수행된다.
프리차지 동작은 제1 스위치 회로(220) 및 프리차지 회로(230)의 활성화에 의해 입출력 라인(IO, IOB)이 전원 전압(VCC)으로서 프리차지됨으로써 수행된다. 프리 차지 회로(230)는 프리차지 트랜지스터들(MP2, MP3) 및 이퀄라이징 트랜지스터(MP1)를 구비한다. 프리차지 회로(230)는 프리차지 신호(IOPRE)의 활성화에 응답하여, 입출력 라인(IO, IOB)을 전원 전압(VCC)으로서 프리차지(precharge) 및 이퀄라이징(equalizing)시킨다. 본 발명에 포함된 프리차지 회로(230)는 제1 스위치 회로(220) 및 제2 스위치 회로(240) 사이에 배치되며, 입출력 라인 센스 앰프(235)에 가까이 배치됨으로써 입출력 라인 센스 앰프(235)의 이득(gain)을 향상시킬 수 있다. 그 결과, 프리차지 동작이 효과적으로 수행될 수 있다. 또한, 종래의 기술과 비교할 때, 본 발명의 반도체 메모리 장치(200)는 하나의 프리차지 회로(220)만을 포함하므로, 레이-아웃(layout) 면적이 감소되는 장점이 있다.
도 4는 도 3의 반도체 메모리 장치의 동작을 나타내는 타이밍 다이어그램이다. 도 4는 본 발명의 실시예에 따른 반도체 메모리 장치(200)가 기입 동작, 프리차지 동작 및 독출 동작과 같은 순서대로 동작하는 경우를 나타낸다. 칼럼 선택 신호(CSL)가 논리 하이 상태로 활성화될 때 기입 또는 독출 동작들이 수행되며, 기입 동작의 경우 입출력 라인(IO, IOB)은 전원 전압(VCC) 만큼 스윙한다. 그리고, 프리차지 신호(IOPRE)가 논리 로우 상태로 활성화될 때 프리차지 동작이 수행된다.
도 2의 기입 동작 후에 수행되는 프리차지 동작과 비교할 때, 도 4의 프리차지 동작이 효과적으로 수행됨을 도 4를 통하여 알 수 있다. 따라서, 독출 동작이 수행되는 구간에 도시된 △IO2의 크기가 증가하여 입출력 라인 센스 앰프(235)의 이득이 증가한다. 그 결과, 본 발명의 반도체 메모리 장치는 데이터의 독출 속도가 효과적으로 향상될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 반도체 메모리 장치는 공유된 입출력 라인에 하나의 입출력 프리차지 회로를 포함함으로써 데이터의 독출 속도를 효과적으로 향상시킬 수 있고, 레이-아웃(layout)의 면적을 감소시킬 수 있다.

Claims (4)

  1. 제1 메모리 셀을 포함하는 제1 메모리 블락 및 제2 메모리 셀을 포함하는 제2 메모리 블락을 각각 구비하며, 상기 제1 메모리 블락의 동작이 수행되는 동안 상기 제2 메모리 블락의 동작이 수행되지 않으며, 상기 제2 메모리 블락의 동작이 수행되는 동안 상기 제1 메모리 블락의 동작이 수행되지 않는 반도체 메모리 장치에 있어서,
    상기 제1 메모리 셀 또는 상기 제2 메모리 셀로/로부터 입력/출력되는 데이터를 통과시키는 공유 입출력 라인; 및
    상기 공유 입출력 라인의 전위를 프리차지 전압으로서 프리차지하는 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 프리차지 전압은
    전원 전압인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 공유 입출력 라인은
    제1 입출력 라인 및 상기 제1 입출력 라인과 상보 관계인 제2 입출력 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 프리차지 회로는
    프리차지 신호에 응답하여, 상기 전원 전압을 상기 제1 입출력 라인에 공급하는 제1 프리차지 트랜지스터;
    상기 프리차지 신호에 응답하여, 상기 전원 전압을 상기 제2 입출력 라인에 공급하는 제2 프리차지 트랜지스터; 및
    상기 프리차지 신호에 응답하여, 상기 제1 및 제2 입출력 라인들의 전압 레벨을 동일하게 하는 이퀄라이징 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2525904A (en) * 2014-05-08 2015-11-11 Surecore Ltd Memory unit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077602A (ko) * 1997-04-21 1998-11-16 윤종용 공통 입/출력 라인 프리챠아지 회로
KR19990052688A (ko) * 1997-12-23 1999-07-15 구본준 반도체 메모리의 구동전압 가변형 데이타 기록장치
KR20000042412A (ko) * 1998-12-24 2000-07-15 김영환 어드레스 버퍼와 칼럼 프리디코더 사이에서 하나의 공통 버스라인을 사용하는 메모리 반도체 소자
JP2001184866A (ja) * 1999-12-28 2001-07-06 Nec Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980077602A (ko) * 1997-04-21 1998-11-16 윤종용 공통 입/출력 라인 프리챠아지 회로
KR19990052688A (ko) * 1997-12-23 1999-07-15 구본준 반도체 메모리의 구동전압 가변형 데이타 기록장치
KR20000042412A (ko) * 1998-12-24 2000-07-15 김영환 어드레스 버퍼와 칼럼 프리디코더 사이에서 하나의 공통 버스라인을 사용하는 메모리 반도체 소자
JP2001184866A (ja) * 1999-12-28 2001-07-06 Nec Corp 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2525904A (en) * 2014-05-08 2015-11-11 Surecore Ltd Memory unit
GB2525904B (en) * 2014-05-08 2018-05-09 Surecore Ltd Memory unit
US10586589B2 (en) 2014-05-08 2020-03-10 Surecore Limited Memory unit

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