KR100596841B1 - 계층적 비트 라인 구조를 갖는 메모리 장치 - Google Patents

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Abstract

본 발명에 따른 계층적 비트 라인 구조(hierarchy bit line architecture)를 갖는 메모리 장치는 병합된 메인 비트 라인 구조(merged main bit line architecture)를 이용하여 메인 비트 라인의 수를 줄이고 셀 사이즈를 줄일 수 있기 때문에 셀 밀도를 향상시킬 수 있는 계층적 비트 라인 구조를 갖는 메모리 장치에 관한 것으로, 다수의 메모리 셀을 포함하는 다수의 서브 메모리 셀 어레이 블록과, 다수의 메모리 셀이 접속된 다수의 서브 비트 라인과, 다수의 서브 비트 라인이 접속되는 다수의 메인 비트 라인과, 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기와, 메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기를 포함하는 것을 특징으로 한다.

Description

계층적 비트 라인 구조를 갖는 메모리 장치{Memory device having hierarchy bit line architecture}
도 1은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치의 주요 부분을 나타낸 블록도.
도 2는 도 1에 도시된 서브 메모리 셀 어레이 블록과 서브 비트 라인 감지 증폭기 어레이 블록 나타낸 상세 회로도.
도 3a 및 도 3b는 도 2에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도.
도 4는 도 1에 도시된 서브 메모리 셀 어레이 블록과 서브 비트 라인 감지 증폭기 어레이 블록의 다른 실시예를 나타낸 상세 회로도.
도 5a 및 도 5b는 도 4에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도.
도 6은 도 1에 도시된 서브 메모리 셀 어레이 블록과 서브 비트 라인 감지 증폭기 어레이 블록의 또 다른 실시예를 나타낸 상세 회로도.
도 7a 및 도 7b는 도 6에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도.
도 8은 도 1에 도시된 서브 메모리 셀 어레이 블록과 서브 비트 라인 감지 증폭기 어레이 블록의 또 다른 실시예를 나타낸 상세 회로도.
도 9a 및 도 9b는 도 4에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도.
본 발명은 계층적 비트 라인 구조(hierarchy bit line architecture)를 갖는 메모리 장치에 관한 것으로, 보다 상세하게는 병합된 메인 비트 라인 구조(merged main bit line architecture)를 이용하여 셀 사이즈를 줄이면서 메인 비트 라인의 수를 줄일 수 있기 때문에 셀 밀도를 향상시킬 수 있는 계층적 비트 라인 구조를 갖는 메모리 장치에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)이 고집적화 됨에 따라 셀 크기가 작아진다. 따라서 셀 정전 용량(cell capacity)도 작아진다.
또한 비트 라인 감지 증폭기(bit line sense amplifier)가 이러한 작은 셀 정전 용량을 이용하여 안정적으로 감지 및 증폭 동작을 수행하기 위해서는 셀 정전용량에 대한 비트 라인의 정전용량(bit line capacity)이 작아야 한다.
그러나 DRAM이 고집적화 됨에 따라 하나의 비트 라인에 연결되는 메모리 셀의 개수가 증가하기 때문에 셀 정전용량에 대한 비트 라인의 정전용량은 커지게 된다.
따라서 셀 밀도를 증가시키는데 한계가 있으며 비트 라인 감지 증폭기의 감 지 동작에 필요한 시간이 증가하여 전체 동작 속도가 느려지는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 비트 라인을 계층적으로 구성하여 셀 정전용량에 대한 비트 라인 정전용량을 줄이는 것이다.
본 발명의 다른 목적은 메인 비트 라인을 병합하여 전제 비트 라인 수를 줄이는 것이다.
본 발명의 또 다른 목적은 셀 밀도를 증가시키는 것이다.
상기 목적을 달성하기 위한 본 발명의 계층적 비트 라인 구조를 갖는 메모리 장치는 다수의 메모리 셀을 포함하는 다수의 서브 메모리 셀 어레이 블록과, 하나의 서브 비트라인에 다수의 메모리 셀이 접속된 다수의 서브 비트 라인과, 하나의 메인 비트라인에 다수의 서브 비트 라인이 접속되는 다수의 메인 비트 라인과, 다수의 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기와, 다수의 메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기, 및 제 1스위치 제어신호와 제 2스위치 제어신호에 따라 다수의 서브 비트 라인에 실린 데이터를 다수의 메인 비트 라인으로 전송하는 전달 수단을 포함하고, 다수의 서브 비트라인 감지 증폭기 중 동일한 서브 비트라인 감지 증폭기를 공유하는 한 쌍의 서브 비트라인은 제 1스위치 제어신호와 제 2스위치 제어신호에 따라 하나의 메인 비트라인과 선택적으로 연결됨을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치의 주요 부분을 나타낸 블록도이다.
메모리 장치는 메모리 블록(2), 워드라인 구동부(4) 및 메인 비트 라인 감지 증폭기 어레이 블록(6)을 포함한다.
여기서 메모리 블록(2)은 다수의 서브 메모리 셀 어레이 블록(8) 및 다수의 서브 비트 라인 감지 증폭기 어레이 블록(10)을 포함한다.
서브 메모리 셀 어레이 블록(8)은 다수의 서브 비트 라인 SBL0을 포함하고, 서브 비트 라인 SBL0은 메인 비트 라인 MBL0에 접속된다.
도 2는 도 1에 도시된 서브 메모리 셀 어레이 블록(8)과 서브 비트 라인 감지 증폭기 어레이 블록(10)을 나타낸 상세 회로도이다. 여기서는 폴디드(folded) 비트 라인 구조를 예를 들어 설명한다.
서브 메모리 셀 어레이 블록(8)은 서브 비트 라인 SBL0 및 SBL1에 접속된 다수의 메모리 셀(14)을 포함한다. 여기서 다수의 메모리 셀(14)은 워드라인 WL0 내지 WLn에 의해 선택된다.
서브 비트 라인 감지 증폭기 어레이 블록(10)은 다수의 서브 비트 라인 감지 증폭기(16)를 포함하고, 각 서브 비트 라인 감지 증폭기(16)는 드레인이 서브 비트 라인 SBL0 및 SBL1에 접속되고, 소스에는 서브 비트 라인 감지 증폭기 제어신호 SBLVOL이 인가되고, 게이트가 크로스 커플드 연결된 NMOS 트랜지스터 NM1 및 NM2를 포함한다. 여기서 서브 비트 라인 감지 증폭기(16)는 사용되는 시스템에 따라 다양한 형태의 감지 증폭기가 사용될 수 있다.
또한 서브 메모리 셀 어레이 블록(8)은 두 개의 서브 비트 라인 SBL0 및 SBL1이 하나의 쌍으로 하나의 메인 비트 라인 MBL0에 스위치 블록(12)을 통해 접속된 병합된(merged) 메인 비트 라인 구조를 갖는다.
스위치 블록(12)은 NMOS 트랜지스터 NM3 및 NM4를 포함한다. NMOS 트랜지스터 NM3 및 NM4는 게이트에 스위치 제어신호 SBSWL 및 SBSWR이 각각 인가되어 서브 lqxm 라인 SBL0 및 SBL1을 메인 비트 라인 MBL0에 선택적으로 접속한다.
도 3a 및 도 3b는 도 2에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도이다.
도 3a는 하이 레벨 데이터인 경우의 동작 타이밍도이다.
먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBL0 및 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 반전압 HVCC으로 프리차지 된다. 일반적으로 반전압 HVCC는 하이 레벨 데이터 전압 VCC의 절반(half) 값을 갖는다.
어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.
셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(14)에 저장된 하이 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.
서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(16)에 의해 기준 서브 비트 라인 SBL1의 전위가 로우 레벨로 증폭된다.
데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 스위치 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBL0에 전달된다.
메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 MBL0에 실린 데이터가 하이 레벨로 증폭된다. 이때 스위치 NM3이 턴 온 되어 있기 때문에 서브 비트 라인 SBL0의 전위도 함께 하이 레벨로 증폭되어 셀 데이터 감지 구간(t2)에서 전하 분배에 의해 파괴된 데이터를 복구한다(restore).
도 3b는 로우 레벨 데이터인 경우의 동작 타이밍도이다.
먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBL0 및 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 반전압 HVCC으로 프리차지 된다.
어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.
셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(14)에 저장된 로우 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.
서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(16)에 의해 서브 비트 라인 SBL0에 실린 데이터가 로우 레벨로 증폭된다.
데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 스위치 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBL0에 전달된다.
메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 MBL0에 실린 데이터가 로우 레벨로 증폭된다.
도 4는 도 1에 도시된 서브 메모리 셀 어레이 블록(8)과 서브 비트 라인 감지 증폭기 어레이블록 (10)의 다른 실시예를 나타낸 상세 회로도이다. 여기서는 폴디드(folded) 비트 라인 구조를 예를 들어 설명한다.
서브 메모리 셀 어레이 블록(8)은 서브 비트 라인 SBL0 및 SBL1에 접속된 다수의 메모리 셀(14)을 포함한다. 여기서 다수의 메모리 셀(14)은 워드라인 WL0 내지 WLn에 의해 선택된다.
서브 비트 라인 감지 증폭기 어레이 블록(10)은 다수의 서브 비트 라인 감지 증폭기(16)를 포함하고, 각 서브 비트 라인 감지 증폭기(16)는 드레인이 서브 비트 라인 SBL0 및 SBL1에 접속되고, 소스에는 서브 비트 라인 감지 증폭기 제어신호 SBLVOL이 인가되고, 게이트가 크로스 커플드 연결된 NMOS 트랜지스터 NM1 및 NM2를 포함한다. 여기서 서브 비트 라인 감지 증폭기(16)는 사용되는 시스템에 따라 다양한 형태의 감지 증폭기가 사용될 수 있다.
또한 서브 메모리 셀 어레이 블록(8)은 두 개의 서브 비트 라인 SBL0 및 SBL1이 하나의 쌍으로 하나의 메인 비트 라인 MBL0에 스위치 블록(12)을 통해 접속된 병합된(merged) 메인 비트 라인 구조를 갖는다.
서브 비트 라인 SBL0 및 SBL1은 스위치 블록(12)에 의해 반전압 HVCC로 프리 차지 되거나, 메인 비트 라인 MBL0에 접속된다. 스위치 블록(12)은 스위치 NM3, NM4, NM5 및 NM6을 포함하는데, 스위치 NM3 및 NM4는 NMOS 트랜지스터로 구현되며, 게이트에 스위치 제어신호 SBSW1L 및 SBSW1R이 각각 인가되어 서브 비트 라인 SBL0 및 SBL1을 메인 비트 라인 MBL0에 선택적으로 접속하고, 스위치 NM5 및 NM6은 NMOS 트랜지스터로 구현되며, 게이트에 스위치 제어신호 SBSW2가 인가되어 서브 비트 라인 SBL0 및 SBL1을 반전압 HVCC로 프리차지 한다.
도 5a 및 도 5b는 도 4에 개시된 실시예의 리드 동작을 나타낸 동작 타이밍도이다.
도 5a는 하이 레벨 데이터인 경우의 동작 타이밍도이고, 도 5b는 로우 레벨 데이터인 경우의 동작 타이밍도이다.
프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBL0 및 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 반전압 HVCC으로 프리차지 된다. 이때 스위치 제어신호 SBSW2가 하이 레벨로 활성화되어 스위치 NM5 및 NM6이 턴 온 되기 때문에 서브 비트 라인 SBL0 및 SBL1에 대한 프리차지 동작을 안정적으로 빠른 시간 내에 수행할 수 있다.
이후의 동작들은 도 3a 및 도 3b에 도시된 타이밍도에 의한 동작과 동일하기 때문에 여기서는 이의 상세한 설명은 생략한다.
도 6은 도 1에 도시된 서브 메모리 셀 어레이 블록(8)과 서브 비트 라인 감지 증폭기 어레이 블록(10)의 또 다른 실시예를 나타낸 상세 회로도이다. 여기서는 폴디드(folded) 비트 라인 구조를 예를 들어 설명한다.
서브 메모리 셀 어레이 블록(8)은 서브 비트 라인 SBL0 및 SBL1에 접속된 다수의 메모리 셀(14)을 포함한다. 여기서 다수의 메모리 셀(14)은 워드라인 WL0 내지 WLn에 의해 선택된다.
서브 비트 라인 감지 증폭기 어레이 블록(10)은 다수의 서브 비트 라인 감지 증폭기(16)를 포함하고, 각 서브 비트 라인 감지 증폭기(16)는 드레인이 서브 비트 라인 SBL0 및 SBL1에 접속되고, 소스에는 서브 비트 라인 감지 증폭기 제어신호 SBLVOL이 인가되고, 게이트가 크로스 커플드 연결된 NMOS 트랜지스터 NM1 및 NM2를 포함한다. 여기서 서브 비트 라인 감지 증폭기(16)는 사용되는 시스템에 따라 다양한 형태의 감지 증폭기가 사용될 수 있다.
또한 서브 메모리 셀 어레이 블록(8)은 두 개의 서브 비트 라인 SBL0 및 SBL1이 하나의 쌍으로 하나의 메인 비트 라인 MBL0에 스위치 블록(12)을 통해 접속된 병합된(merged) 메인 비트 라인 구조를 갖는다.
스위치 블록(12)은 NMOS 트랜지스터 NM3 및 NM4를 포함한다. 여기서, NMOS 트랜지스터 NM3 및 NM4는 게이트에 스위치 제어신호 SBSWL 및 SBSWR이 각각 인가되어 서브 비트 라인 SBL0 및 SBL1을 메인 비트 라인 MBL0에 선택적으로 접속한다.
또한 메인 비트 라인 풀다운 블록(20)은 풀다운 수단 NM7 및 NM8 및 스위치 NM9 및 NM10을 포함한다. 여기서, 풀다운 수단 NM7 및 NM8은 게이트에 메인 비트 라인 풀다운 신호 MBPDR 및 MBPDL가 각각 인가되어 선택적으로 턴 온 되고, 스위치 NM9 및 NM10은 메인 비트 라인 MBL0과 풀다운 수단 NM7 및 NM8 사이에 접속되고, 게이트에 서브 비트 라인 SBL0 및 SBL1이 각각 접속된다. 따라서, 로우 레벨 데이 터가 저장된 메모리 셀이 선택된 경우 선택된 메모리 셀이 접속된 서브 비트 라인 SBL0의 전위는 로우 레벨이 되고, 다른 서브 비트 라인 SBL1은 반전압 HVCC을 유지하거나 서브 비트 라인 감지 증폭기의 형태에 따라 하이 레벨로 증폭되기 때문에 스위치 MM10은 턴 온 되고, 메인 비트 라인 풀다운 신호 MBPDL이 하이 레벨이 되어 풀다운 수단 NM8이 턴 온 된다. 결과적으로 메인 비트 라인 MBL0이 접지 전압에 접속된다. 즉 서브 비트 라인 SBL0에 실린 로우 레벨 데이터가 메인 비트 라인 MBL0에 전달될 때, 기준 서브 비트 라인 SBL1의 전위는 하이 레벨을 유지하기 때문에 이를 이용하여 메인 비트 라인 MBL0을 접지 전압에 접속하여 서브 비트 라인 SBL0에 실린 로우 레벨 데이터가 메인 비트 라인 MBL0에 빠르게 전달되는 효과를 볼 수 있다.
도 7a 및 도 7b는 도 6에 개시된 또 다른 실시예의 리드 동작을 나타낸 동작 타이밍도이다.
도 7a는 하이 레벨 데이터인 경우의 동작 타이밍도이다.
먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBL0 및 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 반전압 HVCC으로 프리차지 된다.
어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.
셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(14)에 저장된 하이 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.
서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(16)에 의해 기준 서브 비트 라인 SBL1의 전위가 로우 레벨로 증폭된다.
데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 스위치 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBL0에 전달된다.
메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 MBL0에 실린 데이터가 하이 레벨로 증폭된다. 이때 스위치 NM3이 턴 온 되어 있기 때문에 서브 비트 라인 SBL0의 전위도 함께 하이 레벨로 증폭되어 셀 데이터 감지 구간(t2)에서 전하 분배에 의해 파괴된 데이터를 복구한다(restore).
도 7b는 로우 레벨 데이터인 경우의 동작 타이밍도이다.
먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBL0 및 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 반전압 HVCC으로 프리차지 된다.
어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.
셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(14)에 저장된 로우 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.
서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(16)에 의해 서브 비트 라인 SBL0에 실린 데이터가 로우 레벨로 증폭된다.
데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 스위치 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBL0에 전달된다.
여기서, 서브 비트 라인 증폭 구간(t3) 및 데이터 전달 구간(t4) 동안, 메인 비트 라인 풀다운 신호 MBPDL가 하이 레벨로 활성화되어 풀다운 수단 NM8이 턴 온 되고, 스위치 NM10은 게이트에 접속된 서브 비트 라인 SBL1의 전위가 반전압 HVCC을 유지하기 때문에 턴 온 상태를 유지하여 메인 비트 라인 MBL0이 접지전압에 접속되기 때문에 로우 레벨 데이터를 빠르게 전달하는 효과를 얻을 수 있다.
메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 MBL0에 실린 데이터가 로우 레벨로 증폭된다.
도 8은 도 1에 도시된 서브 메모리 셀 어레이 블록(8)과 서브 비트 라인 감지 증폭기 어레이 브록(10)의 또 다른 실시예를 나타낸 상세 회로도이다. 여기서는 폴디드(folded) 비트 라인 구조의 어레이를 예를 들어 설명한다.
서브 메모리 셀 어레이 블록(8)은 서브 비트 라인 SBL0 및 SBL1에 접속된 다수의 메모리 셀(14)을 포함한다. 여기서 다수의 메모리 셀(14)은 워드라인 WL0 내지 WLn에 의해 선택된다.
서브 비트 라인 감지 증폭기 어레이 블록(10)은 다수의 서브 비트 라인 감지 증폭기(16)를 포함하고, 각 서브 비트 라인 감지 증폭기(16)는 드레인이 서브 비트 라인 SBL0 및 SBL1에 접속되고, 소스에는 서브 비트 라인 감지 증폭기 제어신호 SBLVOL이 인가되고, 게이트가 크로스 커플드 연결된 NMOS 트랜지스터 NM1 및 NM2를 포함한다. 여기서 서브 비트 라인 감지 증폭기(16)는 사용되는 시스템에 따라 다양한 형태의 감지 증폭기가 사용될 수 있다.
또한 서브 메모리 셀 어레이 블록(8)은 두 개의 서브 비트 라인 SBL1 및 SBL1이 하나의 쌍으로 하나의 메인 비트 라인 MBL0에 스위치 NM3 및 NM4를 통해 접속된 병합된(merged) 메인 비트 라인 구조를 갖는다.
서브 비트 라인 SBL0 및 SBL1은 스위치 블록(12)에 의해 반전압 HVCC로 프리차지 되거나, 메인 비트 라인 MBL0에 접속된다. 스위치 블록(12)은 스위치 NM3, NM4, NM5 및 NM6을 포함하는데, 스위치 NM3 및 NM4는 NMOS 트랜지스터로 구현되며, 게이트에 스위치 제어신호 SBSW1L 및 SBSW1R이 각각 인가되어 서브 비트 라인 SBL0 및 SBL1을 메인 비트 라인 MBL0에 선택적으로 접속하고, 스위치 NM5 및 NM6은 NMOS 트랜지스터로 구현되며, 게이트에 스위치 제어신호 SBSW2가 인가되어 서브 비트 라인 SBL0 및 SBL1을 반전압 HVCC로 프리차지 한다.
또한 메인 비트 라인 풀다운 블록(20)은 풀다운 수단 NM7 및 NM8 및 스위치 NM9 및 NM10을 포함한다. 여기서, 풀다운 수단 NM7 및 NM8은 게이트에 메인 비트 라인 풀다운 신호 MBPDR 및 MBPDL가 각각 인가되어 선택적으로 턴 온 되고, 스위치 NM9 및 NM10은 메인 비트 라인 MBL0과 풀다운 수단 NM7 및 NM8 사이에 접속되고, 게이트에 서브 비트 라인 SBL0 및 SBL1이 각각 접속된다. 따라서, 로우 레벨 데이 터가 저장된 메모리 셀이 선택된 경우 선택된 메모리 셀이 접속된 서브 비트 라인 SBL0의 전위는 로우 레벨이 되고, 다른 서브 비트 라인 SBL1은 반전압 HVCC을 유지하거나 서브 비트 라인 감지 증폭기의 형태에 따라 하이 레벨로 증폭되기 때문에 스위치 MM10은 턴 온 되고, 메인 비트 라인 풀다운 신호 MBPDL이 하이 레벨이 되어 풀다운 수단 NM8이 턴 온 된다. 결과적으로 메인 비트 라인 MBL0이 접지 전압에 접속된다. 즉 서브 비트 라인 SBL0에 실린 로우 레벨 데이터가 메인 비트 라인 MBL0에 전달되는데, 기준 서브 비트 라인 SBL1의 전위는 하이 레벨을 유지하기 때문에 이를 이용하여 메인 비트 라인 MBL0을 접지 전압에 접속하여 서브 비트 라인 SBL0에 실린 로우 레벨 데이터가 메인 비트 라인 MBL0에 빠르게 전달되는 효과를 볼 수 있다.
도 9a 및 도 9b는 도 4에 도시된 실시예의 리드 동작을 나타낸 동작 타이밍도이다.
도 9a는 하이 레벨 데이터인 경우의 동작 타이밍도이고, 도 9b는 로우 레벨 데이터인 경우의 동작 타이밍도이다.
프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBLR, 메인 비트 라인 MBL0 및 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 반전압 HVCC으로 프리차지 된다. 이때 스위치 제어신호 SBSW2가 하이 레벨로 활성화되어 스위치 NM5 및 NM6이 턴 온 되기 때문에 프리차지 동작을 안정적으로 빠른 시간 내에 수행할 수 있다.
이후의 동작들은 도 7a 및 도 7b의 동작 타이밍도에 개시된 동작과 동일하기 때문에 여기서는 이의 상세한 설명은 생략한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 계층적 비트 라인 구조를 갖는 메모리 장치는 비트 라인을 계층적으로 구성하여 셀 정전용량에 대한 비트 라인 정전용량을 줄일 수 있는 효과가 있다.
또한 본 발명은 메인 비트 라인을 병합하여 전제 비트 라인 수를 줄일 수 있는 효과가 있다.
결과적으로 본 발명은 셀 밀도를 증가시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 다수의 메모리 셀을 포함하는 다수의 서브 메모리 셀 어레이 블록;
    하나의 서브 비트라인에 상기 다수의 메모리 셀이 접속된 다수의 서브 비트 라인;
    하나의 메인 비트라인에 상기 다수의 서브 비트 라인이 접속되는 다수의 메인 비트 라인;
    상기 다수의 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기;
    상기 다수의 메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기; 및
    제 1스위치 제어신호와 제 2스위치 제어신호에 따라 상기 다수의 서브 비트 라인에 실린 데이터를 상기 다수의 메인 비트 라인으로 전송하는 전달 수단을 포함하고,
    상기 다수의 서브 비트라인 감지 증폭기 중 동일한 서브 비트라인 감지 증폭기를 공유하는 한 쌍의 서브 비트라인은 상기 제 1스위치 제어신호와 상기 제 2스위치 제어신호에 따라 상기 하나의 메인 비트라인과 선택적으로 연결됨을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 다수의 서브 메모리 셀 어레이 블록은 소정 개수의 상기 서브 비트 라인이 그룹으로 상기 각 메인 비트 라인에 접속되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메인 비트 라인에 접속된 상기 서브 비트 라인 그룹 중에 선택된 상기 메모리 셀이 접속되지 않은 적어도 하나 이상의 상기 서브 비트 라인은 기준 전위로 설정되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 서브 비트 라인을 프리차지 전위로 프리차지 하는 프리차지 수단을 더 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 프리차지 수단은 프리차지 제어신호에 따라 제어되어 상기 프리차지 전위를 상기 서브 비트 라인으로 전달하는 스위치 수단을 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 메인 비트 라인을 접지전압에 접속하는 다수의 풀다운 수단을 더 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 풀다운 수단은 상기 서브 비트 라인의 전위에 따라 선택적으로 턴 온 되는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 서브 비트 라인을 프리차지 전위로 프리차지 하는 프리차지 수단을 더 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 프리차지 수단은 프리차지 제어신호에 따라 제어되어 상기 프리차지 전위를 상기 서브 비트 라인으로 전달하는 스위치 수단을 포함하는 것을 특징으로 하는 계층적 비트 라인 구조를 갖는 메모리 장치.
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