KR100620647B1 - 다중 포트 ＳｏＣ - Google Patents

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Abstract

본 발명에 따른 다중 포트 SoC(Multiple Port System On a Chip)은 계층적 비트 라인 구조(hierarchy bit line architecture)를 갖는 메모리 장치를 이용하여 별도의 다중 포트 데이터 버스를 구성하지 않고 직접 메인 비트 라인을 이용하여 다중 포트로 전달하기 때문에 레이아웃 면적을 줄일 수 있는 다중 포트 SoC에 관한 것으로, 다중 포트 시스템; 다수의 서브 비트 라인이 하나의 메인 비트 라인에 접속되는 계층적 비트 라인 구조를 갖는 메모리 장치; 및 다중 포트 시스템과 메모리 장치간의 데이터 인터페이스 하는 다중 포트 구동블록을 포함하는 것을 특징으로 한다.

Description

다중 포트 ＳｏＣ{Multiple port System On a Chip}
도 1은 본 발명에 따른 다중 포트 SoC의 주요 부분을 나타낸 블록도.
도 2는 도 1에 도시된 메모리 블록을 나타낸 상세 블록도.
도 3은 도 2에 도시된 서브 메모리 블록을 나타낸 상세 회로도.
도 4는 도 1에 개시된 메인 비트 라인 감지 증폭기 어레이 블록을 나타낸 상세 회로도.
도 5는 도 2에 개시된 기준전류 발생부를 나타낸 상세 회로도.
도 6a 및 도 6b는 도 1의 실시예의 리드 동작을 나타낸 동작 타이밍도.
본 발명은 다중 포트 SoC(Multiple port System On a Chip)에 관한 것으로, 보다 상세하게는 계층적 비트 라인 구조(hierarchy bit line architecture)를 갖는 메모리 장치를 이용하여 별도의 다중 포트 데이터 버스를 구성하지 않고 직접 메인 비트 라인을 이용하여 다중 포트로 전달하기 때문에 레이아웃 면적을 줄일 수 있는 다중 포트 SoC에 관한 것이다.
일반적으로 SoC (system on a chip)는 한 개의 칩 상에 독립적으로 구동 가 능한 제품, 즉 시스템이 들어있는 칩을 말한다. 컴퓨터가 명령어를 처리하기 위해 필요한 모든 하드웨어 컴포넌트를 하나의 칩 상에 포함하고 있는 데 비해, SoC는 그 컴퓨터와 필요한 모든 부수적인 전자 부품들을 포함한다. 예를 들면, 통신에 사용되는 SoC에는 마이크로프로세서(microprocessor), DSP(Digital Signal Processor), RAM과 ROM 등이 함께 포함될 수 있다. SoC을 이용하면 일반적으로 시스템의 크기가 작아지며, 조립 과정도 단순해진다.
SoC에서 메모리 장치와 다중 포트 시스템간의 데이터 교환에 있어서 와이드 포트(wide port)를 통한 데이터 전달이 필요한 경우가 발생한다. 예를 들어 LCD(Liquid Crystal Display) 등의 영상 표시 장치(Video Display Device)에서는 동시에 수 K byte 이상의 다량의 데이터 교환이 필요하다.
그러나 종래 기술에 따른 메모리 장치는 구조상 와이드 바이트 다중 포트(wide byte multiple port)를 지원할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 와이드 바이트 다중 포트를 제공하는 것이다.
본 발명의 다른 목적은 고속의 액세스 스피드를 구현하는 것이다.
본 발명의 또 다른 목적은 칩의 레이아웃 크기를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의다중 포트 SoC는, 데이터 및 명령어 처리를 위한 다중 포트를 포함하고 시스템 버스와 연결된 다중 포트 시스템; 하나의 메인 비트라인에 선택적으로 연결되고 다수의 메모리 셀이 접속된 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱 전압을 유도하는 계층적 비트 라인 구조의 메모리 장치; 및 다중 포트 시스템과 메모리 장치 간의 데이터 인터페이스를 수행하고, 메인 비트라인에 실린 데이터를 구동하여 시스템 버스에 전달하는 다중 포트 구동부를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 다중 포트 SoC의 주요 부분을 나타낸 블록도이다.
다중 포트 SoC는 메모리 장치, 다중 포트 시스템(10) 및 다중 포트 구동부(8)를 포함한다. 여기서 다중 포트 시스템(10)은 LCD(Liquid Crystal Display) 등의 영상 표시 장치 등을 나타낸다.
메모리 장치는 다수의 메모리 블록(2), 메인 비트 라인 감지 증폭기 어레이 블록(4) 및 워드라인 구동부(6)를 포함한다.
메모리 블록(2)은 메인 비트 라인 감지 증폭기 어레이 블록(4)을 기준으로 대칭을 이루며 배치되고, 다수의 메인 비트 라인 MBLT0 내지 MBLTn 및 MBLB0 내지 MBLBn에 다수의 서브 비트 라인 SBL0 내지 SBLn이 접속되는 계층적 비트 라인 구조를 갖는다.
메인 비트 라인 감지 증폭기 어레이 블록(4)은 다수의 메인 비트 라인 감지 증폭기를 포함하는데, 메인 비트 라인 감지 증폭기는 메인 비트 라인 MBLT0 내지 MBLTn 또는 MBLB0 내지 MBLBn에 실린 데이터를 감지 및 증폭한다.
다중 포트 구동부(8)는 메인 비트 라인 MBLT0 내지 MBLTn에 실린 데이터를 구동하여 시스템 버스 SB0 내지 SBn으로 전송한다.
이때 메인 비트 라인 감지 증폭기 어레이 블록(4)을 기준으로 상부에 배치된 메모리 블록(2)의 메인 비트 라인 MBLT0 내지 MBLTn이 다중 포트 구동부(8)에 접속되고, 하부에 배치된 메모리 블록(2)의 메인 비트 라인 MBLB0 내지 MBLBn은 상부 메모리 블록(2)의 메인 비트 라인 MBLT0 내지 MBLTn을 통해서 접속된다. 따라서 상부 메모리 블록(2)에는 정(正) 데이터 타입을 라이트 하거나 리드하지만 하부 메모리 블록(2)에는 부(負) 데이터 타입을 라이트 하거나 리드하여 상부 메모리 블록(2)의 메인 비트 라인 MBLT0 내지 MBLTn을 통해 정(正) 데이터가 다중 포트 구동부(8)에 접속되도록 한다.
도 2는 도 1에 도시된 메모리 블록(2)을 나타낸 상세 블록도이다.
메모리 블록(2)은 다수의 서브 메모리 블록(12) 및 기준전류 발생부(14)를 포함한다.
서브 메모리 블록(12)은 다수의 서브 비트 라인 SBL0 내지 SBLn을 포함하는 서브 메모리 셀 어레이 블록(16) 및 서브 비트 라인 SBL0 내지 SBLn에 실린 데이터를 감지 및 증폭하는 서브 비트 라인 감지 증폭기 어레이 블록(18)을 포함한다. 여기서, 서브 비트 라인 SBL0 내지 SBLn은 메인 비트 라인 MBLT0 내지 MBLTn에 접속된다.
도 3은 도 2에 도시된 서브 메모리 블록(12)을 나타낸 상세 회로도이다. 여기서는 폴디드(folded) 비트 라인 구조를 예를 들어 설명한다.
서브 메모리 블록(12)은 서브 메모리 셀 어레이 블록(16), 서브 비트 라인 감지 증폭기 어레이 블록(18) 및 다수의 스위치부(20)를 포함한다.
서브 메모리 셀 어레이 블록(16)은 서브 비트 라인 SBL0 및 SBL1에 접속된 다수의 메모리 셀(22)을 포함한다. 여기서 다수의 메모리 셀(22)은 워드라인 WL0 내지 WLn에 의해 선택된다.
서브 비트 라인 감지 증폭기 어레이 블록(18)은 다수의 서브 비트 라인 감지 증폭기(24)를 포함한다. 서브 비트 라인 감지 증폭기(24)는 드레인이 서브 비트 라인 SBL0 및 SBL1에 각각 접속되고, 소스에는 서브 비트 라인 감지 증폭기 제어신호 SBLVOL이 인가되고, 게이트가 크로스 커플드 연결된 NMOS 트랜지스터 NM1 및 NM2를 포함한다. 여기서 서브 비트 라인 감지 증폭기(24)는 사용되는 시스템에 따라 다양한 형태의 감지 증폭기가 사용될 수 있다.
또한 서브 메모리 셀 어레이 블록(16)은 두 개의 서브 비트 라인 SBL0 및 SBL1이 하나의 쌍으로 하나의 메인 비트 라인 MBLT0에 스위치부(20)를 통해 접속된 병합된(merged) 메인 비트 라인 구조를 갖는다.
스위치부(20)는 NMOS 트랜지스터 NM3 및 NM4를 포함한다. NMOS 트랜지스터 NM3 및 NM4는 게이트에 스위치 제어신호 SBSWL 및 SBSWR이 각각 인가되어 서브 비트 라인 SBL0 및 SBL1을 메인 비트 라인 MBLT0에 선택적으로 접속한다.
도 4는 도 1에 도시된 메인 비트 라인 감지 증폭기 어레이 블록(4)을 나타낸 상세 회로도이다.
메인 비트 라인 감지 증폭기 어레이 블록(4)은 다수의 메인 비트 라인 감지 증폭기(26)를 포함한다. 여기서 메인 비트 라인 감지 증폭기(26)는 래치형 감지 증 폭기로 구현되는 경우를 예를 들어 설명한다.
메인 비트 라인 감지 증폭기(26)는 PMOS 트랜지스터 PM1 및 PM2와 NMOS 트랜지스터 NM5 및 NM6을 포함한다. 여기서, PMOS 트랜지스터 PM1 및 PM2는 게이트가 크로스 커플드 연결되고, 소스에 메인 비트 라인 풀업 신호 MBLPU가 인가되고, 드레인이 메인 비트 라인 MBLT0 및 MBLB0에 각각 연결되고, NMOS 트랜지스터 NM5 및 NM6은 게이트가 크로스 커플드 연결되고, 소스에 메인 비트 라인 풀다운 신호 MBLPD가 인가되고, 드레인이 메인 비트 라인 MBLT0 및 MBLB0에 각각 연결된다.
예를 들어 메인 비트 라인 감지 증폭기(26)가 메인 비트 라인 감지 증폭기 어레이 블록(4)을 기준으로 상부에 배치된 메모리 블록(2)의 메모리 셀에 저장된 데이터를 증폭하는 경우, 하부에 배치된 메모리 블록(2)의 기준전류 발생기(14)로부터 발생된 기준전류를 이용하여 메인 비트 라인 MBLT0에 실린 데이터를 감지 및 증폭한다.
도 5는 도 2에 도시된 기준전류 발생부(14)를 나타낸 상세 회로도이다.
기준전류 발생부(14)는 메인 비트 라인 MBLT0에 기준전류 IREF를 발생하는 다수의 정전류원(28)을 포함한다.
정전류원(28)은 메인 비트 라인 MBLT0과 접지전압 VSS 사이에 직렬 연결된 NMOS 트랜지스터 NM7 및 NM8을 포함한다. 여기서 NMOS 트랜지스터 NM7은 서브 비트 라인 감지 증폭기(24)를 구성하는 NMOS 트랜지스터 NM1 및 NM2의 절반의 크기를 가지며, 게이트에는 반전압 HVCC이 인가된다. 따라서, 기준 전류 IREF에 의한 메인 비트 라인 MBLT0의 전위는 메인 비트 라인 MBLB0에 실린 로우 레벨 데이터에 의한 전위와 반전압 HVCC 사이에 존재한다. NMOS 트랜지스터 NM8은 게이트에 기준전류 발생 활성화 신호 REFEN가 인가된다.
도 6a 및 도 6b는 도 1의 실시예의 리드 동작을 나타낸 동작 타이밍도이다.
도 6a는 하이 레벨 데이터를 리드하는 경우를 나타낸 타이밍도이다.
먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBLT0 및 MBLB0, 서브 비트 라인 감지 증폭기 제어신호 SBLVOL, 메인 비트 라인 풀업 신호 MBLPU 및 메인 비트 라인 풀다운 신호 MBLPD가 반전압 HVCC으로 프리차지 된다. 일반적으로 반전압 HVCC는 하이 레벨 데이터 전압 VCC의 절반(half) 값을 갖는다.
어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.
셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(22)에 저장된 하이 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.
서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(24)에 의해 기준 서브 비트 라인 SBL1의 전위가 로우 레벨로 증폭된다.
데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 NMOS 트랜지스터 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBLT0에 전달된다. 이때 기준전류 발생 활성화 신호 REFEN가 하이 레벨로 활성화되어 기준 메인 비트 라인 MBLB0의 전위가 소정 레벨로 낮아진다.
메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 풀업 신호 MBLPU가 하이 레벨이 되어 메인 비트 라인 MBLT0에 실린 데이터가 하이 레벨로 증폭되고, 메인 비트 라인 풀다운 신호 MBLPD가 로우 레벨이 되어 기준 메인 비트 라인 MBLB0이 로우 레벨이 된다. 이때 NMOS 트랜지스터 NM3이 턴 온 되어 있기 때문에 서브 비트 라인 SBL0의 전위도 함께 하이 레벨로 증폭되어 셀 데이터 감지 구간(t2)에서 전하 분배에 의해 파괴된 데이터를 복구한다(restore).
도 6b는 로우 레벨 데이터를 리드하는 경우의 동작 타이밍도이다.
먼저, 프리차지 구간(t0)에서 서브 비트 라인 SBL0 및 SBL1, 메인 비트 라인 MBLT0 및 MBLB0, 서브 비트 라인 감지 증폭기 제어신호 SBLVOL, 메인 비트 라인 풀업 신호 MBLPU 및 메인 비트 라인 풀다운 신호 MBLPD가 반전압 HVCC으로 프리차지 된다.
어드레스 디코딩 구간(t1)에서 선택된 워드라인 WL0이 활성화되기 위해 입력된 어드레스가 디코딩 된다.
셀 데이터 감지 구간(t2)에서 선택된 워드라인 WL0이 활성화되어 메모리 셀(22)에 저장된 로우 레벨 데이터가 전하분배(charge sharing)에 의해 서브 비트 라인 SBL0으로 전송된다.
서브 비트 라인 증폭 구간(t3)에서 서브 비트 라인 감지 증폭기 제어신호 SBLVOL가 로우 레벨로 활성화되어 서브 비트 라인 감지 증폭기(24)에 의해 서브 비트 라인 SBL0에 실린 데이터가 로우 레벨로 증폭된다.
데이터 전달 구간(t4)에서 스위치 제어신호 SBSWL가 하이 레벨로 활성화되어 NMOS 트랜지스터 NM3이 턴 온 된다. 따라서 서브 비트 라인 SBL0에 실린 데이터가 메인 비트 라인 MBLT0에 전달된다. 이때 기준전류 발생 활성화 신호 REFEN가 하이 레벨로 활성화되어 기준 메인 비트 라인 MBLB0의 전위가 소정 레벨로 낮아진다. 여기서 기준전류 발생부(28)를 구성하는 NMOS 트랜지스터 NM7의 크기가 서브 비트 라인 감지 증폭기(24)를 구성하는 NMOS 트랜지스터 NM1 및 NM2의 크기의 절반이고 동일하게 게이트에 반전압 HVCC가 인가되기 때문에, 기준 메인 비트 라인 MBLB0의 전위는 로우 레벨 데이터가 실린 메인 비트 라인 MBLT0의 전위와 반전압 HVCC 사이에 존재한다.
메인 비트 라인 증폭 구간(t5)에서 메인 비트 라인 풀다운 신호 MBLPD가 로우 레벨이 되어 메인 비트 라인 MBLT0에 실린 데이터가 로우 레벨로 증폭되고, 메인 비트 라인 풀업 신호 MBLPU가 하이 레벨이 되어 기준 메인 비트 라인 MBLB0이 하이 레벨이 된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 다중 포트 SoC는 와이드 바이트 다중 포트를 제공할 수 있는 효과가 있다.
또한 본 발명은 고속의 액세스 스피드를 구현할 수 있는 효과가 있다.
게다가 본 발명은 칩의 레이아웃 크기를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 데이터 및 명령어 처리를 위한 다중 포트를 포함하고 시스템 버스와 연결된 다중 포트 시스템;
    하나의 메인 비트라인에 선택적으로 연결되고 다수의 메모리 셀이 접속된 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱 전압을 유도하는 계층적 비트 라인 구조의 메모리 장치; 및
    상기 다중 포트 시스템과 상기 메모리 장치 간의 데이터 인터페이스를 수행하고, 상기 메인 비트라인에 실린 데이터를 구동하여 상기 시스템 버스에 전달하는 다중 포트 구동부를 포함하는 것을 특징으로 하는 다중 포트 SoC((Multiple port System On a Chip).
  2. 제 1 항에 있어서, 상기 메모리 장치는
    상기 메인 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 메인 비트 라인 감지 증폭기; 및
    상기 메인 비트 라인 감지 증폭기를 기준으로 대칭적으로 배치된 다수의 메모리 블록을 포함하는 것을 특징으로 하는 다중 포트 SoC.
  3. 제 2 항에 있어서, 상기 메모리 블록은
    다수의 메모리 셀을 포함하는 다수의 메모리 셀 어레이 블록; 및
    상기 서브 비트 라인에 실린 데이터를 감지 및 증폭하는 다수의 서브 비트 라인 감지 증폭기를 포함하는 것을 특징으로 하는 다중 포트 SoC.
  4. 제 3 항에 있어서, 상기 메모리 블록은
    상기 메인 비트 라인에 기준전류를 공급하는 적어도 하나 이상의 기준전류 발생수단을 더 포함하는 것을 특징으로 하는 다중 포트 SoC.
  5. 제 4 항에 있어서,
    상기 기준전류 발생수단은 바이어스 전압에 의해 상기 기준전류를 발생하는 정전류원을 포함하는 것을 특징으로 하는 다중 포트 SoC.
  6. 제 1 항에 있어서,
    상기 서브 비트 라인에 실린 데이터를 상기 메인 비트 라인으로 전송하는 전달 수단을 더 포함하는 것을 특징으로 하는 다중 포트 SoC.
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