JP4703040B2 - 半導体メモリ装置およびその駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルのデータをセンシングおよび増幅して出力するセンスアンプを含む半導体メモリ装置およびその駆動方法に関し、より詳しくは、スイッチング制御信号により制御されるスイッチング手段を用いてセンスアンプの増幅方式を順次変形し、入力端子と出力端子との間のオフセット電圧を補って、メモリセルのデータをセンシングおよび増幅して出力するセンスアンプを含む半導体メモリ装置およびその駆動方法に関する。
【０００２】
【従来の技術】
一般に、ビットラインセンスアンプは、ビットラインに載せられたデータをセンシングおよび増幅してデータバスに出力し、データバスセンスアンプは、ビットラインセンスアンプにより増幅されたデータを再びセンシングおよび増幅して、データ出力バッファに出力する。ここで、ビットラインセンスアンプには、クロスカップルド接続されたラッチ型増幅器を用いる。
【０００３】
一般的なビットラインセンスアンプの動作を説明すると次の通りである。まず、ビットラインがプリチャージ電圧（例えば、内部電源電圧ＶＤＤの１／２）でプリチャージされ、このとき選択されたメモリセルが接続されたビットラインとそうでないビットラインとの間の電位差を無くすため、２つのビットラインの電位を均等化させる。
【０００４】
ローデコーダが、外部から入力されたローアドレスを分析して、そのローアドレスに該当するワードラインを選択する。その選択されたワードラインに接続されたセルのトランジスタがターンオンされて、セルのキャパシタンスとビットラインのキャパシタンスとの間で、電荷分配が行われ、選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間で電位差を発生させる。
【０００５】
このとき、センスアンプ制御信号ＲＴＯおよび／Ｓがイネーブルされると、センスアンプ制御信号ＲＴＯは、ハイレベル（ＶＤＤ）になり、センスアンプ制御信号／Ｓは、ローレベル（ＶＳＳ）になってビットラインセンスアンプが動作し、選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間の電位差をセンシングして増幅する。
【０００６】
例えば、選択されたメモリセルに蓄積されたデータがローレベルのデータであると仮定すると、選択されたセルが接続されたビットラインの電位が、プリチャージ電圧より低下し、このとき選択されたセルが接続されていないビットラインの電位はプリチャージ電圧を維持しているため、２つのビットラインの間に電位差が発生する。
【０００７】
したがって、クロスカップルド接続されたラッチ型増幅器であるビットラインセンスアンプは、選択されたメモリセルが接続されたビットラインを、センスアンプ制御信号／Ｓによりローレベル（ＶＳＳ）に、そうでないビットラインを、センスアンプ制御信号ＲＴＯによりハイレベル（ＶＤＤ）にする。
【０００８】
次に、カラムデコーダによりカラムアドレスが分析され、そのカラムアドレスに該当するカラム制御信号ＹＩがハイレベルにイネーブルされると、ビットラインセンスアンプによりビットラインに載せられ増幅されたデータがデータバスに伝送される。
【０００９】
しかし、上記のような従来の技術に係る半導体メモリ装置のセンスアンプは、低い電圧で動作する場合に、ビットラインとセンスアンプとの間のオフセット電圧により、ビットラインに載せられたデータをセンシングするときに安定して動作をすることができなくなる。したがって、ビットラインに載せられたデータを十分に増幅するためには、かなり時間がかかってしまうという問題がある。
【００１０】
なぜなら、低い電圧で動作すると、ビットラインのキャパシタンスがセルのキャパシタンスに比べて大きくなり、電荷分配時に選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間の電位差が小さくなるためである。
【００１１】
したがって、選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間の小さくなった電位差を、ビットラインセンスアンプがセンシングする場合、その電位差がオフセット電圧と近接するため、センスアンプの動作が緩慢になる。特に、その電位差がオフセット電圧より小さいときには、データを誤ってセンシングし、誤ったデータを発生させてしまうという問題があった。
【００１２】
【発明が解決しようとする課題】
本発明は、半導体メモリ装置におけるセンスアンプの増幅方式を変換することによりセンシング感度を高め、ビットラインに載せられたデータを十分増幅することができる半導体メモリ装置およびその駆動方法を提供することを目的とする。
【００１３】
また、本発明は、半導体メモリ装置におけるセンスアンプの入力端子と出力端子との間のオフセット電圧を補い、安定した動作を実現することができる半導体メモリ装置およびその駆動方法を提供することを目的とする。
【００１４】
本発明に係る半導体メモリ装置は、センスアンプ制御信号によりイネーブルされ、一定の電源電圧が印加されるとともに、センスアンプの非反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを含む半導体メモリ装置において、センスアンプは、複数のスイッチング制御信号により制御され、センスアンプがイネーブルされている間、増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式の順に変更する複数のスイッチング手段を含み、み、前記スイッチング手段は、前記センスアンプが正帰還差動増幅方式で動作するとき、前記センスアンプの非反転入力端子と非反転出力端子との間のオフセット電圧を補うものであることを特徴とする。
【００１５】
また、スイッチング手段は、センスアンプが負帰還差動増幅方式で動作するとき、センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補うものであることが望ましい。
【００１６】
本発明に係る半導体メモリ装置は、センスアンプ制御信号によりイネーブルされ、一定の電源電圧が印加されるとともに、センスアンプの反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを含む半導体メモリ装置において、前記センスアンプは、複数のスイッチング制御信号により制御され、前記センスアンプがイネーブルされている間、増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式の順に変更する複数のスイッチング手段を含み、前記スイッチング手段は、前記センスアンプが正帰還差動増幅方式で動作するとき、前記センスアンプの反転入力端子と反転出力端子との間のオフセット電圧を補うものであることを特徴とする。
【００１７】
本発明の半導体メモリ装置の駆動方法は、センスアンプの非反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを有する半導体メモリ装置の駆動方法において、前記センスアンプの増幅方式を負帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補う負帰還差動増幅ステップと、前記センスアンプの増幅方式を通常の差動増幅方式に変更し、前記ビットラインに載せられたデータを増幅させる通常の差動増幅ステップと、前記センスアンプの増幅方式を正帰還差動増幅方式に変更し、前記センスアンプの非反転入力端子と前記非反転出力端子との間のオフセット電圧を補いながら、前記通常の差動増幅ステップで増幅されたデータを再び増幅させる正帰還差動増幅ステップと、センスアンプの増幅方式をクロスカップルドラッチ型増幅方式に変更し、正帰還差動増幅ステップで増幅されたデータをラッチするラッチステップとを順次行うことを特徴とする。
【００１８】
ここで、通常の差動増幅ステップは、センスアンプの出力端子がビットラインと分離されている状態で、ビットラインに載せられたデータを増幅することが望ましい。
【００１９】
また、本発明の半導体メモリ装置の駆動方法は、センスアンプの反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを有する半導体メモリ装置の駆動方法において、前記センスアンプの増幅方式を負帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補う負帰還差動増幅ステップと、前記センスアンプの増幅方式を通常の差動増幅方式に変更し、前記ビットラインに載せられたデータを増幅させる通常の差動増幅ステップと、前記センスアンプの増幅方式を正帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と前記反転出力端子との間の前記オフセット電圧を補いながら、前記通常の差動増幅ステップで増幅されたデータを再び増幅させる正帰還差動増幅ステップと、前記センスアンプの増幅方式をクロスカップルドラッチ型増幅方式に変更し、前記正帰還差動増幅ステップで増幅されたデータをラッチするラッチステップとを順次行うことを特徴とする。
【００２１】
上述した本発明の目的、特徴および利点は、添付した図面および後述する詳細な説明からより明らかになるはずである。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る好ましい実施の形態について詳しく説明する。
【００２３】
図１は、本発明の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部を示した回路図である。
【００２４】
図１に示されているように、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置は、均等化制御信号ＥＱにより制御され、２本のビットラインＢＬおよび／ＢＬを均等化させる均等化制御部１０と、分離制御信号ＢＩＳにより制御され、２本のビットラインＢＬおよび／ＢＬのそれぞれを、メモリセルアレイ領域とセンスアンプ領域との間で、選択的に分離させる分離制御部２０と、プリチャージ制御信号ＢＬＰにより制御され、プリチャージ電圧ＶＢＬＰでビットラインＢＬおよび／ＢＬをプリチャージさせるプリチャージ部３０と、センスアンプ制御信号／Ｓにより制御され、ビットラインＢＬに載せられたデータをセンシングおよび増幅するセンスアンプ４０と、カラム選択信号ＹＩにより制御され、センスアンプ４０により増幅されたデータを、データバスＤＢおよび／ＤＢに選択的にそれぞれ伝送する出力制御部５０とを含む。
【００２５】
均等化制御部１０は、１つのｎチャネル型ＭＯＳトランジスタ（以下、ｎ−ＭＯＳトランジスタという）ＮＭ１を含む。そのゲートには均等化制御信号ＥＱが印加され、そのソース・ドレインの一端はビットラインＢＬに、他端はビットライン／ＢＬにそれぞれ接続されている。
【００２６】
分離制御部２０は、２つのｎ−ＭＯＳトランジスタＮＭ２およびＮＭ３を含み、それらのゲートには、分離制御信号ＢＩＳがともに印加され、ｎ−ＭＯＳトランジスタＮＭ２のソース・ドレインの一端は、均等化制御部１０内のビットラインＢＬに、他端はプリチャージ部３０内のビットラインＢＬにそれぞれ接続されている。同様に、ｎ−ＭＯＳトランジスタＮＭ３のソース・ドレインの一端は、均等化制御部１０内のビットライン／ＢＬに、他端はプリチャージ部３０内のビットライン／ＢＬにそれぞれ接続されている。
【００２７】
プリチャージ部３０は、２つのｎ−ＭＯＳトランジスタＮＭ４およびＮＭ５を含み、それらのゲートには、プリチャージ制御信号ＢＬＰがともに印加されるようになっている。また、２つのｎ−ＭＯＳトランジスタＮＭ４およびＮＭ５は、それぞれのソース・ドレインの一端が互いに接続されており、そこにはプリチャージ電圧ＶＢＬＰが印加されるようになっている。そして、ｎ−ＭＯＳトランジスタＮＭ４のソース・ドレインの他端はビットラインＢＬに、ｎ−ＭＯＳトランジスタＮＭ５のソース・ドレインの他端はビットライン／ＢＬにそれぞれ接続されている。
【００２８】
センスアンプ４０は、３つのｐチャネル型ＭＯＳトランジスタ（以下、ｐ−ＭＯＳトランジスタという）ＰＭ１〜ＰＭ３と、６つのｎ−ＭＯＳトランジスタＮＭ８〜ＮＭ１３とを含む。
【００２９】
２つのｐ−ＭＯＳトランジスタＰＭ１およびＰＭ２は、それらのソースが互いに接続されており、そこに内部電源電圧ＶＤＤが印加されるようになっている。そして、ｐ−ＭＯＳトランジスタＰＭ２のゲートはｐ−ＭＯＳトランジスタＰＭ１のドレインに接続されており、ｐ−ＭＯＳトランジスタＰＭ３のソース・ドレインの一端もそこに接続されている。また、ｐ−ＭＯＳトランジスタＰＭ３のソース・ドレインの他端はｐ−ＭＯＳトランジスタＰＭ１のゲートに接続されており、ｎ−ＭＯＳトランジスタＮＭ１０のソース・ドレインの一端もそこに接続されている。なお、ｎ−ＭＯＳトランジスタＮＭ１０のソース・ドレインの他端は、ｐ−ＭＯＳトランジスタＰＭ２のドレインと接続されている。
【００３０】
一方、ｎ−ＭＯＳトランジスタＮＭ８のドレインはｐ−ＭＯＳトランジスタＰＭ１のドレインと、ｎ−ＭＯＳトランジスタＮＭ９のドレインはｐ−ＭＯＳトランジスタＰＭ２のドレインと接続されている。また、ｎ−ＭＯＳトランジスタＮＭ８のゲートはビットラインＢＬと、ｎ−ＭＯＳトランジスタＮＭ９のゲートはビットライン／ＢＬとそれぞれ接続されている。さらに、２つのｎ−ＭＯＳトランジスタＮＭ８およびＮＭ９のソースが互いに接続され、そこにセンスアンプ制御信号／Ｓが印加されるようになっている。
【００３１】
そして、ｐ−ＭＯＳトランジスタＰＭ３とｎ−ＭＯＳトランジスタＮＭ１０とのゲートが互いに接続されており、そこにはスイッチング制御信号ＣＯＮＡが印加されるようになっている。
【００３２】
ｎ−ＭＯＳトランジスタＮＭ１１のゲートにはスイッチング制御信号ＣＯＮＢが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ２のドレインに、そのソースはビットラインＢＬに接続されている。
【００３３】
ｎ−ＭＯＳトランジスタＮＭ１２のゲートにはスイッチング制御信号ＣＯＮＡが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ１のドレインに接続されており、ソースはビットライン／ＢＬに接続されている。
【００３４】
ｎ−ＭＯＳトランジスタＮＭ１３のゲートにはスイッチング制御信号ＣＯＮＣが印加されるようになっており、そのソース・ドレインの両端は、それぞれビットライン／ＢＬと、ｐ−ＭＯＳトランジスタＰＭ２のドレインとに接続されている。
【００３５】
ここで、ｐ−ＭＯＳトランジスタＰＭ１およびＰＭ２と、ｎ−ＭＯＳトランジスタＮＭ８およびＮＭ９は、センスアンプ４０の基本構成素子である。また、３種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＣにより制御されるｐ−ＭＯＳトランジスタＰＭ３と、４つのｎ−ＭＯＳトランジスタＮＭ１０、ＮＭ１１、ＮＭ１２およびＮＭ１３は、センスアンプ４０の増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式へと順次変更するためのスイッチング手段である。特に、３つのｎ−ＭＯＳトランジスタＮＭ１１、ＮＭ１２およびＮＭ１３は、センスアンプ４０の入力端子と出力端子との間のオフセット電圧を低下させるスイッチング手段などにも用いられる。
【００３６】
出力制御部５０は、２つのｎ−ＭＯＳトランジスタＮＭ６およびＮＭ７を含む。それらのゲートにはカラム選択信号ＹＩがともに印加されるようになっており、ｎ−ＭＯＳトランジスタＮＭ６のソース・ドレインの一端はビットライン／ＢＬと、ｎ−ＭＯＳトランジスタＮＭ７のソース・ドレインの一端はビットラインＢＬと接続されており、ビットラインＢＬおよび／ＢＬに載せられたデータを、選択的にデータバスＤＢおよび／ＤＢにそれぞれ伝送するようになっている。
【００３７】
図２は、図１に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。図２を参照して、上記の半導体メモリ装置の動作の一例を説明すると次の通りである。
【００３８】
図２に示されているように、区間Ｔ０はセンスアンプを駆動するための準備段階であり、半導体メモリ装置がリード動作またはライト動作を行う前に、プリチャージ制御信号ＢＬＰがハイレベルにイネーブルされ、ビットラインＢＬおよび／ＢＬがプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００３９】
さらに、２本のビットラインＢＬおよび／ＢＬの間の電位差を無くすために、均等化制御信号ＥＱがハイレベルにイネーブルされ、ビットラインＢＬおよび／ＢＬを互いに接続して均等化させる。
【００４０】
このとき、センスアンプ制御信号／Ｓも、同一の方法によりプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００４１】
区間Ｔ１〜Ｔ４はセンスアンプ４０がイネーブルされている区間であり、各区間におけるセンスアンプ４０の増幅方式は、３種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＣにより、区間Ｔ１では負帰還差動増幅方式、区間Ｔ２では通常の差動増幅方式、区間Ｔ３では正帰還差動増幅方式、区間Ｔ４ではクロスカップルドラッチ型増幅方式に、順次変更される。
【００４２】
区間Ｔ１では、プリチャージ制御信号ＢＬＰがローレベルにディスエーブルされ、センスアンプ制御信号／Ｓがローレベルにイネーブルされて、センスアンプ４０が作動する。
【００４３】
このとき、２つのスイッチング制御信号ＣＯＮＡおよびＣＯＮＢがローレベルになるため、ｐ−ＭＯＳトランジスタＰＭ３がターンオンされ、ｐ−ＭＯＳトランジスタＰＭ１のゲートがｐ−ＭＯＳトランジスタＰＭ３のドレインに接続されているため、センスアンプ４０は差動増幅器の形を形成する。
【００４４】
さらに、スイッチング制御信号ＣＯＮＣがハイレベルになり、ｎ−ＭＯＳトランジスタＮＭ１３がターンオンされるため、センスアンプ４０の反転入力端子であるビットライン／ＢＬと、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ２およびｎ−ＭＯＳトランジスタＮＭ９の互いに接続されたドレインとが接続されているため、負帰還差動増幅器の形を形成する。
【００４５】
したがって、ビットライン／ＢＬの電位が、センスアンプ４０の反転入力端子との間のオフセット電圧を補う電圧に調整される。
【００４６】
次に、区間Ｔ２では、スイッチング制御信号ＣＯＮＣがローレベルになってｎ−ＭＯＳトランジスタＮＭ１３がターンオフされ、他の全てのスイッチング制御信号ＣＯＮＡおよびＣＯＮＢはローレベルを維持するため、センスアンプ４０は通常の差動増幅器の形を形成する。
【００４７】
このとき、ワードラインＷＬがイネーブルされ、ビットラインＢＬに、選択されたメモリセルに蓄積されたデータが載せられる。したがって、ビットラインＢＬに載せられたデータは、通常の差動増幅器の形を形成したセンスアンプ４０によりセンシングおよび増幅される。
【００４８】
ここで、２つのスイッチング制御信号ＣＯＮＡおよびＣＯＮＢがともにローレベルなので、２つのｎ−ＭＯＳトランジスタＮＭ１１およびＮＭ１２はともにターンオフされている。したがって、センスアンプ４０の出力端子は、入力端子のビットラインＢＬおよび／ＢＬと分離され、センスアンプ４０の入力端子と出力端子との間のオフセット電圧による影響は著しく小さくなる。
【００４９】
次に、区間Ｔ３では、スイッチング制御信号ＣＯＮＢがハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ１１がターンオンされ、センスアンプ４０の非反転入力端子であるビットラインＢＬと、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ２およびｎ−ＭＯＳトランジスタＮＭ９の互いに接続されたドレインとが接続されており、他のスイッチング制御信号ＣＯＮＡおよびＣＯＮＣはローレベルを維持するので、センスアンプ４０は正帰還差動増幅器の形を形成する。
【００５０】
したがって、ビットラインＢＬに載せられたデータは、正帰還差動増幅器の形を形成したセンスアンプ４０の非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ２およびｎ−ＭＯＳトランジスタＮＭ９の互いに接続されたドレインと、非反転入力端子であるビットラインＢＬとの間のオフセット電圧を補いながらセンシングおよび増幅される。
【００５１】
次に、区間Ｔ４では、スイッチング制御信号ＣＯＮＡがハイレベルになってｐ−ＭＯＳトランジスタＰＭ３がターンオフされ、２つのｎ−ＭＯＳトランジスタＮＭ１０およびＮＭ１２がともにターンオンされる。また、スイッチング制御信号ＣＯＮＢがハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ１１がターンオンされる。また、スイッチング制御信号ＣＯＮＣはローレベルを維持して、ｎ−ＭＯＳトランジスタＮＭ１３がターンオフ状態を維持するため、センスアンプ４０はクロスカップルド接続されたラッチ型増幅器の形を形成する。したがって、これまでの段階で増幅されたデータを速やかにラッチする。
【００５２】
このとき、カラム選択信号ＹＩがハイレベルにイネーブルされ、ラッチされたデータはデータバスＤＢおよび／ＤＢに出力される。
【００５３】
図３は、本発明の別の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部を示した回路図である。
【００５４】
図３に示されているように、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置は、均等化制御信号ＥＱにより制御され、２本のビットラインＢＬ０およびＢＬ１を均等化させる均等化制御部１００と、分離制御信号ＢＩＳにより制御され、２本のビットラインＢＬ０およびＢＬ１のそれぞれを、メモリセルアレイ領域とセンスアンプ領域との間で、選択的に分離させる分離制御部２００と、プリチャージ制御信号ＢＬＰにより制御され、プリチャージ電圧ＶＢＬＰでビットラインＢＬ０およびＢＬ１をプリチャージさせるプリチャージ部３００と、センスアンプ制御信号／Ｓにより制御され、ビットラインＢＬ０またはビットラインＢＬ１に載せられたデータをセンシングおよび増幅するセンスアンプ４００と、カラム選択信号ＹＩにより制御されセンスアンプ４００により増幅されたデータを、データバスＤＢ０、ＤＢ１に選択的にそれぞれ伝送する出力制御部５００とを含む。
【００５５】
均等化制御部１００は１つのｎ−ＭＯＳトランジスタＮＭ１４を含み、そのゲートには均等化制御信号ＥＱが印加されるようになっており、そのソース・ドレインの一端はビットラインＢＬ０に、他端はビットラインＢＬ１にそれぞれ接続されている。
【００５６】
分離制御部２００は、２つのｎ−ＭＯＳトランジスタＮＭ１５およびＮＭ１６を含む。それらのゲートには分離制御信号ＢＩＳがともに印加されるようになっており、ｎ−ＭＯＳトランジスタＮＭ１５のソース・ドレインの一端は、均等化制御部１００内のビットラインＢＬ０に、他端はプリチャージ部３００内のビットラインＢＬ０にそれぞれ接続されている。同様に、ｎ−ＭＯＳトランジスタＮＭ１６のソース・ドレインの一端は、均等化制御部１００内のビットラインＢＬ１に、他端はプリチャージ部３００内のビットラインＢＬ１にそれぞれ接続されている。
【００５７】
プリチャージ部３００は、２つのｎ−ＭＯＳトランジスタＮＭ１７およびＮＭ１８を含む。それらのゲートにはプリチャージ制御信号ＢＬＰがともに印加されるようになっている。また、２つのｎ−ＭＯＳトランジスタＮＭ１７およびＮＭ１８は、それぞれのソース・ドレインの一端が互いに接続されており、そこにはプリチャージ電圧ＶＢＬＰが印加されるようになっている。そして、ｎ−ＭＯＳトランジスタＮＭ１７のソース・ドレインの他端はビットラインＢＬ０に、ｎ−ＭＯＳトランジスタＮＭ１８のソース・ドレインの他端はビットラインＢＬ１にそれぞれ接続されている。
【００５８】
センスアンプ４００は、３つのｐ−ＭＯＳトランジスタＰＭ１１〜ＰＭ１３と、６つのｎ−ＭＯＳトランジスタＮＭ２１〜ＮＭ２６とを含む。
【００５９】
２つのｐ−ＭＯＳトランジスタＰＭ１１およびＰＭ１２は、それらのソースが互いに接続され、そこに内部電源電圧ＶＤＤが印加されるようになっている。そして、ｐ−ＭＯＳトランジスタＰＭ１２のゲートはｐ−ＭＯＳトランジスタＰＭ１１のドレインに接続されており、ｐ−ＭＯＳトランジスタＰＭ３のソース・ドレインの一端もそこに接続されている。また、ｐ−ＭＯＳトランジスタＰＭ１３のソース・ドレインの他端はｐ−ＭＯＳトランジスタＰＭ１１のゲートに接続されており、ｎ−ＭＯＳトランジスタＮＭ２３のソース・ドレインの一端もそこに接続されている。なお、ｎ−ＭＯＳトランジスタＮＭ２３のソース・ドレインの他端は、ｐ−ＭＯＳトランジスタＰＭ１２のドレインと接続されている。
【００６０】
一方、ｎ−ＭＯＳトランジスタＮＭ２１のドレインはｐ−ＭＯＳトランジスタＰＭ１１のドレインと、ｎ−ＭＯＳトランジスタＮＭ２２のドレインはｐ−ＭＯＳトランジスタＰＭ１２のドレインと接続されている。また、ｎ−ＭＯＳトランジスタＮＭ２１のゲートはビットラインＢＬ０と、ｎ−ＭＯＳトランジスタＮＭ２２のゲートはビットラインＢＬ１とそれぞれ接続されている。さらに、２つのｎ−ＭＯＳトランジスタＮＭ２１およびＮＭ２２のソースが互いに接続され、そこにセンスアンプ制御信号／Ｓが印加されるようになっている。
【００６１】
そして、ｐ−ＭＯＳトランジスタＰＭ１３とｎ−ＭＯＳトランジスタＮＭ２３とのゲートが互いに接続されており、そこにはスイッチング制御信号ＣＯＮＡが印加されるようになっている。
【００６２】
ｎ−ＭＯＳトランジスタＮＭ２４のゲートにはスイッチング制御信号ＣＯＮＢが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ１２のドレインに、そのソースはビットラインＢＬ０に接続されている。
【００６３】
ｎ−ＭＯＳトランジスタＮＭ２５のゲートにはスイッチング制御信号ＣＯＮＤが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ１１のドレインに接続されており、ソースはビットラインＢＬ１に接続されている。
【００６４】
ｎ−ＭＯＳトランジスタＮＭ２６のゲートにはスイッチング制御信号ＣＯＮＣが印加されるようになっており、そのソース・ドレインの両端は、それぞれビットライン／ＢＬと、ｐ−ＭＯＳトランジスタＰＭ１２のドレインとに接続されている。
【００６５】
ここで、ｐ−ＭＯＳトランジスタＰＭ１１およびＰＭ１２と、ｎ−ＭＯＳトランジスタＮＭ２１およびＮＭ２２は、センスアンプ４００の基本構成素子である。また、４種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤにより制御されるｐ−ＭＯＳトランジスタＰＭ１３と、４つのｎ−ＭＯＳトランジスタＮＭ２３、ＮＭ２４、ＮＭ２５およびＮＭ２６とは、センスアンプ４００の増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式、およびクロスカップルドラッチ型増幅方式へと順次変更するためのスイッチング手段である。特に、３つのｎ−ＭＯＳトランジスタＮＭ２４、ＮＭ２５およびＮＭ２６は、センスアンプ４００の入力端子と出力端子との間のオフセット電圧を低下させるスイッチング手段などにも用いられる。
【００６６】
出力制御部５００は、２つのｎ−ＭＯＳトランジスタＮＭ１９およびＮＭ２０を含む。それらのゲートにはカラム選択信号ＹＩがともに印加されるようになっており、ｎ−ＭＯＳトランジスタＮＭ１９のソース・ドレインの一端はビットラインＢＬ１と、ｎ−ＭＯＳトランジスタＮＭ２０のソース・ドレインの一端はビットラインＢＬ０と接続されており、ビットラインＢＬ０およびＢＬ１に載せられたデータを、選択的にデータバスＤＢ０、ＤＢ１にそれぞれ伝送するようになっている。
【００６７】
図４Ａおよび図４Ｂは、それぞれ、図３に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。図４Ａおよび図４Ｂを参照して、上記の半導体メモリ装置の動作の一例を説明すると次の通りである。
【００６８】
図４Ａおよび図４Ｂに示されているように、区間Ｔ０はセンスアンプを駆動するための準備段階であり、半導体メモリ装置がリード動作またはライト動作を行う前に、プリチャージ制御信号ＢＬＰがハイレベルにイネーブルされ、ビットラインＢＬ０およびＢＬ１がプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００６９】
さらに、２本のビットラインＢＬ０およびＢＬ１の間の電位差を無くすために、均等化制御信号ＥＱがハイレベルにイネーブルされ、ビットラインＢＬ０およびＢＬ１を互いに接続して均等化させる。
【００７０】
このとき、センスアンプ制御信号／Ｓも、同一の方法によりプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００７１】
区間Ｔ１〜Ｔ４はセンスアンプ４００がイネーブルされている区間であり、各区間でにおけるセンスアンプ４００の増幅方式は、４種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤにより、区間Ｔ１では負帰還差動増幅方式、区間Ｔ２では通常の差動増幅方式、区間Ｔ３では正帰還差動増幅方式、区間Ｔ４ではクロスカップルドラッチ型増幅方式に順次変更される。
【００７２】
図４Ａは、ビットラインＢＬ０に接続されたメモリセルが選択された場合に、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置が行う動作を示したタイミングチャートである。
【００７３】
区間Ｔ１では、プリチャージ制御信号ＢＬＰがローレベルにディスエーブルされ、センスアンプ制御信号／Ｓがローレベルにイネーブルされて、センスアンプ４００が作動する。
【００７４】
このとき、３つのスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＤがローレベルになるため、ｐ−ＭＯＳトランジスタＰＭ１３がターンオンされ、ｐ−ＭＯＳトランジスタＰＭ１１のゲートがｐ−ＭＯＳトランジスタＰＭ１３のドレインに接続されているため、センスアンプ４００は差動増幅器の形を形成する。
【００７５】
さらに、スイッチング制御信号ＣＯＮＣがハイレベルになりｎ−ＭＯＳトランジスタＮＭ１３がターンオンされるため、センスアンプ４００の反転入力端子であるビットラインＢＬ１と、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１２とおよびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインとが接続されているため、負帰還差動増幅器の形を形成する。
【００７６】
したがって、ビットラインＢＬ１の電位がセンスアンプ４００の反転入力端子との間のオフセット電圧を補う電圧に調整される。
【００７７】
次に、区間Ｔ２では、スイッチング制御信号ＣＯＮＣがローレベルになってｎ−ＭＯＳトランジスタＮＭ２６がターンオフされ、他の全てのスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＤはローレベルを維持するため、センスアンプ４００は通常の差動増幅器の形を形成する。
【００７８】
このとき、ワードラインＷＬがイネーブルされ、ビットラインＢＬ０に、選択されたメモリセルに蓄積されたデータが載せられる。したがって、ビットラインＢＬ０に載せられたデータは、通常の差動増幅器の形を形成したセンスアンプ４００によりセンシングおよび増幅される。
【００７９】
ここで、２つのスイッチング制御信号ＣＯＮＢおよびＣＯＮＤがともにローレベルなので、２つのｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５はともにターンオフされている。したがって、センスアンプ４００の出力端子は入力端子のビットラインＢＬ０およびＢＬ１と分離され、センスアンプ４００の入力端子と出力端子との間のオフセット電圧による影響は著しく小さくなる。
【００８０】
次に、区間Ｔ３では、スイッチング制御信号ＣＯＮＢがハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ２４がターンオンされ、センスアンプ４００の非反転入力端子であるビットラインＢＬ０と、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１２およびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインとが接続されており、他のスイッチング制御信号ＣＯＮＡ、ＣＯＮＣおよびＣＯＮＤはローレベルを維持するので、センスアンプ４００は正帰還差動増幅器の形を形成する。
【００８１】
したがって、ビットラインＢＬ０に載せられたデータは、正帰還差動増幅器の形を形成したセンスアンプ４００の非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１２およびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインと、非反転入力端子であるビットラインＢＬ０との間のオフセット電圧を補いながらセンシングおよび増幅される。
【００８２】
次に、区間Ｔ４では、スイッチング制御信号ＣＯＮＡがハイレベルになってｐ−ＭＯＳトランジスタＰＭ１３がターンオフされ、ｎ−ＭＯＳトランジスタＮＭ２３がターンオンされ、２つのスイッチング制御信号ＣＯＮＢおよびＣＯＮＤがともにハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５がともにターンオンされ、スイッチング制御信号ＣＯＮＣはローレベルを維持してｎ−ＭＯＳトランジスタＮＭ２６がターンオフ状態を維持するため、センスアンプ４００はクロスカップルド接続されたラッチ型増幅器の形を形成する。したがって、これまでの段階で増幅されたデータを速やかにラッチする。
【００８３】
このとき、カラム選択信号ＹＩがハイレベルにイネーブルされ、ラッチされたデータはデータバスＤＢ０、ＤＢ１に出力される。
【００８４】
一方、図４Ｂは、ビットラインＢＬ１に接続されたメモリセルが選択された場合に、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置が行う動作を示したタイミングチャートである。
【００８５】
ビットラインＢＬ０およびＢＬ１をプリチャージさせる区間Ｔ０、スイッチング制御信号ＣＯＮＣがハイレベルになってｎ−ＭＯＳトランジスタＮＭ２６をターンオンさせることにより、負帰還差動増幅器の形を形成したセンスアンプ４００の形を形成し、非反転入力端子と反転出力端子との間のオフセット電圧を補う区間Ｔ１、および通常の差動増幅器の形を形成し、センスアンプ４００の出力端子をビットラインＢＬ０およびＢＬ１と分離させ、ビットラインＢＬ１に載せられたデータをセンシングおよび増幅する区間Ｔ２での動作は、図４Ａの場合と同様である。
【００８６】
図４Ｂに示したように、区間Ｔ３ではスイッチング制御信号ＣＯＮＡがローレベルなので、ｐ−ＭＯＳトランジスタＰＭ１３がターンオンされてセンスアンプ４００は差動増幅器の形を形成し、スイッチング制御信号ＣＯＮＣもローレベルを維持するためｎ−ＭＯＳトランジスタＮＭ１３がターンオフされている。
【００８７】
ところが、ここで図４Ａに示したタイミングチャートとは異なり、スイッチング制御信号ＣＯＮＤがスイッチング制御信号ＣＯＮＢより先にハイレベルになり、ｎ−ＭＯＳトランジスタＮＭ２５が、ｎ−ＭＯＳトランジスタＮＭ２４より先にターンオンされ、センスアンプ４００の反転入力端子であるビットラインＢＬ１と、反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１１およびｎ−ＭＯＳトランジスタＮＭ２１の互いに接続されたドレインとが接続されているため、センスアンプ４００は正帰還差動増幅器の形を形成する。
【００８８】
したがって、センスアンプ４００の反転入力端子であるビットラインＢＬ１と、反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１１およびｎ−ＭＯＳトランジスタＮＭ２１の互いに接続されたドレインとを接続し、オフセット電圧を補いながらビットラインＢＬ１に載せられたデータをセンシングおよび増幅する。
【００８９】
次に、区間Ｔ４では、スイッチング制御信号ＣＯＮＡがハイレベルになってｐ−ＭＯＳトランジスタＰＭ１３がターンオフ、ｎ−ＭＯＳトランジスタＮＭ２０がターンオンされ、スイッチング制御信号ＣＯＮＤはハイレベルを維持し、スイッチング制御信号ＣＯＮＢがハイレベルになって、２つのｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５がターンオンされ、スイッチング制御信号ＣＯＮＣはローレベルを維持してｎ−ＭＯＳトランジスタＮＭ２６がターンオフ状態を維持するため、センスアンプ４００はクロスカップルド接続されたラッチ型増幅器の形を形成する。したがって、これまでの段階で増幅されたデータを速やかにラッチする。
【００９０】
このとき、カラム選択信号ＹＩがハイレベルにイネーブルされ、ラッチされたデータはデータバスＤＢ０、ＤＢ１に出力される。
【００９１】
このように、選択されたメモリセルが２本のビットラインＢＬ０およびＢＬ１のどちらに接続されているかにより、ｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５のターンオンされる時点が、それぞれ別に設定されている。
【００９２】
すなわち、ビットラインＢＬ０に接続されたメモリセルが選択された場合には、図４Ａに示したように、区間Ｔ３で、ｎ−ＭＯＳトランジスタＮＭ２４がｎ−ＭＯＳトランジスタＮＭ２５より先にターンオンされ、非反転入力端子のビットラインＢＬ０と、非反転出力端子のｐ−ＭＯＳトランジスタＰＭ１２およびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインとの間のオフセット電圧を補いながら、ビットラインＢＬ０に載せられたデータを増幅し、区間Ｔ４で、ｎ−ＭＯＳトランジスタＮＭ２４はターンオン状態を維持し、ｎ−ＭＯＳトランジスタＮＭ２５がターンオンされて増幅されたデータをラッチする。
【００９３】
一方、ビットラインＢＬ１に接続されたメモリセルが選択された場合には、図４Ｂに示したように、区間Ｔ３でｎ−ＭＯＳトランジスタＮＭ２５が先にターンオンされ、反転入力端子のビットラインＢＬ１と、反転出力端子のｐ−ＭＯＳトランジスタＰＭ１１およびｎ−ＭＯＳトランジスタＮＭ１８の互いに接続されたドレインとの間のオフセット電圧を補いながら、ビットラインＢＬ１に載せられたデータを増幅し、区間Ｔ４ではｎ−ＭＯＳトランジスタＮＭ２５はターンオン状態を維持し、ｎ−ＭＯＳトランジスタＮＭ２４がターンオンされて増幅されたデータをラッチする。
【００９４】
上述したように本発明の実施の形態に係る半導体装置において、センスアンプ４００は、４種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤによりスイッチング手段に含まれる５つのＭＯＳトランジスタＰＭ１３およびＮＭ２３〜ＮＭ２６を制御して、センスアンプ４００の増幅方式を順次変更し、オフセット電圧を補いながら、ビットラインＢＬ０に載せられたデータを効率的にセンシングおよび増幅することができる。
【００９５】
ここで、センスアンプ４００は、２本のビットラインＢＬ０およびＢＬ１のそれぞれに載せられたデータを、オフセット電圧が補われた状態でセンシングし、十分増幅してオフセット電圧に影響され難くしただけでなく、回路自体も既存のＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＮＭ２１およびＮＭ２２を段階ごとに変更したものなので、オフセット電圧は大きくならない。
【００９６】
さらに、２つのｐ−ＭＯＳトランジスタＰＭ１１およびＰＭ１２のソースに内部電源電圧ＶＤＤを印加し、従来技術においてセンスアンプに用いられたセンスアンプ制御信号ＲＴＯを発生させる回路（図示せず）が不要となりチップサイズを縮小させることができる。
【００９７】
以上、本発明の実施の形態に係る半導体メモリ素子およびその駆動方法について、添付した図面を基に、上述した好ましい実施の形態により具体的に記述したが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野における通常の知識を有する専門家であるならば、本発明の技術思想の範囲内で、幾多の置換、変形、および変更などにより、種々の実施の形態に想到可能であることが理解されるべきである。
【００９８】
【発明の効果】
上述したように、本発明に係る半導体装置およびその駆動方法によれば、オフセット電圧による影響を減少させ、センスアンプのセンシング感度を向上させることができるので、メモリセルの集積密度を高めることができ、低い電圧においても安定した動作が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部を示した回路図である。
【図２】 図１に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。
【図３】 本発明の別の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部分を示した回路図である。
【図４Ａ】 図３に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。
【図４Ｂ】 図３に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。
【符号の説明】
１０、１００ 均等化制御部
２０、２００ 分離制御部
３０、３００ プリチャージ部
４０、４００ センスアンプ
５０、５００ 出力制御部
ＰＭ１〜ＰＭ３、ＰＭ１１〜ＰＭ１３ ｐ−ＭＯＳトランジスタ
ＮＭ１〜ＮＭ１３、ＮＭ１４〜ＮＭ２６ ｎ−ＭＯＳトランジスタ
ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤ スイッチング制御信号
【発明の属する技術分野】
本発明は、メモリセルのデータをセンシングおよび増幅して出力するセンスアンプを含む半導体メモリ装置およびその駆動方法に関し、より詳しくは、スイッチング制御信号により制御されるスイッチング手段を用いてセンスアンプの増幅方式を順次変形し、入力端子と出力端子との間のオフセット電圧を補って、メモリセルのデータをセンシングおよび増幅して出力するセンスアンプを含む半導体メモリ装置およびその駆動方法に関する。
【０００２】
【従来の技術】
一般に、ビットラインセンスアンプは、ビットラインに載せられたデータをセンシングおよび増幅してデータバスに出力し、データバスセンスアンプは、ビットラインセンスアンプにより増幅されたデータを再びセンシングおよび増幅して、データ出力バッファに出力する。ここで、ビットラインセンスアンプには、クロスカップルド接続されたラッチ型増幅器を用いる。
【０００３】
一般的なビットラインセンスアンプの動作を説明すると次の通りである。まず、ビットラインがプリチャージ電圧（例えば、内部電源電圧ＶＤＤの１／２）でプリチャージされ、このとき選択されたメモリセルが接続されたビットラインとそうでないビットラインとの間の電位差を無くすため、２つのビットラインの電位を均等化させる。
【０００４】
ローデコーダが、外部から入力されたローアドレスを分析して、そのローアドレスに該当するワードラインを選択する。その選択されたワードラインに接続されたセルのトランジスタがターンオンされて、セルのキャパシタンスとビットラインのキャパシタンスとの間で、電荷分配が行われ、選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間で電位差を発生させる。
【０００５】
このとき、センスアンプ制御信号ＲＴＯおよび／Ｓがイネーブルされると、センスアンプ制御信号ＲＴＯは、ハイレベル（ＶＤＤ）になり、センスアンプ制御信号／Ｓは、ローレベル（ＶＳＳ）になってビットラインセンスアンプが動作し、選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間の電位差をセンシングして増幅する。
【０００６】
例えば、選択されたメモリセルに蓄積されたデータがローレベルのデータであると仮定すると、選択されたセルが接続されたビットラインの電位が、プリチャージ電圧より低下し、このとき選択されたセルが接続されていないビットラインの電位はプリチャージ電圧を維持しているため、２つのビットラインの間に電位差が発生する。
【０００７】
したがって、クロスカップルド接続されたラッチ型増幅器であるビットラインセンスアンプは、選択されたメモリセルが接続されたビットラインを、センスアンプ制御信号／Ｓによりローレベル（ＶＳＳ）に、そうでないビットラインを、センスアンプ制御信号ＲＴＯによりハイレベル（ＶＤＤ）にする。
【０００８】
次に、カラムデコーダによりカラムアドレスが分析され、そのカラムアドレスに該当するカラム制御信号ＹＩがハイレベルにイネーブルされると、ビットラインセンスアンプによりビットラインに載せられ増幅されたデータがデータバスに伝送される。
【０００９】
しかし、上記のような従来の技術に係る半導体メモリ装置のセンスアンプは、低い電圧で動作する場合に、ビットラインとセンスアンプとの間のオフセット電圧により、ビットラインに載せられたデータをセンシングするときに安定して動作をすることができなくなる。したがって、ビットラインに載せられたデータを十分に増幅するためには、かなり時間がかかってしまうという問題がある。
【００１０】
なぜなら、低い電圧で動作すると、ビットラインのキャパシタンスがセルのキャパシタンスに比べて大きくなり、電荷分配時に選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間の電位差が小さくなるためである。
【００１１】
したがって、選択されたメモリセルが接続されたビットラインと、そうでないビットラインとの間の小さくなった電位差を、ビットラインセンスアンプがセンシングする場合、その電位差がオフセット電圧と近接するため、センスアンプの動作が緩慢になる。特に、その電位差がオフセット電圧より小さいときには、データを誤ってセンシングし、誤ったデータを発生させてしまうという問題があった。
【００１２】
【発明が解決しようとする課題】
本発明は、半導体メモリ装置におけるセンスアンプの増幅方式を変換することによりセンシング感度を高め、ビットラインに載せられたデータを十分増幅することができる半導体メモリ装置およびその駆動方法を提供することを目的とする。
【００１３】
また、本発明は、半導体メモリ装置におけるセンスアンプの入力端子と出力端子との間のオフセット電圧を補い、安定した動作を実現することができる半導体メモリ装置およびその駆動方法を提供することを目的とする。
【００１４】
本発明に係る半導体メモリ装置は、センスアンプ制御信号によりイネーブルされ、一定の電源電圧が印加されるとともに、センスアンプの非反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを含む半導体メモリ装置において、センスアンプは、複数のスイッチング制御信号により制御され、センスアンプがイネーブルされている間、増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式の順に変更する複数のスイッチング手段を含み、み、前記スイッチング手段は、前記センスアンプが正帰還差動増幅方式で動作するとき、前記センスアンプの非反転入力端子と非反転出力端子との間のオフセット電圧を補うものであることを特徴とする。
【００１５】
また、スイッチング手段は、センスアンプが負帰還差動増幅方式で動作するとき、センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補うものであることが望ましい。
【００１６】
本発明に係る半導体メモリ装置は、センスアンプ制御信号によりイネーブルされ、一定の電源電圧が印加されるとともに、センスアンプの反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを含む半導体メモリ装置において、前記センスアンプは、複数のスイッチング制御信号により制御され、前記センスアンプがイネーブルされている間、増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式の順に変更する複数のスイッチング手段を含み、前記スイッチング手段は、前記センスアンプが正帰還差動増幅方式で動作するとき、前記センスアンプの反転入力端子と反転出力端子との間のオフセット電圧を補うものであることを特徴とする。
【００１７】
本発明の半導体メモリ装置の駆動方法は、センスアンプの非反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを有する半導体メモリ装置の駆動方法において、前記センスアンプの増幅方式を負帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補う負帰還差動増幅ステップと、前記センスアンプの増幅方式を通常の差動増幅方式に変更し、前記ビットラインに載せられたデータを増幅させる通常の差動増幅ステップと、前記センスアンプの増幅方式を正帰還差動増幅方式に変更し、前記センスアンプの非反転入力端子と前記非反転出力端子との間のオフセット電圧を補いながら、前記通常の差動増幅ステップで増幅されたデータを再び増幅させる正帰還差動増幅ステップと、センスアンプの増幅方式をクロスカップルドラッチ型増幅方式に変更し、正帰還差動増幅ステップで増幅されたデータをラッチするラッチステップとを順次行うことを特徴とする。
【００１８】
ここで、通常の差動増幅ステップは、センスアンプの出力端子がビットラインと分離されている状態で、ビットラインに載せられたデータを増幅することが望ましい。
【００１９】
また、本発明の半導体メモリ装置の駆動方法は、センスアンプの反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを有する半導体メモリ装置の駆動方法において、前記センスアンプの増幅方式を負帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補う負帰還差動増幅ステップと、前記センスアンプの増幅方式を通常の差動増幅方式に変更し、前記ビットラインに載せられたデータを増幅させる通常の差動増幅ステップと、前記センスアンプの増幅方式を正帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と前記反転出力端子との間の前記オフセット電圧を補いながら、前記通常の差動増幅ステップで増幅されたデータを再び増幅させる正帰還差動増幅ステップと、前記センスアンプの増幅方式をクロスカップルドラッチ型増幅方式に変更し、前記正帰還差動増幅ステップで増幅されたデータをラッチするラッチステップとを順次行うことを特徴とする。
【００２１】
上述した本発明の目的、特徴および利点は、添付した図面および後述する詳細な説明からより明らかになるはずである。
【００２２】
【発明の実施の形態】
以下、添付した図面を参照しながら、本発明に係る好ましい実施の形態について詳しく説明する。
【００２３】
図１は、本発明の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部を示した回路図である。
【００２４】
図１に示されているように、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置は、均等化制御信号ＥＱにより制御され、２本のビットラインＢＬおよび／ＢＬを均等化させる均等化制御部１０と、分離制御信号ＢＩＳにより制御され、２本のビットラインＢＬおよび／ＢＬのそれぞれを、メモリセルアレイ領域とセンスアンプ領域との間で、選択的に分離させる分離制御部２０と、プリチャージ制御信号ＢＬＰにより制御され、プリチャージ電圧ＶＢＬＰでビットラインＢＬおよび／ＢＬをプリチャージさせるプリチャージ部３０と、センスアンプ制御信号／Ｓにより制御され、ビットラインＢＬに載せられたデータをセンシングおよび増幅するセンスアンプ４０と、カラム選択信号ＹＩにより制御され、センスアンプ４０により増幅されたデータを、データバスＤＢおよび／ＤＢに選択的にそれぞれ伝送する出力制御部５０とを含む。
【００２５】
均等化制御部１０は、１つのｎチャネル型ＭＯＳトランジスタ（以下、ｎ−ＭＯＳトランジスタという）ＮＭ１を含む。そのゲートには均等化制御信号ＥＱが印加され、そのソース・ドレインの一端はビットラインＢＬに、他端はビットライン／ＢＬにそれぞれ接続されている。
【００２６】
分離制御部２０は、２つのｎ−ＭＯＳトランジスタＮＭ２およびＮＭ３を含み、それらのゲートには、分離制御信号ＢＩＳがともに印加され、ｎ−ＭＯＳトランジスタＮＭ２のソース・ドレインの一端は、均等化制御部１０内のビットラインＢＬに、他端はプリチャージ部３０内のビットラインＢＬにそれぞれ接続されている。同様に、ｎ−ＭＯＳトランジスタＮＭ３のソース・ドレインの一端は、均等化制御部１０内のビットライン／ＢＬに、他端はプリチャージ部３０内のビットライン／ＢＬにそれぞれ接続されている。
【００２７】
プリチャージ部３０は、２つのｎ−ＭＯＳトランジスタＮＭ４およびＮＭ５を含み、それらのゲートには、プリチャージ制御信号ＢＬＰがともに印加されるようになっている。また、２つのｎ−ＭＯＳトランジスタＮＭ４およびＮＭ５は、それぞれのソース・ドレインの一端が互いに接続されており、そこにはプリチャージ電圧ＶＢＬＰが印加されるようになっている。そして、ｎ−ＭＯＳトランジスタＮＭ４のソース・ドレインの他端はビットラインＢＬに、ｎ−ＭＯＳトランジスタＮＭ５のソース・ドレインの他端はビットライン／ＢＬにそれぞれ接続されている。
【００２８】
センスアンプ４０は、３つのｐチャネル型ＭＯＳトランジスタ（以下、ｐ−ＭＯＳトランジスタという）ＰＭ１〜ＰＭ３と、６つのｎ−ＭＯＳトランジスタＮＭ８〜ＮＭ１３とを含む。
【００２９】
２つのｐ−ＭＯＳトランジスタＰＭ１およびＰＭ２は、それらのソースが互いに接続されており、そこに内部電源電圧ＶＤＤが印加されるようになっている。そして、ｐ−ＭＯＳトランジスタＰＭ２のゲートはｐ−ＭＯＳトランジスタＰＭ１のドレインに接続されており、ｐ−ＭＯＳトランジスタＰＭ３のソース・ドレインの一端もそこに接続されている。また、ｐ−ＭＯＳトランジスタＰＭ３のソース・ドレインの他端はｐ−ＭＯＳトランジスタＰＭ１のゲートに接続されており、ｎ−ＭＯＳトランジスタＮＭ１０のソース・ドレインの一端もそこに接続されている。なお、ｎ−ＭＯＳトランジスタＮＭ１０のソース・ドレインの他端は、ｐ−ＭＯＳトランジスタＰＭ２のドレインと接続されている。
【００３０】
一方、ｎ−ＭＯＳトランジスタＮＭ８のドレインはｐ−ＭＯＳトランジスタＰＭ１のドレインと、ｎ−ＭＯＳトランジスタＮＭ９のドレインはｐ−ＭＯＳトランジスタＰＭ２のドレインと接続されている。また、ｎ−ＭＯＳトランジスタＮＭ８のゲートはビットラインＢＬと、ｎ−ＭＯＳトランジスタＮＭ９のゲートはビットライン／ＢＬとそれぞれ接続されている。さらに、２つのｎ−ＭＯＳトランジスタＮＭ８およびＮＭ９のソースが互いに接続され、そこにセンスアンプ制御信号／Ｓが印加されるようになっている。
【００３１】
そして、ｐ−ＭＯＳトランジスタＰＭ３とｎ−ＭＯＳトランジスタＮＭ１０とのゲートが互いに接続されており、そこにはスイッチング制御信号ＣＯＮＡが印加されるようになっている。
【００３２】
ｎ−ＭＯＳトランジスタＮＭ１１のゲートにはスイッチング制御信号ＣＯＮＢが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ２のドレインに、そのソースはビットラインＢＬに接続されている。
【００３３】
ｎ−ＭＯＳトランジスタＮＭ１２のゲートにはスイッチング制御信号ＣＯＮＡが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ１のドレインに接続されており、ソースはビットライン／ＢＬに接続されている。
【００３４】
ｎ−ＭＯＳトランジスタＮＭ１３のゲートにはスイッチング制御信号ＣＯＮＣが印加されるようになっており、そのソース・ドレインの両端は、それぞれビットライン／ＢＬと、ｐ−ＭＯＳトランジスタＰＭ２のドレインとに接続されている。
【００３５】
ここで、ｐ−ＭＯＳトランジスタＰＭ１およびＰＭ２と、ｎ−ＭＯＳトランジスタＮＭ８およびＮＭ９は、センスアンプ４０の基本構成素子である。また、３種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＣにより制御されるｐ−ＭＯＳトランジスタＰＭ３と、４つのｎ−ＭＯＳトランジスタＮＭ１０、ＮＭ１１、ＮＭ１２およびＮＭ１３は、センスアンプ４０の増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式へと順次変更するためのスイッチング手段である。特に、３つのｎ−ＭＯＳトランジスタＮＭ１１、ＮＭ１２およびＮＭ１３は、センスアンプ４０の入力端子と出力端子との間のオフセット電圧を低下させるスイッチング手段などにも用いられる。
【００３６】
出力制御部５０は、２つのｎ−ＭＯＳトランジスタＮＭ６およびＮＭ７を含む。それらのゲートにはカラム選択信号ＹＩがともに印加されるようになっており、ｎ−ＭＯＳトランジスタＮＭ６のソース・ドレインの一端はビットライン／ＢＬと、ｎ−ＭＯＳトランジスタＮＭ７のソース・ドレインの一端はビットラインＢＬと接続されており、ビットラインＢＬおよび／ＢＬに載せられたデータを、選択的にデータバスＤＢおよび／ＤＢにそれぞれ伝送するようになっている。
【００３７】
図２は、図１に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。図２を参照して、上記の半導体メモリ装置の動作の一例を説明すると次の通りである。
【００３８】
図２に示されているように、区間Ｔ０はセンスアンプを駆動するための準備段階であり、半導体メモリ装置がリード動作またはライト動作を行う前に、プリチャージ制御信号ＢＬＰがハイレベルにイネーブルされ、ビットラインＢＬおよび／ＢＬがプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００３９】
さらに、２本のビットラインＢＬおよび／ＢＬの間の電位差を無くすために、均等化制御信号ＥＱがハイレベルにイネーブルされ、ビットラインＢＬおよび／ＢＬを互いに接続して均等化させる。
【００４０】
このとき、センスアンプ制御信号／Ｓも、同一の方法によりプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００４１】
区間Ｔ１〜Ｔ４はセンスアンプ４０がイネーブルされている区間であり、各区間におけるセンスアンプ４０の増幅方式は、３種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＣにより、区間Ｔ１では負帰還差動増幅方式、区間Ｔ２では通常の差動増幅方式、区間Ｔ３では正帰還差動増幅方式、区間Ｔ４ではクロスカップルドラッチ型増幅方式に、順次変更される。
【００４２】
区間Ｔ１では、プリチャージ制御信号ＢＬＰがローレベルにディスエーブルされ、センスアンプ制御信号／Ｓがローレベルにイネーブルされて、センスアンプ４０が作動する。
【００４３】
このとき、２つのスイッチング制御信号ＣＯＮＡおよびＣＯＮＢがローレベルになるため、ｐ−ＭＯＳトランジスタＰＭ３がターンオンされ、ｐ−ＭＯＳトランジスタＰＭ１のゲートがｐ−ＭＯＳトランジスタＰＭ３のドレインに接続されているため、センスアンプ４０は差動増幅器の形を形成する。
【００４４】
さらに、スイッチング制御信号ＣＯＮＣがハイレベルになり、ｎ−ＭＯＳトランジスタＮＭ１３がターンオンされるため、センスアンプ４０の反転入力端子であるビットライン／ＢＬと、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ２およびｎ−ＭＯＳトランジスタＮＭ９の互いに接続されたドレインとが接続されているため、負帰還差動増幅器の形を形成する。
【００４５】
したがって、ビットライン／ＢＬの電位が、センスアンプ４０の反転入力端子との間のオフセット電圧を補う電圧に調整される。
【００４６】
次に、区間Ｔ２では、スイッチング制御信号ＣＯＮＣがローレベルになってｎ−ＭＯＳトランジスタＮＭ１３がターンオフされ、他の全てのスイッチング制御信号ＣＯＮＡおよびＣＯＮＢはローレベルを維持するため、センスアンプ４０は通常の差動増幅器の形を形成する。
【００４７】
このとき、ワードラインＷＬがイネーブルされ、ビットラインＢＬに、選択されたメモリセルに蓄積されたデータが載せられる。したがって、ビットラインＢＬに載せられたデータは、通常の差動増幅器の形を形成したセンスアンプ４０によりセンシングおよび増幅される。
【００４８】
ここで、２つのスイッチング制御信号ＣＯＮＡおよびＣＯＮＢがともにローレベルなので、２つのｎ−ＭＯＳトランジスタＮＭ１１およびＮＭ１２はともにターンオフされている。したがって、センスアンプ４０の出力端子は、入力端子のビットラインＢＬおよび／ＢＬと分離され、センスアンプ４０の入力端子と出力端子との間のオフセット電圧による影響は著しく小さくなる。
【００４９】
次に、区間Ｔ３では、スイッチング制御信号ＣＯＮＢがハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ１１がターンオンされ、センスアンプ４０の非反転入力端子であるビットラインＢＬと、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ２およびｎ−ＭＯＳトランジスタＮＭ９の互いに接続されたドレインとが接続されており、他のスイッチング制御信号ＣＯＮＡおよびＣＯＮＣはローレベルを維持するので、センスアンプ４０は正帰還差動増幅器の形を形成する。
【００５０】
したがって、ビットラインＢＬに載せられたデータは、正帰還差動増幅器の形を形成したセンスアンプ４０の非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ２およびｎ−ＭＯＳトランジスタＮＭ９の互いに接続されたドレインと、非反転入力端子であるビットラインＢＬとの間のオフセット電圧を補いながらセンシングおよび増幅される。
【００５１】
次に、区間Ｔ４では、スイッチング制御信号ＣＯＮＡがハイレベルになってｐ−ＭＯＳトランジスタＰＭ３がターンオフされ、２つのｎ−ＭＯＳトランジスタＮＭ１０およびＮＭ１２がともにターンオンされる。また、スイッチング制御信号ＣＯＮＢがハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ１１がターンオンされる。また、スイッチング制御信号ＣＯＮＣはローレベルを維持して、ｎ−ＭＯＳトランジスタＮＭ１３がターンオフ状態を維持するため、センスアンプ４０はクロスカップルド接続されたラッチ型増幅器の形を形成する。したがって、これまでの段階で増幅されたデータを速やかにラッチする。
【００５２】
このとき、カラム選択信号ＹＩがハイレベルにイネーブルされ、ラッチされたデータはデータバスＤＢおよび／ＤＢに出力される。
【００５３】
図３は、本発明の別の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部を示した回路図である。
【００５４】
図３に示されているように、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置は、均等化制御信号ＥＱにより制御され、２本のビットラインＢＬ０およびＢＬ１を均等化させる均等化制御部１００と、分離制御信号ＢＩＳにより制御され、２本のビットラインＢＬ０およびＢＬ１のそれぞれを、メモリセルアレイ領域とセンスアンプ領域との間で、選択的に分離させる分離制御部２００と、プリチャージ制御信号ＢＬＰにより制御され、プリチャージ電圧ＶＢＬＰでビットラインＢＬ０およびＢＬ１をプリチャージさせるプリチャージ部３００と、センスアンプ制御信号／Ｓにより制御され、ビットラインＢＬ０またはビットラインＢＬ１に載せられたデータをセンシングおよび増幅するセンスアンプ４００と、カラム選択信号ＹＩにより制御されセンスアンプ４００により増幅されたデータを、データバスＤＢ０、ＤＢ１に選択的にそれぞれ伝送する出力制御部５００とを含む。
【００５５】
均等化制御部１００は１つのｎ−ＭＯＳトランジスタＮＭ１４を含み、そのゲートには均等化制御信号ＥＱが印加されるようになっており、そのソース・ドレインの一端はビットラインＢＬ０に、他端はビットラインＢＬ１にそれぞれ接続されている。
【００５６】
分離制御部２００は、２つのｎ−ＭＯＳトランジスタＮＭ１５およびＮＭ１６を含む。それらのゲートには分離制御信号ＢＩＳがともに印加されるようになっており、ｎ−ＭＯＳトランジスタＮＭ１５のソース・ドレインの一端は、均等化制御部１００内のビットラインＢＬ０に、他端はプリチャージ部３００内のビットラインＢＬ０にそれぞれ接続されている。同様に、ｎ−ＭＯＳトランジスタＮＭ１６のソース・ドレインの一端は、均等化制御部１００内のビットラインＢＬ１に、他端はプリチャージ部３００内のビットラインＢＬ１にそれぞれ接続されている。
【００５７】
プリチャージ部３００は、２つのｎ−ＭＯＳトランジスタＮＭ１７およびＮＭ１８を含む。それらのゲートにはプリチャージ制御信号ＢＬＰがともに印加されるようになっている。また、２つのｎ−ＭＯＳトランジスタＮＭ１７およびＮＭ１８は、それぞれのソース・ドレインの一端が互いに接続されており、そこにはプリチャージ電圧ＶＢＬＰが印加されるようになっている。そして、ｎ−ＭＯＳトランジスタＮＭ１７のソース・ドレインの他端はビットラインＢＬ０に、ｎ−ＭＯＳトランジスタＮＭ１８のソース・ドレインの他端はビットラインＢＬ１にそれぞれ接続されている。
【００５８】
センスアンプ４００は、３つのｐ−ＭＯＳトランジスタＰＭ１１〜ＰＭ１３と、６つのｎ−ＭＯＳトランジスタＮＭ２１〜ＮＭ２６とを含む。
【００５９】
２つのｐ−ＭＯＳトランジスタＰＭ１１およびＰＭ１２は、それらのソースが互いに接続され、そこに内部電源電圧ＶＤＤが印加されるようになっている。そして、ｐ−ＭＯＳトランジスタＰＭ１２のゲートはｐ−ＭＯＳトランジスタＰＭ１１のドレインに接続されており、ｐ−ＭＯＳトランジスタＰＭ３のソース・ドレインの一端もそこに接続されている。また、ｐ−ＭＯＳトランジスタＰＭ１３のソース・ドレインの他端はｐ−ＭＯＳトランジスタＰＭ１１のゲートに接続されており、ｎ−ＭＯＳトランジスタＮＭ２３のソース・ドレインの一端もそこに接続されている。なお、ｎ−ＭＯＳトランジスタＮＭ２３のソース・ドレインの他端は、ｐ−ＭＯＳトランジスタＰＭ１２のドレインと接続されている。
【００６０】
一方、ｎ−ＭＯＳトランジスタＮＭ２１のドレインはｐ−ＭＯＳトランジスタＰＭ１１のドレインと、ｎ−ＭＯＳトランジスタＮＭ２２のドレインはｐ−ＭＯＳトランジスタＰＭ１２のドレインと接続されている。また、ｎ−ＭＯＳトランジスタＮＭ２１のゲートはビットラインＢＬ０と、ｎ−ＭＯＳトランジスタＮＭ２２のゲートはビットラインＢＬ１とそれぞれ接続されている。さらに、２つのｎ−ＭＯＳトランジスタＮＭ２１およびＮＭ２２のソースが互いに接続され、そこにセンスアンプ制御信号／Ｓが印加されるようになっている。
【００６１】
そして、ｐ−ＭＯＳトランジスタＰＭ１３とｎ−ＭＯＳトランジスタＮＭ２３とのゲートが互いに接続されており、そこにはスイッチング制御信号ＣＯＮＡが印加されるようになっている。
【００６２】
ｎ−ＭＯＳトランジスタＮＭ２４のゲートにはスイッチング制御信号ＣＯＮＢが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ１２のドレインに、そのソースはビットラインＢＬ０に接続されている。
【００６３】
ｎ−ＭＯＳトランジスタＮＭ２５のゲートにはスイッチング制御信号ＣＯＮＤが印加されるようになっており、そのドレインはｐ−ＭＯＳトランジスタＰＭ１１のドレインに接続されており、ソースはビットラインＢＬ１に接続されている。
【００６４】
ｎ−ＭＯＳトランジスタＮＭ２６のゲートにはスイッチング制御信号ＣＯＮＣが印加されるようになっており、そのソース・ドレインの両端は、それぞれビットライン／ＢＬと、ｐ−ＭＯＳトランジスタＰＭ１２のドレインとに接続されている。
【００６５】
ここで、ｐ−ＭＯＳトランジスタＰＭ１１およびＰＭ１２と、ｎ−ＭＯＳトランジスタＮＭ２１およびＮＭ２２は、センスアンプ４００の基本構成素子である。また、４種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤにより制御されるｐ−ＭＯＳトランジスタＰＭ１３と、４つのｎ−ＭＯＳトランジスタＮＭ２３、ＮＭ２４、ＮＭ２５およびＮＭ２６とは、センスアンプ４００の増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式、およびクロスカップルドラッチ型増幅方式へと順次変更するためのスイッチング手段である。特に、３つのｎ−ＭＯＳトランジスタＮＭ２４、ＮＭ２５およびＮＭ２６は、センスアンプ４００の入力端子と出力端子との間のオフセット電圧を低下させるスイッチング手段などにも用いられる。
【００６６】
出力制御部５００は、２つのｎ−ＭＯＳトランジスタＮＭ１９およびＮＭ２０を含む。それらのゲートにはカラム選択信号ＹＩがともに印加されるようになっており、ｎ−ＭＯＳトランジスタＮＭ１９のソース・ドレインの一端はビットラインＢＬ１と、ｎ−ＭＯＳトランジスタＮＭ２０のソース・ドレインの一端はビットラインＢＬ０と接続されており、ビットラインＢＬ０およびＢＬ１に載せられたデータを、選択的にデータバスＤＢ０、ＤＢ１にそれぞれ伝送するようになっている。
【００６７】
図４Ａおよび図４Ｂは、それぞれ、図３に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。図４Ａおよび図４Ｂを参照して、上記の半導体メモリ装置の動作の一例を説明すると次の通りである。
【００６８】
図４Ａおよび図４Ｂに示されているように、区間Ｔ０はセンスアンプを駆動するための準備段階であり、半導体メモリ装置がリード動作またはライト動作を行う前に、プリチャージ制御信号ＢＬＰがハイレベルにイネーブルされ、ビットラインＢＬ０およびＢＬ１がプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００６９】
さらに、２本のビットラインＢＬ０およびＢＬ１の間の電位差を無くすために、均等化制御信号ＥＱがハイレベルにイネーブルされ、ビットラインＢＬ０およびＢＬ１を互いに接続して均等化させる。
【００７０】
このとき、センスアンプ制御信号／Ｓも、同一の方法によりプリチャージ電圧ＶＢＬＰにプリチャージされる。
【００７１】
区間Ｔ１〜Ｔ４はセンスアンプ４００がイネーブルされている区間であり、各区間でにおけるセンスアンプ４００の増幅方式は、４種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤにより、区間Ｔ１では負帰還差動増幅方式、区間Ｔ２では通常の差動増幅方式、区間Ｔ３では正帰還差動増幅方式、区間Ｔ４ではクロスカップルドラッチ型増幅方式に順次変更される。
【００７２】
図４Ａは、ビットラインＢＬ０に接続されたメモリセルが選択された場合に、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置が行う動作を示したタイミングチャートである。
【００７３】
区間Ｔ１では、プリチャージ制御信号ＢＬＰがローレベルにディスエーブルされ、センスアンプ制御信号／Ｓがローレベルにイネーブルされて、センスアンプ４００が作動する。
【００７４】
このとき、３つのスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＤがローレベルになるため、ｐ−ＭＯＳトランジスタＰＭ１３がターンオンされ、ｐ−ＭＯＳトランジスタＰＭ１１のゲートがｐ−ＭＯＳトランジスタＰＭ１３のドレインに接続されているため、センスアンプ４００は差動増幅器の形を形成する。
【００７５】
さらに、スイッチング制御信号ＣＯＮＣがハイレベルになりｎ−ＭＯＳトランジスタＮＭ１３がターンオンされるため、センスアンプ４００の反転入力端子であるビットラインＢＬ１と、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１２とおよびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインとが接続されているため、負帰還差動増幅器の形を形成する。
【００７６】
したがって、ビットラインＢＬ１の電位がセンスアンプ４００の反転入力端子との間のオフセット電圧を補う電圧に調整される。
【００７７】
次に、区間Ｔ２では、スイッチング制御信号ＣＯＮＣがローレベルになってｎ−ＭＯＳトランジスタＮＭ２６がターンオフされ、他の全てのスイッチング制御信号ＣＯＮＡ、ＣＯＮＢおよびＣＯＮＤはローレベルを維持するため、センスアンプ４００は通常の差動増幅器の形を形成する。
【００７８】
このとき、ワードラインＷＬがイネーブルされ、ビットラインＢＬ０に、選択されたメモリセルに蓄積されたデータが載せられる。したがって、ビットラインＢＬ０に載せられたデータは、通常の差動増幅器の形を形成したセンスアンプ４００によりセンシングおよび増幅される。
【００７９】
ここで、２つのスイッチング制御信号ＣＯＮＢおよびＣＯＮＤがともにローレベルなので、２つのｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５はともにターンオフされている。したがって、センスアンプ４００の出力端子は入力端子のビットラインＢＬ０およびＢＬ１と分離され、センスアンプ４００の入力端子と出力端子との間のオフセット電圧による影響は著しく小さくなる。
【００８０】
次に、区間Ｔ３では、スイッチング制御信号ＣＯＮＢがハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ２４がターンオンされ、センスアンプ４００の非反転入力端子であるビットラインＢＬ０と、非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１２およびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインとが接続されており、他のスイッチング制御信号ＣＯＮＡ、ＣＯＮＣおよびＣＯＮＤはローレベルを維持するので、センスアンプ４００は正帰還差動増幅器の形を形成する。
【００８１】
したがって、ビットラインＢＬ０に載せられたデータは、正帰還差動増幅器の形を形成したセンスアンプ４００の非反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１２およびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインと、非反転入力端子であるビットラインＢＬ０との間のオフセット電圧を補いながらセンシングおよび増幅される。
【００８２】
次に、区間Ｔ４では、スイッチング制御信号ＣＯＮＡがハイレベルになってｐ−ＭＯＳトランジスタＰＭ１３がターンオフされ、ｎ−ＭＯＳトランジスタＮＭ２３がターンオンされ、２つのスイッチング制御信号ＣＯＮＢおよびＣＯＮＤがともにハイレベルになって、ｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５がともにターンオンされ、スイッチング制御信号ＣＯＮＣはローレベルを維持してｎ−ＭＯＳトランジスタＮＭ２６がターンオフ状態を維持するため、センスアンプ４００はクロスカップルド接続されたラッチ型増幅器の形を形成する。したがって、これまでの段階で増幅されたデータを速やかにラッチする。
【００８３】
このとき、カラム選択信号ＹＩがハイレベルにイネーブルされ、ラッチされたデータはデータバスＤＢ０、ＤＢ１に出力される。
【００８４】
一方、図４Ｂは、ビットラインＢＬ１に接続されたメモリセルが選択された場合に、本発明の実施の形態に係るセンスアンプを備えた半導体メモリ装置が行う動作を示したタイミングチャートである。
【００８５】
ビットラインＢＬ０およびＢＬ１をプリチャージさせる区間Ｔ０、スイッチング制御信号ＣＯＮＣがハイレベルになってｎ−ＭＯＳトランジスタＮＭ２６をターンオンさせることにより、負帰還差動増幅器の形を形成したセンスアンプ４００の形を形成し、非反転入力端子と反転出力端子との間のオフセット電圧を補う区間Ｔ１、および通常の差動増幅器の形を形成し、センスアンプ４００の出力端子をビットラインＢＬ０およびＢＬ１と分離させ、ビットラインＢＬ１に載せられたデータをセンシングおよび増幅する区間Ｔ２での動作は、図４Ａの場合と同様である。
【００８６】
図４Ｂに示したように、区間Ｔ３ではスイッチング制御信号ＣＯＮＡがローレベルなので、ｐ−ＭＯＳトランジスタＰＭ１３がターンオンされてセンスアンプ４００は差動増幅器の形を形成し、スイッチング制御信号ＣＯＮＣもローレベルを維持するためｎ−ＭＯＳトランジスタＮＭ１３がターンオフされている。
【００８７】
ところが、ここで図４Ａに示したタイミングチャートとは異なり、スイッチング制御信号ＣＯＮＤがスイッチング制御信号ＣＯＮＢより先にハイレベルになり、ｎ−ＭＯＳトランジスタＮＭ２５が、ｎ−ＭＯＳトランジスタＮＭ２４より先にターンオンされ、センスアンプ４００の反転入力端子であるビットラインＢＬ１と、反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１１およびｎ−ＭＯＳトランジスタＮＭ２１の互いに接続されたドレインとが接続されているため、センスアンプ４００は正帰還差動増幅器の形を形成する。
【００８８】
したがって、センスアンプ４００の反転入力端子であるビットラインＢＬ１と、反転出力端子であるｐ−ＭＯＳトランジスタＰＭ１１およびｎ−ＭＯＳトランジスタＮＭ２１の互いに接続されたドレインとを接続し、オフセット電圧を補いながらビットラインＢＬ１に載せられたデータをセンシングおよび増幅する。
【００８９】
次に、区間Ｔ４では、スイッチング制御信号ＣＯＮＡがハイレベルになってｐ−ＭＯＳトランジスタＰＭ１３がターンオフ、ｎ−ＭＯＳトランジスタＮＭ２０がターンオンされ、スイッチング制御信号ＣＯＮＤはハイレベルを維持し、スイッチング制御信号ＣＯＮＢがハイレベルになって、２つのｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５がターンオンされ、スイッチング制御信号ＣＯＮＣはローレベルを維持してｎ−ＭＯＳトランジスタＮＭ２６がターンオフ状態を維持するため、センスアンプ４００はクロスカップルド接続されたラッチ型増幅器の形を形成する。したがって、これまでの段階で増幅されたデータを速やかにラッチする。
【００９０】
このとき、カラム選択信号ＹＩがハイレベルにイネーブルされ、ラッチされたデータはデータバスＤＢ０、ＤＢ１に出力される。
【００９１】
このように、選択されたメモリセルが２本のビットラインＢＬ０およびＢＬ１のどちらに接続されているかにより、ｎ−ＭＯＳトランジスタＮＭ２４およびＮＭ２５のターンオンされる時点が、それぞれ別に設定されている。
【００９２】
すなわち、ビットラインＢＬ０に接続されたメモリセルが選択された場合には、図４Ａに示したように、区間Ｔ３で、ｎ−ＭＯＳトランジスタＮＭ２４がｎ−ＭＯＳトランジスタＮＭ２５より先にターンオンされ、非反転入力端子のビットラインＢＬ０と、非反転出力端子のｐ−ＭＯＳトランジスタＰＭ１２およびｎ−ＭＯＳトランジスタＮＭ２２の互いに接続されたドレインとの間のオフセット電圧を補いながら、ビットラインＢＬ０に載せられたデータを増幅し、区間Ｔ４で、ｎ−ＭＯＳトランジスタＮＭ２４はターンオン状態を維持し、ｎ−ＭＯＳトランジスタＮＭ２５がターンオンされて増幅されたデータをラッチする。
【００９３】
一方、ビットラインＢＬ１に接続されたメモリセルが選択された場合には、図４Ｂに示したように、区間Ｔ３でｎ−ＭＯＳトランジスタＮＭ２５が先にターンオンされ、反転入力端子のビットラインＢＬ１と、反転出力端子のｐ−ＭＯＳトランジスタＰＭ１１およびｎ−ＭＯＳトランジスタＮＭ１８の互いに接続されたドレインとの間のオフセット電圧を補いながら、ビットラインＢＬ１に載せられたデータを増幅し、区間Ｔ４ではｎ−ＭＯＳトランジスタＮＭ２５はターンオン状態を維持し、ｎ−ＭＯＳトランジスタＮＭ２４がターンオンされて増幅されたデータをラッチする。
【００９４】
上述したように本発明の実施の形態に係る半導体装置において、センスアンプ４００は、４種類のスイッチング制御信号ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤによりスイッチング手段に含まれる５つのＭＯＳトランジスタＰＭ１３およびＮＭ２３〜ＮＭ２６を制御して、センスアンプ４００の増幅方式を順次変更し、オフセット電圧を補いながら、ビットラインＢＬ０に載せられたデータを効率的にセンシングおよび増幅することができる。
【００９５】
ここで、センスアンプ４００は、２本のビットラインＢＬ０およびＢＬ１のそれぞれに載せられたデータを、オフセット電圧が補われた状態でセンシングし、十分増幅してオフセット電圧に影響され難くしただけでなく、回路自体も既存のＭＯＳトランジスタＰＭ１１、ＰＭ１２、ＮＭ２１およびＮＭ２２を段階ごとに変更したものなので、オフセット電圧は大きくならない。
【００９６】
さらに、２つのｐ−ＭＯＳトランジスタＰＭ１１およびＰＭ１２のソースに内部電源電圧ＶＤＤを印加し、従来技術においてセンスアンプに用いられたセンスアンプ制御信号ＲＴＯを発生させる回路（図示せず）が不要となりチップサイズを縮小させることができる。
【００９７】
以上、本発明の実施の形態に係る半導体メモリ素子およびその駆動方法について、添付した図面を基に、上述した好ましい実施の形態により具体的に記述したが、上述した実施の形態はその説明のためのものであって、その制限のためのものでないことに留意されるべきである。また、本発明の技術分野における通常の知識を有する専門家であるならば、本発明の技術思想の範囲内で、幾多の置換、変形、および変更などにより、種々の実施の形態に想到可能であることが理解されるべきである。
【００９８】
【発明の効果】
上述したように、本発明に係る半導体装置およびその駆動方法によれば、オフセット電圧による影響を減少させ、センスアンプのセンシング感度を向上させることができるので、メモリセルの集積密度を高めることができ、低い電圧においても安定した動作が可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部を示した回路図である。
【図２】 図１に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。
【図３】 本発明の別の実施の形態に係るビットラインセンスアンプを備えた半導体メモリ装置の主要部分を示した回路図である。
【図４Ａ】 図３に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。
【図４Ｂ】 図３に示したセンスアンプを備えた半導体メモリ装置の動作の一例を示すタイミングチャートである。
【符号の説明】
１０、１００ 均等化制御部
２０、２００ 分離制御部
３０、３００ プリチャージ部
４０、４００ センスアンプ
５０、５００ 出力制御部
ＰＭ１〜ＰＭ３、ＰＭ１１〜ＰＭ１３ ｐ−ＭＯＳトランジスタ
ＮＭ１〜ＮＭ１３、ＮＭ１４〜ＮＭ２６ ｎ−ＭＯＳトランジスタ
ＣＯＮＡ、ＣＯＮＢ、ＣＯＮＣおよびＣＯＮＤ スイッチング制御信号
Claims (7)
- センスアンプ制御信号によりイネーブルされ、一定の電源電圧が印加されるとともに、センスアンプの非反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを含む半導体メモリ装置において、
前記センスアンプは、
複数のスイッチング制御信号により制御され、前記センスアンプがイネーブルされている間、増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式の順に変更する複数のスイッチング手段を含み、
前記スイッチング手段は、前記センスアンプが正帰還差動増幅方式で動作するとき、前記センスアンプの非反転入力端子と非反転出力端子との間のオフセット電圧を補うものであることを特徴とする半導体メモリ装置。 - 前記スイッチング手段は、
前記センスアンプが負帰還差動増幅方式で動作するとき、センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補うものであることを特徴とする請求項１に記載の半導体メモリ装置。 - センスアンプ制御信号によりイネーブルされ、一定の電源電圧が印加されるとともに、センスアンプの反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを含む半導体メモリ装置において、
前記センスアンプは、
複数のスイッチング制御信号により制御され、前記センスアンプがイネーブルされている間、増幅方式を、負帰還差動増幅方式、通常の差動増幅方式、正帰還差動増幅方式およびクロスカップルドラッチ型増幅方式の順に変更する複数のスイッチング手段を含み、
前記スイッチング手段は、前記センスアンプが正帰還差動増幅方式で動作するとき、前記センスアンプの反転入力端子と反転出力端子との間のオフセット電圧を補うものであることを特徴とする半導体メモリ装置。 - 前記スイッチング手段は、前記センスアンプが通常の差動増幅方式で動作するとき、前記センスアンプの出力端子とビットラインとを分離させるものであることを特徴とする請求項１又は３に記載の半導体メモリ装置。
- センスアンプの非反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを有する半導体メモリ装置の駆動方法において、
前記センスアンプの増幅方式を負帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補う負帰還差動増幅ステップと、
前記センスアンプの増幅方式を通常の差動増幅方式に変更し、前記ビットラインに載せられたデータを増幅させる通常の差動増幅ステップと、
前記センスアンプの増幅方式を正帰還差動増幅方式に変更し、前記センスアンプの非反転入力端子と前記非反転出力端子との間の前記オフセット電圧を補いながら、前記通常の差動増幅ステップで増幅されたデータを再び増幅させる正帰還差動増幅ステップと、
前記センスアンプの前記増幅方式をクロスカップルドラッチ型増幅方式に変更し、前記正帰還差動増幅ステップで増幅されたデータをラッチするラッチステップと
を順次行うことを特徴とする半導体メモリ装置の駆動方法。 - 前記通常の差動増幅ステップは、前記センスアンプの出力端子が前記ビットラインと分離されている状態で、前記ビットラインに載せられたデータを増幅するものであることを特徴とする請求項５に記載の半導体メモリ装置の駆動方法。
- センスアンプの反転入力端子に接続されたビットラインに載せられたデータをセンシングおよび増幅するセンスアンプを有する半導体メモリ装置の駆動方法において、
前記センスアンプの増幅方式を負帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と非反転出力端子との間のオフセット電圧を補う負帰還差動増幅ステップと、
前記センスアンプの増幅方式を通常の差動増幅方式に変更し、前記ビットラインに載せられたデータを増幅させる通常の差動増幅ステップと、
前記センスアンプの増幅方式を正帰還差動増幅方式に変更し、前記センスアンプの反転入力端子と前記反転出力端子との間の前記オフセット電圧を補いながら、前記通常の差動増幅ステップで増幅されたデータを再び増幅させる正帰還差動増幅ステップと、
前記センスアンプの増幅方式をクロスカップルドラッチ型増幅方式に変更し、前記正帰還差動増幅ステップで増幅されたデータをラッチするラッチステップと
を順次行うことを特徴とする半導体メモリ装置の駆動方法。
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