JP2000331483A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000331483A JP2000331483A JP11135520A JP13552099A JP2000331483A JP 2000331483 A JP2000331483 A JP 2000331483A JP 11135520 A JP11135520 A JP 11135520A JP 13552099 A JP13552099 A JP 13552099A JP 2000331483 A JP2000331483 A JP 2000331483A
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Abstract
(57)【要約】
【課題】 安定した動作特性が得られ、しかもアクセス
時間の短縮が可能なセンスアンプ回路を実現する。 【解決手段】 メモリアレイ（１０）内のビット線（Ｂ
Ｌ，／ＢＬ）の電位差を増幅する（Ｃ−ＡＭＰ）を、カ
レントミラー型アンプ（Ｃ−ＡＭＰ）と、該カレントミ
ラー型アンプの出力ノードに直接入力端子が接続され、
各々電源もしくは電流スイッチ手段を有し互いに出力ノ
ードが共通にされた差動アンプとラッチ回路とからなる
ラッチ型アンプ（Ｌ−ＡＭＰ）とで構成するようにし
た。
時間の短縮が可能なセンスアンプ回路を実現する。 【解決手段】 メモリアレイ（１０）内のビット線（Ｂ
Ｌ，／ＢＬ）の電位差を増幅する（Ｃ−ＡＭＰ）を、カ
レントミラー型アンプ（Ｃ−ＡＭＰ）と、該カレントミ
ラー型アンプの出力ノードに直接入力端子が接続され、
各々電源もしくは電流スイッチ手段を有し互いに出力ノ
ードが共通にされた差動アンプとラッチ回路とからなる
ラッチ型アンプ（Ｌ−ＡＭＰ）とで構成するようにし
た。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
おける読出しデータ信号の増幅に適用して有効な技術に
関し、例えばクロック同期型スタティックＲＡＭ（ラン
ダム・アクセス・メモリ）のセンスアンプ回路部に利用
して有効な技術に関する。
おける読出しデータ信号の増幅に適用して有効な技術に
関し、例えばクロック同期型スタティックＲＡＭ（ラン
ダム・アクセス・メモリ）のセンスアンプ回路部に利用
して有効な技術に関する。
【０００２】
【従来の技術】従来、クロック同期型スタティックＲＡ
Ｍにおいては、メモリセルの選択により対をなすビット
線に読み出された微小電位差を増幅するセンスアンプ回
路として、例えば図５に示すように、２個の差動増幅回
路を並列に並べたカレントミラー型センスアンプ回路が
提案されている(1992 Symposium on VLSI Circuits Dig
est of Technical Papers pp28-pp29)。
Ｍにおいては、メモリセルの選択により対をなすビット
線に読み出された微小電位差を増幅するセンスアンプ回
路として、例えば図５に示すように、２個の差動増幅回
路を並列に並べたカレントミラー型センスアンプ回路が
提案されている(1992 Symposium on VLSI Circuits Dig
est of Technical Papers pp28-pp29)。
【０００３】また、通常のスタティックＲＡＭにおける
センスアンプ回路としては、例えば図６に示すように、
一対のＣＭＯＳインバータの入出力端子を交差結合した
ラッチ型センスアンプ回路を用いたものが実用化されて
いる。
センスアンプ回路としては、例えば図６に示すように、
一対のＣＭＯＳインバータの入出力端子を交差結合した
ラッチ型センスアンプ回路を用いたものが実用化されて
いる。
【０００４】
【発明が解決しようとする課題】図５に示すカレントミ
ラー型センスアンプ回路は、比較的タイミング設計が容
易であるという利点を有するものの消費電流が大きいと
いう問題点がある。一方、図６に示すラッチ型センスア
ンプ回路は、高速で低消費電流であるという利点を有す
るものの、ビット線対の微小振幅をラッチ回路１段で増
幅するため、プロセスばらつきによりセンスアンプ回路
を構成するＭＯＳＦＥＴの特性がばらついたり内部ノー
ドの寄生容量がアンバランスになると、安定した動作特
性が得られ難いという問題点があった。
ラー型センスアンプ回路は、比較的タイミング設計が容
易であるという利点を有するものの消費電流が大きいと
いう問題点がある。一方、図６に示すラッチ型センスア
ンプ回路は、高速で低消費電流であるという利点を有す
るものの、ビット線対の微小振幅をラッチ回路１段で増
幅するため、プロセスばらつきによりセンスアンプ回路
を構成するＭＯＳＦＥＴの特性がばらついたり内部ノー
ドの寄生容量がアンバランスになると、安定した動作特
性が得られ難いという問題点があった。
【０００５】そこで、本発明者らは、カレントミラー型
センスアンプ回路の有する消費電流が大きいという問題
点と、ラッチ型センスアンプ回路の有するＭＯＳＦＥＴ
特性のばらつきや内部ノードの寄生容量がアンバランス
により安定した動作特性が得られ難いという問題点を解
消したセンスアンプ回路に関する発明をし、先に出願を
した（特願平１０−１６６７５２号）。本発明は、この
先願発明の改良に関するものである。
センスアンプ回路の有する消費電流が大きいという問題
点と、ラッチ型センスアンプ回路の有するＭＯＳＦＥＴ
特性のばらつきや内部ノードの寄生容量がアンバランス
により安定した動作特性が得られ難いという問題点を解
消したセンスアンプ回路に関する発明をし、先に出願を
した（特願平１０−１６６７５２号）。本発明は、この
先願発明の改良に関するものである。
【０００６】図７に上記先願に係るセンスアンプ回路の
実施例を示す。図７の回路は、センスアンプ回路を、２
段のカレントミラー型アンプ３１Ａ，３１Ｂ２とその次
段に接続されたラッチ型アンプＬ−ＡＭＰとで構成し、
先ずカレントミラー型アンプアンプ３１Ａ，３１Ｂでビ
ット線ＢＬ，／ＢＬの電位を増幅した後、その増幅した
信号をトランスファゲートＴＭ１，ＴＭ２で次段のラッ
チ型アンプＬ−ＡＭＰへ伝達してさらに増幅するように
したものである。
実施例を示す。図７の回路は、センスアンプ回路を、２
段のカレントミラー型アンプ３１Ａ，３１Ｂ２とその次
段に接続されたラッチ型アンプＬ−ＡＭＰとで構成し、
先ずカレントミラー型アンプアンプ３１Ａ，３１Ｂでビ
ット線ＢＬ，／ＢＬの電位を増幅した後、その増幅した
信号をトランスファゲートＴＭ１，ＴＭ２で次段のラッ
チ型アンプＬ−ＡＭＰへ伝達してさらに増幅するように
したものである。
【０００７】本発明者らが上記先願に係るセンスアンプ
回路について検討した結果、カレントミラー型アンプア
ンプ３１Ａ，３１Ｂで増幅した信号をトランスファゲー
トＴＭ１，ＴＭ２を通して次段のラッチ型アンプＬ−Ａ
ＭＰのデータ保持ノードへ伝達するため、図３（ｆ）に
示すように、カレントミラー型アンプアンプ３１Ａ，３
１Ｂの出力（実線）をラッチ型アンプＬ−ＡＭＰへ伝達
した段階（タイミングｔｃ）で、信号の振幅が矢印のよ
うに減少されてしまい、高速化が充分に達成できていな
いことを見出した。
回路について検討した結果、カレントミラー型アンプア
ンプ３１Ａ，３１Ｂで増幅した信号をトランスファゲー
トＴＭ１，ＴＭ２を通して次段のラッチ型アンプＬ−Ａ
ＭＰのデータ保持ノードへ伝達するため、図３（ｆ）に
示すように、カレントミラー型アンプアンプ３１Ａ，３
１Ｂの出力（実線）をラッチ型アンプＬ−ＡＭＰへ伝達
した段階（タイミングｔｃ）で、信号の振幅が矢印のよ
うに減少されてしまい、高速化が充分に達成できていな
いことを見出した。
【０００８】これは、オン状態のＭＯＳＦＥＴのソース
電圧はそのときのゲート電圧よりもしきい値電圧分低く
なるというＭＯＳＦＥＴの特性によるものと考えられ
る。この場合、トランスファゲートＴＭ１，ＴＭ２をＣ
ＭＯＳにすることも考えられるが、素子数が増えるとと
もにＭＯＳＦＥＴのもつオン抵抗によって伝達信号の振
幅が所定のレベルに達するまでの時間が長くなってしま
うという不具合があることが明らかになった。
電圧はそのときのゲート電圧よりもしきい値電圧分低く
なるというＭＯＳＦＥＴの特性によるものと考えられ
る。この場合、トランスファゲートＴＭ１，ＴＭ２をＣ
ＭＯＳにすることも考えられるが、素子数が増えるとと
もにＭＯＳＦＥＴのもつオン抵抗によって伝達信号の振
幅が所定のレベルに達するまでの時間が長くなってしま
うという不具合があることが明らかになった。
【０００９】この発明の目的は、上記の知見に基づいて
なされたもので、安定した動作特性が得られ、しかもア
クセス時間の短縮が可能なセンスアンプ回路を提供する
ことにある。
なされたもので、安定した動作特性が得られ、しかもア
クセス時間の短縮が可能なセンスアンプ回路を提供する
ことにある。
【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１２】すなわち、メモリアレイ内のビット線に接
続されビット線の電位を増幅するセンスアンプ回路を、
ビット線に接続されるカレントミラー型アンプと、該カ
レントミラー型アンプの出力ノードに直接入力端子が接
続され、各々電源もしくは電流スイッチ手段を有し互い
に出力ノードが共通にされた差動アンプとラッチ回路と
からなるラッチ型アンプとから構成され、先ず上記カレ
ントミラー型アンプと上記ラッチ型アンプの差動アンプ
とが同時に動作されてビット線の電位を増幅した後、こ
れらの回路の動作が停止され、代わって上記ラッチ型ア
ンプのラッチ回路が動作されるように構成した。
続されビット線の電位を増幅するセンスアンプ回路を、
ビット線に接続されるカレントミラー型アンプと、該カ
レントミラー型アンプの出力ノードに直接入力端子が接
続され、各々電源もしくは電流スイッチ手段を有し互い
に出力ノードが共通にされた差動アンプとラッチ回路と
からなるラッチ型アンプとから構成され、先ず上記カレ
ントミラー型アンプと上記ラッチ型アンプの差動アンプ
とが同時に動作されてビット線の電位を増幅した後、こ
れらの回路の動作が停止され、代わって上記ラッチ型ア
ンプのラッチ回路が動作されるように構成した。
【００１３】上記した手段によれば、ラッチ型アンプに
比べて入力オフセット電圧の小さいカレントミラー型ア
ンプでビット線の電位を受けるように構成されているた
め、出力のアンバランスが小さくされるとともに、先ず
前段のカレントミラー型アンプとラッチ型アンプの差動
アンプとでビット線の電位を増幅した後、ラッチ回路で
信号をさらに増幅して保持するので、アクセス時間を短
縮することができる。
比べて入力オフセット電圧の小さいカレントミラー型ア
ンプでビット線の電位を受けるように構成されているた
め、出力のアンバランスが小さくされるとともに、先ず
前段のカレントミラー型アンプとラッチ型アンプの差動
アンプとでビット線の電位を増幅した後、ラッチ回路で
信号をさらに増幅して保持するので、アクセス時間を短
縮することができる。
【００１４】また、上記カレントミラー型アンプの出力
ノード間および上記ラッチ型アンプの共通出力ノード間
にそれぞれイコライズ用のスイッチ手段が設けられ、こ
れらのスイッチ手段は同一の制御信号によってアンプの
動作開始前にオン状態にされてそれぞれの差動出力を同
一電位にさせ、アンプの動作開始後にオフ状態にされる
ように構成した。これにより、増幅動作後にイコライズ
用のスイッチ手段をオンさせて各出力ノードの電位を等
しくさせることで、次の増幅動作を速くすることができ
る。
ノード間および上記ラッチ型アンプの共通出力ノード間
にそれぞれイコライズ用のスイッチ手段が設けられ、こ
れらのスイッチ手段は同一の制御信号によってアンプの
動作開始前にオン状態にされてそれぞれの差動出力を同
一電位にさせ、アンプの動作開始後にオフ状態にされる
ように構成した。これにより、増幅動作後にイコライズ
用のスイッチ手段をオンさせて各出力ノードの電位を等
しくさせることで、次の増幅動作を速くすることができ
る。
【００１５】さらに、上記ラッチ型アンプの差動アンプ
は、上記共通出力ノードと電源電圧端子間に接続された
一対のＭＯＳＦＥＴを含み、該ＭＯＳＦＥＴ対はそのゲ
ート端子に上記ラッチ回路の電源もしくは電流スイッチ
手段をオン、オフ制御する信号が供給され上記差動アン
プの動作時にはその負荷素子として作用し、上記差動ア
ンプおよびラッチ回路の非動作時には上記共通出力ノー
ドの電位のプリチャージ手段として作用するように構成
した。これにより、差動アンプの負荷素子とプリチャー
ジ手段とを別々に設ける必要がなく素子数を減らすこと
ができるとともに、制御信号を別に用意する必要がな
い。
は、上記共通出力ノードと電源電圧端子間に接続された
一対のＭＯＳＦＥＴを含み、該ＭＯＳＦＥＴ対はそのゲ
ート端子に上記ラッチ回路の電源もしくは電流スイッチ
手段をオン、オフ制御する信号が供給され上記差動アン
プの動作時にはその負荷素子として作用し、上記差動ア
ンプおよびラッチ回路の非動作時には上記共通出力ノー
ドの電位のプリチャージ手段として作用するように構成
した。これにより、差動アンプの負荷素子とプリチャー
ジ手段とを別々に設ける必要がなく素子数を減らすこと
ができるとともに、制御信号を別に用意する必要がな
い。
【００１６】また、上記ラッチ型アンプの差動アンプを
構成する差動入力ＭＯＳＦＥＴのドレイン端子と上記差
動アンプの電源もしくは電流スイッチ手段との間に、上
記共通出力ノードの電位によってゲートが制御されるＭ
ＯＳＦＥＴをそれぞれ接続するようにした。これによ
り、差動アンプの電源もしくは電流スイッチ手段に流れ
る電流を制限して出力の絶対値レベルが低下するのを防
止することができる。
構成する差動入力ＭＯＳＦＥＴのドレイン端子と上記差
動アンプの電源もしくは電流スイッチ手段との間に、上
記共通出力ノードの電位によってゲートが制御されるＭ
ＯＳＦＥＴをそれぞれ接続するようにした。これによ
り、差動アンプの電源もしくは電流スイッチ手段に流れ
る電流を制限して出力の絶対値レベルが低下するのを防
止することができる。
【００１７】さらに、メモリアレイのビット線に接続さ
れビット線の電位差を増幅するセンスアンプ回路を、各
々電源もしくは電流スイッチ手段を有し互いに出力ノー
ドが共通にされた差動アンプおよびラッチ回路からな
り、前記差動アンプは、上記共通出力ノードと電源電圧
端子間に接続された一対のＭＯＳＦＥＴを含み、該ＭＯ
ＳＦＥＴ対はそのゲート端子に上記ラッチ回路の電源も
しくは電流スイッチ手段をオン、オフ制御する信号が供
給され上記差動アンプの動作時にはその負荷素子として
作用し、上記差動アンプおよびラッチ回路の非動作時に
は上記共通出力ノードの電位のプリチャージ手段として
作用するとともに、上記差動アンプの電源もしくは電流
スイッチ手段がオンされてビット線の電位を増幅した
後、この差動アンプの動作が停止され上記ラッチ回路の
電源もしくは電流スイッチ手段がオンされてラッチ動作
するように構成した。これにより、差動アンプとラッチ
回路を別のタイミングで動作させることができ、しかも
差動アンプの負荷素子とプリチャージ手段とを別々に設
ける必要がなく素子数を減らすことができるとともに、
制御信号を別に用意する必要がない。
れビット線の電位差を増幅するセンスアンプ回路を、各
々電源もしくは電流スイッチ手段を有し互いに出力ノー
ドが共通にされた差動アンプおよびラッチ回路からな
り、前記差動アンプは、上記共通出力ノードと電源電圧
端子間に接続された一対のＭＯＳＦＥＴを含み、該ＭＯ
ＳＦＥＴ対はそのゲート端子に上記ラッチ回路の電源も
しくは電流スイッチ手段をオン、オフ制御する信号が供
給され上記差動アンプの動作時にはその負荷素子として
作用し、上記差動アンプおよびラッチ回路の非動作時に
は上記共通出力ノードの電位のプリチャージ手段として
作用するとともに、上記差動アンプの電源もしくは電流
スイッチ手段がオンされてビット線の電位を増幅した
後、この差動アンプの動作が停止され上記ラッチ回路の
電源もしくは電流スイッチ手段がオンされてラッチ動作
するように構成した。これにより、差動アンプとラッチ
回路を別のタイミングで動作させることができ、しかも
差動アンプの負荷素子とプリチャージ手段とを別々に設
ける必要がなく素子数を減らすことができるとともに、
制御信号を別に用意する必要がない。
【００１８】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１９】図１は本発明を適用して好適なクロック同
期型スタティックＲＡＭの一実施例を示す概略構成図で
ある。
期型スタティックＲＡＭの一実施例を示す概略構成図で
ある。
【００２０】図１において、１０は複数のメモリセルＭ
Ｃがマトリックス状に配置され同一行のメモリセルの選
択端子が接続された複数のワード線と同一列のメモリセ
ルの入出力端子が接続された複数のビット線とを有する
メモリアレイ、１１は入力されたアドレス信号Ａ０〜Ａ
１９をクロック信号ＣＫに同期してラッチするアドレス
レジスタ、１２はラッチされたアドレス信号をデコード
して上記メモリアレイ１０内の対応するワード線を選択
するアドレスデコーダ、１３は選択されたメモリセルが
接続された各ビット線対ごとに設けられビット線の電位
差を増幅する複数のセンスアンプ回路からなるセンスア
ンプ列、１４はセンスアンプ回路により増幅されたリー
ドデータをラッチする出力レジスタ、１５は出力レジス
タ１４にラッチされたリードデータをチップ外部へ出力
するデータ出力バッファである。
Ｃがマトリックス状に配置され同一行のメモリセルの選
択端子が接続された複数のワード線と同一列のメモリセ
ルの入出力端子が接続された複数のビット線とを有する
メモリアレイ、１１は入力されたアドレス信号Ａ０〜Ａ
１９をクロック信号ＣＫに同期してラッチするアドレス
レジスタ、１２はラッチされたアドレス信号をデコード
して上記メモリアレイ１０内の対応するワード線を選択
するアドレスデコーダ、１３は選択されたメモリセルが
接続された各ビット線対ごとに設けられビット線の電位
差を増幅する複数のセンスアンプ回路からなるセンスア
ンプ列、１４はセンスアンプ回路により増幅されたリー
ドデータをラッチする出力レジスタ、１５は出力レジス
タ１４にラッチされたリードデータをチップ外部へ出力
するデータ出力バッファである。
【００２１】また、図１において、１６は内部クロック
信号ＣＫに同期して入力ライトデータをラッチする入力
レジスタ、１７はラッチされたライトデータをメモリア
レイ１０に供給するライトバッファ、１８は外部から供
給される同期クロック信号ＣＬＫを受けて内部クロック
信号ＣＫを形成してメモリ内部のレジスタなど所定の回
路に供給するクロックバッファ、１９は外部から供給さ
れるチップ選択信号としてのチップイネーブル信号／Ｃ
Ｅや書込み制御信号としてのライトイネーブル信号／Ｗ
Ｅ、リード／ライトデータの上位８ビットまたは下位８
ビットを指定するバイト選択信号／ＵＢ，／ＬＢを内部
クロック信号ＣＫに同期してラッチする制御レジスタ、
２０は制御レジスタ１９にラッチされた制御信号および
外部から入力された出力制御信号としてのアウトイネー
ブル信号／ＯＥに基づいて内部回路に対する所定のタイ
ミング信号を上記データ出力バッファ１５やライトバッ
ファ１７等に与えるタイミング制御回路である。
信号ＣＫに同期して入力ライトデータをラッチする入力
レジスタ、１７はラッチされたライトデータをメモリア
レイ１０に供給するライトバッファ、１８は外部から供
給される同期クロック信号ＣＬＫを受けて内部クロック
信号ＣＫを形成してメモリ内部のレジスタなど所定の回
路に供給するクロックバッファ、１９は外部から供給さ
れるチップ選択信号としてのチップイネーブル信号／Ｃ
Ｅや書込み制御信号としてのライトイネーブル信号／Ｗ
Ｅ、リード／ライトデータの上位８ビットまたは下位８
ビットを指定するバイト選択信号／ＵＢ，／ＬＢを内部
クロック信号ＣＫに同期してラッチする制御レジスタ、
２０は制御レジスタ１９にラッチされた制御信号および
外部から入力された出力制御信号としてのアウトイネー
ブル信号／ＯＥに基づいて内部回路に対する所定のタイ
ミング信号を上記データ出力バッファ１５やライトバッ
ファ１７等に与えるタイミング制御回路である。
【００２２】図２には、上記センスアンプ列１３を構成
するセンスアンプ回路の一実施例が示されている。
するセンスアンプ回路の一実施例が示されている。
【００２３】この実施例のセンスアンプ回路は、メモリ
セルに接続されたビット線ＢＬ，／ＢＬに入力端子が接
続されるカレントミラー型アンプ部Ｃ−ＡＭＰと、該カ
レントミラー型アンプ部Ｃ−ＡＭＰの出力ノードＮ１，
Ｎ２に入力端子が接続されたラッチ型アンプ部Ｌ−ＡＭ
Ｐとにより構成されている。このようにラッチ型アンプ
に比べて入力オフセット電圧の小さいカレントミラー型
アンプＣ−ＡＭＰでビット線ＢＬ，／ＢＬの電位を受け
るように構成されているため、出力のアンバランスが小
さくなる。
セルに接続されたビット線ＢＬ，／ＢＬに入力端子が接
続されるカレントミラー型アンプ部Ｃ−ＡＭＰと、該カ
レントミラー型アンプ部Ｃ−ＡＭＰの出力ノードＮ１，
Ｎ２に入力端子が接続されたラッチ型アンプ部Ｌ−ＡＭ
Ｐとにより構成されている。このようにラッチ型アンプ
に比べて入力オフセット電圧の小さいカレントミラー型
アンプＣ−ＡＭＰでビット線ＢＬ，／ＢＬの電位を受け
るように構成されているため、出力のアンバランスが小
さくなる。
【００２４】上記カレントミラー型アンプ部Ｃ−ＡＭＰ
は、差動増幅回路からなり、一対の差動入力ＭＯＳＦＥ
Ｔ Ｍ３のゲート端子に一方のビット線ＢＬが、またＭ
３と対をなす差動入力ＭＯＳＦＥＴ Ｍ４のゲート端子
に他方のビット線／ＢＬがそれぞれ接続される。また、
各差動入力ＭＯＳＦＥＴ Ｍ３，Ｍ４のドレインと電源
電圧端子Ｖｃｃとの間にそれぞれ負荷ＭＯＳＦＥＴ Ｍ
１，Ｍ２が接続され、Ｍ１とＭ２はそれぞれゲート端子
が接地電位に接続されている。
は、差動増幅回路からなり、一対の差動入力ＭＯＳＦＥ
Ｔ Ｍ３のゲート端子に一方のビット線ＢＬが、またＭ
３と対をなす差動入力ＭＯＳＦＥＴ Ｍ４のゲート端子
に他方のビット線／ＢＬがそれぞれ接続される。また、
各差動入力ＭＯＳＦＥＴ Ｍ３，Ｍ４のドレインと電源
電圧端子Ｖｃｃとの間にそれぞれ負荷ＭＯＳＦＥＴ Ｍ
１，Ｍ２が接続され、Ｍ１とＭ２はそれぞれゲート端子
が接地電位に接続されている。
【００２５】図５の従来例では差動増幅回路３１Ａ，３
１Ｂのカレントミラー接続された対をなす負荷ＭＯＳＦ
ＥＴのうち出力ノードと反対側の負荷ＭＯＳＦＥＴのゲ
ート・ドレイン端子が結合されることで出力ノードのア
ンバランスが防止されているのに対し、この実施例では
負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲート端子を接地電位
に接続させることで、回路の対称性を確保して出力ノー
ドＮ１，Ｎ２のアンバランスが小さくなるように構成さ
れている。
１Ｂのカレントミラー接続された対をなす負荷ＭＯＳＦ
ＥＴのうち出力ノードと反対側の負荷ＭＯＳＦＥＴのゲ
ート・ドレイン端子が結合されることで出力ノードのア
ンバランスが防止されているのに対し、この実施例では
負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲート端子を接地電位
に接続させることで、回路の対称性を確保して出力ノー
ドＮ１，Ｎ２のアンバランスが小さくなるように構成さ
れている。
【００２６】さらに、前段のアンプＣ−ＡＭＰの差動入
力ＭＯＳＦＥＴ Ｍ３，Ｍ４のソース端子は互いに結合
され、その共通ソースと接地電位との間には並列形態の
ＭＯＳＦＥＴ Ｍ５，Ｍ６と定電流用ＭＯＳＦＥＴ Ｍ
７とが直列に接続されており、ＭＯＳＦＥＴ Ｍ５，Ｍ
６のゲート端子は出力ノードＮ１，Ｎ２に接続され、定
電流用ＭＯＳＦＥＴ Ｍ７のゲート端子にはアンプの制
御信号ＳＡＣＭが印加されている。ＭＯＳＦＥＴ Ｍ
５，Ｍ６はそのゲート端子に出力ノードＮ１，Ｎ２の電
位が印加されることでアンプの出力レベルの低下を防止
することができる。
力ＭＯＳＦＥＴ Ｍ３，Ｍ４のソース端子は互いに結合
され、その共通ソースと接地電位との間には並列形態の
ＭＯＳＦＥＴ Ｍ５，Ｍ６と定電流用ＭＯＳＦＥＴ Ｍ
７とが直列に接続されており、ＭＯＳＦＥＴ Ｍ５，Ｍ
６のゲート端子は出力ノードＮ１，Ｎ２に接続され、定
電流用ＭＯＳＦＥＴ Ｍ７のゲート端子にはアンプの制
御信号ＳＡＣＭが印加されている。ＭＯＳＦＥＴ Ｍ
５，Ｍ６はそのゲート端子に出力ノードＮ１，Ｎ２の電
位が印加されることでアンプの出力レベルの低下を防止
することができる。
【００２７】すなわち、これらのＭＯＳＦＥＴ Ｍ５，
Ｍ６がない場合には、増幅動作中、定電流用ＭＯＳＦＥ
Ｔ Ｍ７に常にフル電流が流れて出力ノードＮ１，Ｎ２
の電圧レベル（絶対値）が徐々に低下してしまうが、Ｍ
ＯＳＦＥＴ Ｍ５，Ｍ６があると増幅動作中にそのゲー
ト端子を出力電圧で制御することで定電流用ＭＯＳＦＥ
Ｔ Ｍ７に流れる電流を制限して出力の絶対値レベルが
低下するのを防止することができる。
Ｍ６がない場合には、増幅動作中、定電流用ＭＯＳＦＥ
Ｔ Ｍ７に常にフル電流が流れて出力ノードＮ１，Ｎ２
の電圧レベル（絶対値）が徐々に低下してしまうが、Ｍ
ＯＳＦＥＴ Ｍ５，Ｍ６があると増幅動作中にそのゲー
ト端子を出力電圧で制御することで定電流用ＭＯＳＦＥ
Ｔ Ｍ７に流れる電流を制限して出力の絶対値レベルが
低下するのを防止することができる。
【００２８】また、前段のカレントミラー型アンプ部の
出力ノードＮ１，Ｎ２間には、イコライズ信号ＳＡＥＱ
Ａによってオン、オフ制御されノードＮ１，Ｎ２の電位
を等しくするように機能するイコライズ用ＭＯＳＦＥＴ
Ｍ８が設けられている。増幅動作後にイコライズ用Ｍ
ＯＳＦＥＴ Ｍ８をオンさせてノードＮ１，Ｎ２の電位
を等しくさせることで、次の増幅動作を速くすることが
できる。
出力ノードＮ１，Ｎ２間には、イコライズ信号ＳＡＥＱ
Ａによってオン、オフ制御されノードＮ１，Ｎ２の電位
を等しくするように機能するイコライズ用ＭＯＳＦＥＴ
Ｍ８が設けられている。増幅動作後にイコライズ用Ｍ
ＯＳＦＥＴ Ｍ８をオンさせてノードＮ１，Ｎ２の電位
を等しくさせることで、次の増幅動作を速くすることが
できる。
【００２９】一方、上記ラッチ型アンプ部Ｌ−ＡＭＰ
は、前段のカレントミラー型アンプ部の出力ノードＮ
１，Ｎ２にゲート端子が接続された一対の差動入力ＭＯ
ＳＦＥＴＭ１８，Ｍ１９およびＭ１８，Ｍ１９のドレイ
ンと電源電圧端子Ｖｃｃとの間にそれぞれ接続された負
荷ＭＯＳＦＥＴ Ｍ１０，Ｍ１１からなる差動アンプ
と、Ｍ１２とＭ１４およびＭ１３とＭ１５からなる２個
のＣＭＯＳインバータの入出力端子が交差結合されたラ
ッチ回路と、差動入力ＭＯＳＦＥＴ Ｍ１８，Ｍ１９の
ソース端子と接地電位との間に接続されたＭＯＳＦＥＴ
Ｍ２１，Ｍ２２と電流スイッチ用ＭＯＳＦＥＴ Ｍ２
３と、差動入力ＭＯＳＦＥＴ Ｍ１８，Ｍ１９のドレイ
ン端子間に接続されたイコライズ用ＭＯＳＦＥＴ Ｍ１
７と、差動入力ＭＯＳＦＥＴ Ｍ１８，Ｍ１９のソース
端子間に接続されたイコライズ用ＭＯＳＦＥＴ Ｍ２０
とにより構成されている。
は、前段のカレントミラー型アンプ部の出力ノードＮ
１，Ｎ２にゲート端子が接続された一対の差動入力ＭＯ
ＳＦＥＴＭ１８，Ｍ１９およびＭ１８，Ｍ１９のドレイ
ンと電源電圧端子Ｖｃｃとの間にそれぞれ接続された負
荷ＭＯＳＦＥＴ Ｍ１０，Ｍ１１からなる差動アンプ
と、Ｍ１２とＭ１４およびＭ１３とＭ１５からなる２個
のＣＭＯＳインバータの入出力端子が交差結合されたラ
ッチ回路と、差動入力ＭＯＳＦＥＴ Ｍ１８，Ｍ１９の
ソース端子と接地電位との間に接続されたＭＯＳＦＥＴ
Ｍ２１，Ｍ２２と電流スイッチ用ＭＯＳＦＥＴ Ｍ２
３と、差動入力ＭＯＳＦＥＴ Ｍ１８，Ｍ１９のドレイ
ン端子間に接続されたイコライズ用ＭＯＳＦＥＴ Ｍ１
７と、差動入力ＭＯＳＦＥＴ Ｍ１８，Ｍ１９のソース
端子間に接続されたイコライズ用ＭＯＳＦＥＴ Ｍ２０
とにより構成されている。
【００３０】このうち、イコライズ用ＭＯＳＦＥＴ Ｍ
１７は前段アンプＣ−ＡＭＰの出力ノードＮ１，Ｎ２間
に設けられたイコライズ用ＭＯＳＦＥＴ Ｍ８のゲート
に印加されている制御信号ＳＡＥＱＡによってオン、オ
フ制御される。また、イコライズ用ＭＯＳＦＥＴ Ｍ２
０と電流スイッチ用ＭＯＳＦＥＴ Ｍ２３は前段アンプ
Ｃ−ＡＭＰの定電流用ＭＯＳＦＥＴ Ｍ７のゲートに印
加されているアンプ制御信号ＳＡＣＭと同一の信号によ
ってオン、オフ制御される。
１７は前段アンプＣ−ＡＭＰの出力ノードＮ１，Ｎ２間
に設けられたイコライズ用ＭＯＳＦＥＴ Ｍ８のゲート
に印加されている制御信号ＳＡＥＱＡによってオン、オ
フ制御される。また、イコライズ用ＭＯＳＦＥＴ Ｍ２
０と電流スイッチ用ＭＯＳＦＥＴ Ｍ２３は前段アンプ
Ｃ−ＡＭＰの定電流用ＭＯＳＦＥＴ Ｍ７のゲートに印
加されているアンプ制御信号ＳＡＣＭと同一の信号によ
ってオン、オフ制御される。
【００３１】また、上記ラッチ回路を構成するインバー
タ（Ｍ１２，Ｍ１４），（Ｍ１３，Ｍ１５）の電源電圧
側と接地電位側にはそれぞれ電源スイッチ用ＭＯＳＦＥ
ＴＭ９，Ｍ１６が接続されており、これらのＭＯＳＦＥ
Ｔ Ｍ９，Ｍ１６はそれぞれラッチ制御信号ＳＡＥＱＢ
によってオン、オフ制御される。
タ（Ｍ１２，Ｍ１４），（Ｍ１３，Ｍ１５）の電源電圧
側と接地電位側にはそれぞれ電源スイッチ用ＭＯＳＦＥ
ＴＭ９，Ｍ１６が接続されており、これらのＭＯＳＦＥ
Ｔ Ｍ９，Ｍ１６はそれぞれラッチ制御信号ＳＡＥＱＢ
によってオン、オフ制御される。
【００３２】上記のようにこの実施例のセンスアンプ回
路においては、ラッチ制御信号ＳＡＥＱＢによってラッ
チ回路の電源スイッチＭＯＳＦＥＴ Ｍ９，Ｍ１６を、
またアンプ制御信号ＳＡＣＭによって差動アンプ部の電
流スイッチ用ＭＯＳＦＥＴＭ２３を制御することによっ
て増幅動作およびラッチ動作を行なわせているので、図
７の回路におけるトランスファゲートがなくても増幅動
作およびラッチ動作を行なわせることができる。
路においては、ラッチ制御信号ＳＡＥＱＢによってラッ
チ回路の電源スイッチＭＯＳＦＥＴ Ｍ９，Ｍ１６を、
またアンプ制御信号ＳＡＣＭによって差動アンプ部の電
流スイッチ用ＭＯＳＦＥＴＭ２３を制御することによっ
て増幅動作およびラッチ動作を行なわせているので、図
７の回路におけるトランスファゲートがなくても増幅動
作およびラッチ動作を行なわせることができる。
【００３３】また、この実施例においては、図７の回路
において前段のアンプに設けられていた負荷ＭＯＳＦＥ
Ｔと後段のラッチ型アンプに設けられていたプリチャー
ジ用のＭＯＳＦＥＴを、ラッチ部とアンプ部とで共用さ
せるように構成されているため、その分構成素子数も少
なくすることができる。
において前段のアンプに設けられていた負荷ＭＯＳＦＥ
Ｔと後段のラッチ型アンプに設けられていたプリチャー
ジ用のＭＯＳＦＥＴを、ラッチ部とアンプ部とで共用さ
せるように構成されているため、その分構成素子数も少
なくすることができる。
【００３４】さらに、差動入力ＭＯＳＦＥＴ Ｍ１８，
Ｍ１９のソース端子は結合され、その共通ソースと電流
スイッチ用ＭＯＳＦＥＴ Ｍ２３との間に設けられたＭ
ＯＳＦＥＴ Ｍ２１，Ｍ２２は、ゲート端子に出力ノー
ドＮ３，Ｎ４の電位が印加されて出力電圧によって制御
されることで、前段のアンプＣ−ＡＭＰの差動入力ＭＯ
ＳＦＥＴ Ｍ３，Ｍ４のソース側に設けられているＭＯ
ＳＦＥＴ Ｍ５，Ｍ６と同様に、増幅動作中に電流スイ
ッチ用ＭＯＳＦＥＴ Ｍ２３に流れる電流を制限して出
力の絶対値レベルが低下するのを防止する作用をなす。
Ｍ１９のソース端子は結合され、その共通ソースと電流
スイッチ用ＭＯＳＦＥＴ Ｍ２３との間に設けられたＭ
ＯＳＦＥＴ Ｍ２１，Ｍ２２は、ゲート端子に出力ノー
ドＮ３，Ｎ４の電位が印加されて出力電圧によって制御
されることで、前段のアンプＣ−ＡＭＰの差動入力ＭＯ
ＳＦＥＴ Ｍ３，Ｍ４のソース側に設けられているＭＯ
ＳＦＥＴ Ｍ５，Ｍ６と同様に、増幅動作中に電流スイ
ッチ用ＭＯＳＦＥＴ Ｍ２３に流れる電流を制限して出
力の絶対値レベルが低下するのを防止する作用をなす。
【００３５】次に、この実施例のセンスアンプ回路の動
作を、図３に示されているタイムチャートおよび図４の
状態説明図を用いて説明する。
作を、図３に示されているタイムチャートおよび図４の
状態説明図を用いて説明する。
【００３６】図１の実施例のスタティックＲＡＭの読出
し動作においては、図３（ａ）に示されているように、
ワード線の選択によりビット線ＢＬ，／ＢＬの電位が広
がり始める時点（タイミングｔ１）に合わせて、図３
（ｂ）のようにアンプの制御信号ＳＡＣＭをハイレベル
に変化させることによってＭＯＳＦＥＴ Ｍ７，Ｍ２
０，Ｍ２３がオン状態にされる。これによって、カレン
トミラー型アンプＣ−ＡＭＰが活性化される。
し動作においては、図３（ａ）に示されているように、
ワード線の選択によりビット線ＢＬ，／ＢＬの電位が広
がり始める時点（タイミングｔ１）に合わせて、図３
（ｂ）のようにアンプの制御信号ＳＡＣＭをハイレベル
に変化させることによってＭＯＳＦＥＴ Ｍ７，Ｍ２
０，Ｍ２３がオン状態にされる。これによって、カレン
トミラー型アンプＣ−ＡＭＰが活性化される。
【００３７】また、このとき制御信号ＳＡＥＱＢはロウ
レベルのままとされるため、負荷ＭＯＳＦＥＴ Ｍ１
０，Ｍ１１はオン状態とされる。これによって、本実施
例のラッチ型アンプＬ−ＡＭＰのアンプ部が活性化され
る。このとき、２つのアンプが活性化されてもイコライ
ズ制御信号ＳＡＥＱＡはロウレベルを保持して直ちにイ
コライズＭＯＳＦＥＴ Ｍ８，Ｍ１７がオフされないよ
うにする。また、ラッチ型アンプの制御信号ＳＡＥＱＢ
もロウレベルのままとされることによってＭＯＳＦＥＴ
Ｍ９，Ｍ１６がオフ状態にされ、ラッチ部は活性化さ
れない。図４（ａ）にこのときの主要なＭＯＳＦＥＴの
オン、オフ状態を示す。同図において、○印が付されて
いるＭＯＳＦＥＴがオン状態のＭＯＳＦＥＴ、×印が付
されているＭＯＳＦＥＴがオフ状態のＭＯＳＦＥＴであ
る。
レベルのままとされるため、負荷ＭＯＳＦＥＴ Ｍ１
０，Ｍ１１はオン状態とされる。これによって、本実施
例のラッチ型アンプＬ−ＡＭＰのアンプ部が活性化され
る。このとき、２つのアンプが活性化されてもイコライ
ズ制御信号ＳＡＥＱＡはロウレベルを保持して直ちにイ
コライズＭＯＳＦＥＴ Ｍ８，Ｍ１７がオフされないよ
うにする。また、ラッチ型アンプの制御信号ＳＡＥＱＢ
もロウレベルのままとされることによってＭＯＳＦＥＴ
Ｍ９，Ｍ１６がオフ状態にされ、ラッチ部は活性化さ
れない。図４（ａ）にこのときの主要なＭＯＳＦＥＴの
オン、オフ状態を示す。同図において、○印が付されて
いるＭＯＳＦＥＴがオン状態のＭＯＳＦＥＴ、×印が付
されているＭＯＳＦＥＴがオフ状態のＭＯＳＦＥＴであ
る。
【００３８】制御信号ＳＡＣＭ，ＳＡＥＱＡ，ＳＡＥＱ
Ｂが上記のように制御されることによって、ラッチ型ア
ンプＬ−ＡＭＰの差動出力（ノードＮ３，Ｎ４の電位）
は、図３（ｅ）のように、互いにほぼ同一電位の関係を
保ったまま動作点に向かって下がり始める。そして、ラ
ッチ型アンプＬ−ＡＭＰの差動出力が動作点に達した時
点（タイミングｔ２）に合わせて、イコライズ制御信号
ＳＡＥＱＡをハイレベルに変化させてイコライズＭＯＳ
ＦＥＴ Ｍ８，Ｍ１７をオフさせる。すると、ラッチ型
アンプＬ−ＡＭＰの差動出力が図３（ｅ）のように広が
り始める。
Ｂが上記のように制御されることによって、ラッチ型ア
ンプＬ−ＡＭＰの差動出力（ノードＮ３，Ｎ４の電位）
は、図３（ｅ）のように、互いにほぼ同一電位の関係を
保ったまま動作点に向かって下がり始める。そして、ラ
ッチ型アンプＬ−ＡＭＰの差動出力が動作点に達した時
点（タイミングｔ２）に合わせて、イコライズ制御信号
ＳＡＥＱＡをハイレベルに変化させてイコライズＭＯＳ
ＦＥＴ Ｍ８，Ｍ１７をオフさせる。すると、ラッチ型
アンプＬ−ＡＭＰの差動出力が図３（ｅ）のように広が
り始める。
【００３９】その後、ラッチ型アンプＬ−ＡＭＰの差動
出力がある程度広がった時点（タイミングｔ３）に合わ
せて、制御信号ＳＡＣＭをロウレベルに変化させ、ＳＡ
ＥＱＢをハイレベルに変化させる。すると、ラッチ型ア
ンプＬ−ＡＭＰは、アンプ部のＭＯＳＦＥＴ Ｍ２０，
Ｍ２３がオフ状態にされるとともに、ラッチ部の電源ス
イッチＭＯＳＦＥＴ Ｍ９，Ｍ１６がオン状態にされ
る。図４（ｂ）に、このときの主要なＭＯＳＦＥＴのオ
ン、オフ状態を示す。これによって、ラッチ部が活性化
され、ラッチ型アンプＬ−ＡＭＰの出力がさらに増幅さ
れる。
出力がある程度広がった時点（タイミングｔ３）に合わ
せて、制御信号ＳＡＣＭをロウレベルに変化させ、ＳＡ
ＥＱＢをハイレベルに変化させる。すると、ラッチ型ア
ンプＬ−ＡＭＰは、アンプ部のＭＯＳＦＥＴ Ｍ２０，
Ｍ２３がオフ状態にされるとともに、ラッチ部の電源ス
イッチＭＯＳＦＥＴ Ｍ９，Ｍ１６がオン状態にされ
る。図４（ｂ）に、このときの主要なＭＯＳＦＥＴのオ
ン、オフ状態を示す。これによって、ラッチ部が活性化
され、ラッチ型アンプＬ−ＡＭＰの出力がさらに増幅さ
れる。
【００４０】その後、イコライズ制御信号ＳＡＥＱＡお
よびラッチ制御信号ＳＡＥＱＢをロウレベルに変化させ
ることによって、ラッチ部の電源スイッチ用ＭＯＳＦＥ
ＴＭ９，Ｍ１６がオフされるとともに、イコライズＭＯ
ＳＦＥＴ Ｍ８，Ｍ１７をオンさせてイコライズを開始
させることによって、センスアンプ回路の動作を終了さ
せる（タイミングｔ４）。そして、このときラッチ制御
信号ＳＡＥＱＢによってラッチ型アンプＬ−ＡＭＰのア
ンプ部の負荷ＭＯＳＦＥＴ Ｍ１０，Ｍ１１がオン状態
にされて、プリチャージ手段として作用し、出力ノード
Ｎ３，Ｎ４を速やかに電源電圧レベルに向かって上昇さ
せる。
よびラッチ制御信号ＳＡＥＱＢをロウレベルに変化させ
ることによって、ラッチ部の電源スイッチ用ＭＯＳＦＥ
ＴＭ９，Ｍ１６がオフされるとともに、イコライズＭＯ
ＳＦＥＴ Ｍ８，Ｍ１７をオンさせてイコライズを開始
させることによって、センスアンプ回路の動作を終了さ
せる（タイミングｔ４）。そして、このときラッチ制御
信号ＳＡＥＱＢによってラッチ型アンプＬ−ＡＭＰのア
ンプ部の負荷ＭＯＳＦＥＴ Ｍ１０，Ｍ１１がオン状態
にされて、プリチャージ手段として作用し、出力ノード
Ｎ３，Ｎ４を速やかに電源電圧レベルに向かって上昇さ
せる。
【００４１】上記実施例のセンスアンプ回路は、カレン
トミラー型アンプＣ−ＡＭＰとその次段に接続されたラ
ッチ型アンプＬ−ＡＭＰとで構成されており、ラッチ型
アンプＬ−ＡＭＰに比べて入力オフセット電圧の小さい
カレントミラー型アンプＣ−ＡＭＰでビット線の電位差
を受けるため、ラッチ型アンプに比べてプロセスばらつ
きによる出力のアンバランスが小さくされ、ラッチ型ア
ンプのみで構成されたセンスアンプ回路に比べて安定し
た動作特性が得られるようになる。
トミラー型アンプＣ−ＡＭＰとその次段に接続されたラ
ッチ型アンプＬ−ＡＭＰとで構成されており、ラッチ型
アンプＬ−ＡＭＰに比べて入力オフセット電圧の小さい
カレントミラー型アンプＣ−ＡＭＰでビット線の電位差
を受けるため、ラッチ型アンプに比べてプロセスばらつ
きによる出力のアンバランスが小さくされ、ラッチ型ア
ンプのみで構成されたセンスアンプ回路に比べて安定し
た動作特性が得られるようになる。
【００４２】しかも、カレントミラー型アンプＣ−ＡＭ
Ｐとラッチ型アンプＬ−ＡＭＰを同時に動作させ、先ず
カレントミラー型アンプでビット線の電位差をある程度
増幅し、それを次段のラッチ型アンプでさらに増幅する
ように構成されているので、増幅動作期間を短くするこ
とができる。具体的には、ラッチ型アンプＬ−ＡＭＰの
みで構成されたセンスアンプ回路にあっては、図３
（ｅ）に破線Ａで示すように、増幅開始直後の出力振幅
の広がり速度がカレントミラー型アンプＣ−ＡＭＰのあ
る本実施例の回路に比べて遅くなるため、出力がフル振
幅に達するまでの時間も長くなってしまうが、本実施例
の回路では、カレントミラー型アンプＣ−ＡＭＰとラッ
チ型アンプＬ−ＡＭＰを同時に動作させるように構成さ
れているので、動作速度を速くすることができる。
Ｐとラッチ型アンプＬ−ＡＭＰを同時に動作させ、先ず
カレントミラー型アンプでビット線の電位差をある程度
増幅し、それを次段のラッチ型アンプでさらに増幅する
ように構成されているので、増幅動作期間を短くするこ
とができる。具体的には、ラッチ型アンプＬ−ＡＭＰの
みで構成されたセンスアンプ回路にあっては、図３
（ｅ）に破線Ａで示すように、増幅開始直後の出力振幅
の広がり速度がカレントミラー型アンプＣ−ＡＭＰのあ
る本実施例の回路に比べて遅くなるため、出力がフル振
幅に達するまでの時間も長くなってしまうが、本実施例
の回路では、カレントミラー型アンプＣ−ＡＭＰとラッ
チ型アンプＬ−ＡＭＰを同時に動作させるように構成さ
れているので、動作速度を速くすることができる。
【００４３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、センスアンプ回路をカレントミラー型ア
ンプＣ−ＡＭＰとラッチ型アンプＬ−ＡＭＰとで構成し
ているが、ラッチ型アンプＬ−ＡＭＰのみとすることも
可能である。また、実施例では、メモリアレイ内のビッ
ト線にセンスアンプ回路が接続されているように説明さ
れているが、これらのビット線は、通常のスタティック
ＲＡＭにおけるのと同様に、カラム系のアドレス信号に
よって選択的にオン状態にされるいわゆるカラムスイッ
チを介してセンスアンプ回路に接続されているものであ
ってもよい。また、図示しないが、各対のビット線間に
イコライズ用ＭＯＳＦＥＴを接続するようにしても良
い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記実施例では、センスアンプ回路をカレントミラー型ア
ンプＣ−ＡＭＰとラッチ型アンプＬ−ＡＭＰとで構成し
ているが、ラッチ型アンプＬ−ＡＭＰのみとすることも
可能である。また、実施例では、メモリアレイ内のビッ
ト線にセンスアンプ回路が接続されているように説明さ
れているが、これらのビット線は、通常のスタティック
ＲＡＭにおけるのと同様に、カラム系のアドレス信号に
よって選択的にオン状態にされるいわゆるカラムスイッ
チを介してセンスアンプ回路に接続されているものであ
ってもよい。また、図示しないが、各対のビット線間に
イコライズ用ＭＯＳＦＥＴを接続するようにしても良
い。
【００４４】さらに、実施例においては、カレントミラ
ー型アンプＣ−ＡＭＰとしてゲートが接地電位に接続さ
れた負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２を用いた差動増幅回
路を用いているが、カレントミラー型アンプＣ−ＡＭＰ
は、例えば図５に示されているような２個の差動増幅回
路で構成されている回路形式のものを用いることも可能
である。
ー型アンプＣ−ＡＭＰとしてゲートが接地電位に接続さ
れた負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２を用いた差動増幅回
路を用いているが、カレントミラー型アンプＣ−ＡＭＰ
は、例えば図５に示されているような２個の差動増幅回
路で構成されている回路形式のものを用いることも可能
である。
【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるクロッ
ク同期型スタティックＲＡＭに適用した場合について説
明したが、この発明はそれに限定されるものでなく、対
をなすビット線の電位差を増幅するセンスアンプ回路を
備えた半導体メモリに広く利用することができる。
なされた発明をその背景となった利用分野であるクロッ
ク同期型スタティックＲＡＭに適用した場合について説
明したが、この発明はそれに限定されるものでなく、対
をなすビット線の電位差を増幅するセンスアンプ回路を
備えた半導体メモリに広く利用することができる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４７】すなわち、本発明に従うと、安定した動作
特性が得られ、しかもアクセス時間の短縮が可能なセン
スアンプ回路を実現することができるという効果が得ら
れる。
特性が得られ、しかもアクセス時間の短縮が可能なセン
スアンプ回路を実現することができるという効果が得ら
れる。
【図１】本発明を適用して好適なクロック同期型スタテ
ィックＲＡＭの一実施例を示すブロック図である。
ィックＲＡＭの一実施例を示すブロック図である。
【図２】本発明に係るセンスアンプ回路の一実施例を示
す回路構成図である。
す回路構成図である。
【図３】実施例のセンスアンプ回路の動作時における信
号の変化を示すタイムチャートである。
号の変化を示すタイムチャートである。
【図４】実施例のセンスアンプ回路の動作時における主
要な素子の状態とその変化を示す状態説明図である。
要な素子の状態とその変化を示す状態説明図である。
【図５】従来型のクロック同期型スタティックＲＡＭに
用いられているカレントミラー型のセンスアンプ回路の
構成例を示す回路図である。
用いられているカレントミラー型のセンスアンプ回路の
構成例を示す回路図である。
【図６】従来型のスタティックＲＡＭに用いられている
ラッチ型のセンスアンプ回路の構成例を示す回路図であ
る。
ラッチ型のセンスアンプ回路の構成例を示す回路図であ
る。
【図７】本発明に先立って検討した先願に係るセンスア
ンプ回路の一例を示す回路図である。
ンプ回路の一例を示す回路図である。
１０ メモリアレイ １１ アドレスレジスタ回路 １２ アドレスデコーダ回路 １３ センスアンプ列 １４ 出力レジスタ １５ 出力バッファ １６ 入力レジスタ １７ ライトバッファ １８ クロックバッファ １９ 制御レジスタ ２０ タイミング制御回路 Ｃ−ＡＭＰ カレントミラー型アンプ部 Ｌ−ＡＭＰ ラッチ型アンプ部 ＢＬ，／ＢＬ ビット線対 Ｍ１０，Ｍ１１ 差動アンプの負荷ＭＯＳＦＥＴ Ｍ１８，Ｍ１９ 差動アンプの差動入力ＭＯＳＦＥＴ Ｍ１２〜Ｍ１５ ラッチ回路を構成するＭＯＳＦＥＴ Ｍ８，Ｍ１７，Ｍ２０ イコライズ用ＭＯＳＦＥＴ Ｍ９，Ｍ１６ ラッチ回路の電源スイッチ用ＭＯＳＦＥ
Ｔ Ｍ２３ 差動アンプの電流スイッチ用ＭＯＳＦＥＴ
Ｔ Ｍ２３ 差動アンプの電流スイッチ用ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 笹森 貴裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH01 JJ21 JJ37 KB12 KB14 KB15 KB22 5J066 AA01 AA12 CA65 FA15 HA10 HA17 HA39 KA00 KA03 KA04 KA09 MA08 MA21 ND01 ND14 ND22 ND23 PD02 SA00 TA01 TA06
Claims (6)
- 【請求項１】 複数個のメモリセルと同一行のメモリセ
ルの選択端子が接続された複数のワード線と同一列のメ
モリセルの入出力端子が接続された複数のビット線とを
有するメモリアレイと、上記ビット線に接続されビット
線の電位を増幅するセンスアンプ回路とを備えた半導体
記憶装置において、上記センスアンプ回路は、上記メモ
リアレイ内のビット線の電位差を増幅するカレントミラ
ー型アンプと、該カレントミラー型アンプの出力ノード
に直接入力端子が接続され、各々電源もしくは電流のス
イッチ手段を有し互いに出力ノードが共通にされた差動
アンプおよびラッチ回路からなるラッチ型アンプとから
構成され、先ず上記カレントミラー型アンプと上記ラッ
チ型アンプの差動アンプとが同時に動作されてビット線
の電位を増幅した後、これらの回路の動作が停止され、
代わって上記ラッチ型アンプのラッチ回路が動作される
ように構成されてなることを特徴とする半導体記憶装
置。 - 【請求項２】 上記カレントミラー型アンプの出力ノー
ド間および上記ラッチ型アンプの共通出力ノード間にそ
れぞれイコライズ用のスイッチ手段が設けられ、これら
のスイッチ手段は同一の制御信号によってアンプの動作
開始前にオン状態にされてそれぞれの差動出力を同一電
位にさせ、アンプの動作開始後にオフ状態にされるよう
に構成されてなることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項３】 上記ラッチ型アンプの差動アンプは、上
記共通出力ノードと電源電圧端子間に接続された一対の
ＭＯＳトランジスタを含み、該ＭＯＳトランジスタ対は
そのゲート端子に上記ラッチ回路の電源もしくは電流の
スイッチ手段をオン、オフ制御する信号が供給され上記
差動アンプの動作時にはその負荷素子として作用し、上
記差動アンプおよびラッチ回路の非動作時には上記共通
出力ノードのプリチャージ手段として作用するように構
成されてなることを特徴とする請求項１または２に記載
の半導体記憶装置。 - 【請求項４】 上記ラッチ型アンプの差動アンプを構成
する差動入力ＭＯＳトランジスタのドレイン端子と上記
差動アンプの電源もしくは電流スイッチ手段との間に、
共通出力ノードの電位によってゲートが制御されるＭＯ
Ｓトランジスタがそれぞれ接続されてなることを特徴と
する請求項１、２または３に記載の半導体記憶装置。 - 【請求項５】 複数個のメモリセルと同一行のメモリセ
ルの選択端子が接続された複数のワード線と同一列のメ
モリセルの入出力端子が接続された複数のビット線とを
有するメモリアレイと、上記ビット線に接続されビット
線の電位を増幅するセンスアンプ回路とを備えた半導体
記憶装置において、上記センスアンプ回路は、各々電源
もしくは電流のスイッチ手段を有し互いに出力ノードが
共通にされた差動アンプおよびラッチ回路からなり、前
記差動アンプは、上記共通出力ノードと電源電圧端子間
に接続された一対のＭＯＳトランジスタを含み、該ＭＯ
Ｓトランジスタ対はそのゲート端子に上記ラッチ回路の
電源もしくは電流スイッチ手段をオン、オフ制御する信
号が供給され上記差動アンプの動作時にはその負荷素子
として作用し、上記差動アンプおよびラッチ回路の非動
作時には上記共通出力ノードのプリチャージ手段として
作用するとともに、上記差動アンプの電源もしくは電流
スイッチ手段がオンされてビット線の電位を増幅した
後、この差動アンプの動作が停止され上記ラッチ回路の
電源もしくは電流スイッチ手段がオンされてラッチ動作
するように構成されてなることを特徴とする半導体記憶
装置。 - 【請求項６】 上記ラッチ型アンプの差動アンプを構成
する差動入力ＭＯＳトランジスタのドレイン端子と上記
差動アンプの電源もしくは電流スイッチ手段との間に、
共通出力ノードの電位によってゲートが制御されるＭＯ
Ｓトランジスタがそれぞれ接続されてなることを特徴と
する請求項５に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135520A JP2000331483A (ja) | 1999-05-17 | 1999-05-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11135520A JP2000331483A (ja) | 1999-05-17 | 1999-05-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=15153697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11135520A Withdrawn JP2000331483A (ja) | 1999-05-17 | 1999-05-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2000331483A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025271A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
| CN100461297C (zh) * | 2004-08-31 | 2009-02-11 | 株式会社东芝 | 半导体存储装置 |
| US8559240B2 (en) | 2009-12-01 | 2013-10-15 | Samsung Electronics Co., Ltd. | Sense amplifying circuit, and semiconductor memory device having the same |
| CN110326044A (zh) * | 2017-02-14 | 2019-10-11 | 美光科技公司 | 输入缓冲器电路 |
-
1999
- 1999-05-17 JP JP11135520A patent/JP2000331483A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025271A (ja) * | 2000-06-28 | 2002-01-25 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
| JP4703040B2 (ja) * | 2000-06-28 | 2011-06-15 | 株式会社ハイニックスセミコンダクター | 半導体メモリ装置およびその駆動方法 |
| CN100461297C (zh) * | 2004-08-31 | 2009-02-11 | 株式会社东芝 | 半导体存储装置 |
| US8559240B2 (en) | 2009-12-01 | 2013-10-15 | Samsung Electronics Co., Ltd. | Sense amplifying circuit, and semiconductor memory device having the same |
| CN110326044A (zh) * | 2017-02-14 | 2019-10-11 | 美光科技公司 | 输入缓冲器电路 |
| CN110326044B (zh) * | 2017-02-14 | 2023-04-28 | 美光科技公司 | 输入缓冲器电路 |
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