JPH0685564A - 増幅器回路 - Google Patents

増幅器回路

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JPH0685564A
JPH0685564A JP4233356A JP23335692A JPH0685564A JP H0685564 A JPH0685564 A JP H0685564A JP 4233356 A JP4233356 A JP 4233356A JP 23335692 A JP23335692 A JP 23335692A JP H0685564 A JPH0685564 A JP H0685564A
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JP
Japan
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amplifier circuit
field effect
signal
transistor
transistors
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JP4233356A
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Kenichi Okumura
謙一 奥村
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【構成】 ２つの相補入力信号ＶＩ，／ＶＩに応答して
増幅された出力信号ＶＯを出力する改善された増幅器回
路が開示される。この増幅器回路では、入力信号ＶＩに
応答して交互に導通するＰＭＯＳトランジスタ２１およ
びＮＭＯＳトランジスタ４が電源電位Ｖｃｃと接地電位
との間に直列に接続される。高レベルの入力信号ＶＩが
与えられる場合において、トランジスタ４がオンする
が、トランジスタ２１はオフする。 【効果】 電源電位から接地電位に向かって流れる貫通
電流が防がれるので、電力消費および動作速度が改善さ
れ得る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に増幅器回路に
関し、特に、カレントミラー型増幅器回路の改善に関す
る。
【０００２】
【背景の技術】近年、半導体集積回路装置の高集積化が
進む一方で、電力消費が減少されることが望まれてい
る。同時に、半導体集積回路装置がより高速で動作する
ことも望まれている。一般に、半導体メモリのような半
導体集積回路装置は増幅器回路を備えている。したがっ
て、半導体基板上に形成される増幅器回路についても、
低電力消費および高速動作が望まれている。
【０００３】この発明は、一般に半導体集積回路装置内
に設けられる増幅器回路に適用可能であるが、以下の記
載では、この発明がダイナミックランダムアクセスメモ
リ（以下「ＤＲＡＭ」という）に適用される例について
説明する。
【０００４】図６は、従来のＤＲＡＭのブロック図であ
る。図６を参照して、このＤＲＡＭ１００は、多数のメ
モリセルを備えたメモリセルアレイ８５と、外部から与
えられるアドレス信号Ａ０ないしＡｎを受けるアドレス
バッファ８１と、受信されたアドレス信号に応答してメ
モリセルアレイ８５の行および列をそれぞれ指定するた
めのロウデコーダ８２およびカラムデコーダ８３と、メ
モリセルから読出されたデータ信号を増幅するためのセ
ンスアンプ８４とを含む。入力データＤｉは、データ入
力回路８６を介して与えられる。出力データＤｏは、デ
ータ出力回路８７を介して出力される。
【０００５】このＤＲＡＭ１００は、さらに、外部から
与えられるカラムアドレスストレーブ信号／ＣＡＳを受
けるＣＡＳ入力バッファ９１と、外部から与えられるロ
ウアドレスストローブ信号／ＲＡＳを受けるＲＡＳ入力
バッファ９２と、ＤＲＡＭ１００内の様々な回路を制御
するためのクロック信号を発生するクロックジェネレー
タ８８とを含む。
【０００６】データ書込動作において、ストアされるべ
き入力データＤｉがデータ入力回路８６に与えられ、回
路８６により増幅された信号が図示されていないスイッ
チング回路（Ｙゲート回路）に与えられる。カラムデコ
ーダ８３は、カラムアドレス信号に応答してメモリセル
アレイ８５内の１つの列を選択するので、データ信号が
１本のビット線（図示せず）に与えられる。一方、ロウ
デコーダ８２がロウアドレス信号に応答して１本のワー
ド線（図示ぜす）を活性化させるので、データ信号がロ
ウデコーダ８２およびカラムデコーダ８３によって選択
されたメモリセル（図示せず）に書込まれる。
【０００７】データ読出動作においては、ロウデコーダ
８２によって活性化されたワード線に接続されているメ
モリセルから、ストアされていたデータ信号がビット線
（図示せず）に与えられる。各ビット線上のデータ信号
はセンスアンプ８４によって増幅された後、カラムデコ
ーダ８３によって選択された１つの増幅された信号がデ
ータ出力回路８７に与えられる。データ出力回路８７
は、図７に示した回路構成を有しており、与えられたデ
ータ信号を増幅した後、出力データＤｏを出力する。
【０００８】図７は、図６に示したデータ出力回路８７
のブロック図である。図７を参照して、データ出力回路
８７は、相補入力信号ＶＩおよび／ＶＩを増幅するプリ
アンプ回路６１と、プリアンプ回路６１からの出力信号
ＶＯを増幅するメインアンプ回路６２と、出力データＤ
ｏを外部に出力する出力バッファ回路６３とを含む。プ
リアンプ回路６１は、図６に示したクロックジェネレー
タ８８から与えられるプリアンプ活性化信号ＰＡＥに応
答して活性化される。
【０００９】図８は、図７に示したプリアンプ回路６１
内に設けられる増幅器回路の回路図である。図８を参照
して、このカレントミラー型増幅器回路４０は、カレン
トミラー回路を構成するＰＭＯＳトランジスタ１および
３と、相補入力信号ＶＩおよび／ＶＩに応答してそれぞ
れ動作されるＮＭＯＳトランジスタ４および２と、活性
化制御のためのＮＭＯＳトランジスタ７と、イコライズ
のためのトランスミッションゲートを構成するＰＭＯＳ
トランジスタ１０およびＮＭＯＳトランジスタ１１とを
含む。
【００１０】次に動作について説明する。高レベルのプ
リアンプ活性化信号ＰＡＥが与えられたとき、プリアン
プ回路４０が活性化される。すなわち、トランジスタ７
がオンし、トランジスタ１０および１１がオフする。低
レベルの入力信号ＶＩが与えられる場合では、トランジ
スタ１，３および４がオフし、一方、トランジスタ２は
高レベルの入力信号／ＶＩに応答してオンする。したが
って、出力ノードＮＯを介して低レベルの出力信号ＶＯ
が出力される。
【００１１】高レベルの入力信号ＶＩが与えられる場合
では、まずトランジスタ４がオンする。トランジスタ４
の導通により、トランジスタ１および３のゲート電圧が
接地電位に向かって低下される。その結果、トランジス
タ１がオンするので、出力ノードＮＯを介して高レベル
の出力信号ＶＯが出力される。
【００１２】非活性期間においては、低レベルのプリア
ンプ活性化信号ＰＡＥが与えられる。信号ＰＡＥに応答
して、トランジスタ７がオフし、一方、トランジスタ１
０および１１がオンする。トランジスタ１０および１１
の導通により、２つのノードＮＯおよびＮ１の電位がイ
コライズされる。
【００１３】
【発明が解決しようとする課題】すでに説明したよう
に、高レベルの入力信号ＶＩが与えられる場合では、ト
ランジスタ４がオンし、トランジスタ１および３もまた
導通する。したがって、この場合において電源電位Ｖｃ
ｃから接地電位に向け、図８に示した貫通電流Ｉ′が流
れる。貫通電流Ｉ′の存在により、不必要な電流消費が
増加される。これに加えて、トランジスタ４および７を
介して電流Ｉ′が流れるため、ノードＮ１の電位が上昇
される。したがって、トランジスタ１および３のゲート
電圧が上昇されるので、トランジスタ１が十分に導通す
るのに長い時間を要することになる。
【００１４】すなわち、図２のタイミングチャートに示
されるように、時刻ｔ３の後貫通電流Ｉ′が流れるた
め、出力信号ＶＯ′の電圧レベルは、イコライズレベル
から一旦降下した後しだいに上昇される。したがって、
出力信号ＶＯ′が所望の高レベルに達する時刻ｔ５まで
に時間ΔＴ１を要するため、この場合において高速の増
幅動作が行なわれ得なかった。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、その１つの目的は、増幅器回路
により消費される電力を減少させることである。
【００１６】この発明のもう１つの目的は、増幅器回路
による動作速度を改善することである。
【００１７】
【課題を解決するための手段】請求項１の発明に係る増
幅器回路は、第１および第２の電源電位の間に直列に接
続された第１導電型の第１の電界効果トランジスタおよ
び第２導電型の第２の電界効果トランジスタと、第１お
よび第２の電源電位の間に直列に接続されたスイッチン
グ手段，第１導電型の第３の電界効果トランジスタおよ
び第２導電型の第４の電界効果トランジスタとを含む。
第１および第３の電界効果トランジスタは、ゲート電極
が第３および第４の電界効果トランジスタの共通接続ノ
ードに接続される。第２の電界効果トランジスタは、ゲ
ート電極が第１の相補入力信号を受けるように接続され
る。第４の電界効果トランジスタは、ゲート電極が第２
の相補入力信号を受けるように接続される。スイッチン
グ手段は、第１または第２の相補入力信号に応答して第
４の電界効果トランジスタと交互に導通する。
【００１８】請求項２の発明に係る増幅器回路は、第１
および第２の相補入力信号に応答して第１の出力信号を
出力する第１の増幅回路と、第１および第２の相補入力
信号に応答して第２の出力信号を出力する第２の増幅回
路と、第１および第２の出力信号に応答して第３の出力
信号を出力する第３の増幅回路とを含む。第２の増幅回
路は、第２の出力信号が第１の出力信号と相補の関係を
有するように第１および第２の相補入力信号を受ける。
各第１および第２の増幅回路は、請求項１に記載された
増幅器回路によって構成される。
【００１９】
【作用】この発明における増幅器回路では、スイッチン
グ手段が第１または第２の相補入力信号に応答して第４
の電界効果トランジスタと交互に導通するので、スイッ
チング手段，第１および第２の電界効果トランジスタを
介して貫通電流が流れない。したがって、第４の電界効
果トランジスタが導通するとき、第１および第３の電界
効果トランジスタのゲート電圧が貫通電流によって影響
されないので、出力信号のレベルが素早く変化され得
る。
【００２０】
【実施例】図１は、この発明の一実施例を示す増幅器回
路の回路図である。図１を参照して、図８に示した増幅
器回路４０と比較すると、この増幅器回路３０は、さら
に、電源電位ＶｃｃとＰＭＯＳトランジスタ３のソース
との間に並列に接続されたＰＭＯＳトランジスタ２１お
よび２２を含む。トランジスタ２１は、ゲートが入力信
号ＶＩを受けるように接続される。トランジスタ２２
は、ゲートがプリアンプ活性化信号ＰＡＥを受けるよう
に接続される。
【００２１】次に、動作について説明する。高レベルの
プリアンプ活性化信号ＰＡＥが与えられたとき、増幅器
回路３０が活性化される。すなわち、トランジスタ７が
オンし、一方、トランジスタ１０，１１および２２がオ
フする。低レベルの入力信号ＶＩが与えられる場合で
は、トランジスタ１，３および４がオフし、トランジス
タ２１がオンする。トランジスタ２は高レベルの入力信
号／ＶＩに応答してオンする。したがって、出力ノード
ＮＯを介して低レベルの出力信号ＶＯが出力される。
【００２２】高レベルの入力信号ＶＩが与えられる場合
では、トランジスタ１，３および４がオンし、トランジ
スタ２および２１がオフする。したがって、出力ノード
ＮＯを介して高レベルの出力信号ＶＯが出力される。
【００２３】この場合において、トランジスタ２１が高
レベルの入力信号ＶＩに応答してオフしているので、電
源電位Ｖｃｃから接地電位に向かってトランジスタ３お
よび４を介して流れる貫通電流が存在しない。したがっ
て、不必要な電力消費が防がれる。これに加えて、ノー
ドＮ１の電位が上昇されないので、ＰＭＯＳトランジス
タ１および３のゲートに接地電位が与えられ得る。した
がって、トランジスタ１が素早くオンすることができ、
電源電位Ｖｃｃを有する出力信号ＶＯが素早く出力され
得る。このことは、図２のタイミングチャートを参照し
て次のように説明される。
【００２４】図２を参照して、時刻ｔ１において信号／
ＲＡＳが立下がった後、時刻ｔ２において信号／ＣＡＳ
が立下がる。時刻ｔ３において高レベルのプリアンプ活
性化信号ＰＡＥが与えられ、同時に入力信号ＶＩの電位
が上昇される。したがって、時刻ｔ３の後、わずかの時
間期間ΔＴ２において、トランジスタ２１，３および４
を介して貫通電流Ｉが僅かに流れる。しかしながら、こ
の電流Ｉは、トランジスタ２１がオフするので、時刻ｔ
４においてほぼ０レベルになる。その結果、ノードＮ１
の電位が接地レベルになるので、トランジスタ１が素早
く導通し、電源電位Ｖｃｃレベルの出力信号ＶＯが出力
される。図２において示されるように、信号ＰＡＥが立
上がった後出力信号ＶＯが所望の高レベルになるまでに
要する時間はΔＴ２であり、時間長さΔＴ１と比較する
と短縮されている。すなわち、増幅された出力信号ＶＯ
が所望の高レベルに達するのに要する時間が短くなるの
で、高速動作が達成され得る。
【００２５】低レベルのプリアンプ活性化信号ＰＡＥが
与えられたとき、トランジスタ７はオフするが、トラン
ジスタ１０，１１および２２はオンする。したがって、
プリチャージ電位がトランジスタ２２を介してノードＮ
１に与えられ、ノードＮＯおよびＮ１間のイコライズ
が、導通しているトランジスタ１０および１１によりな
される。
【００２６】図３は、この発明のさらに別の実施例を示
す増幅器回路の回路図である。図３を参照して、図１に
示した増幅器回路３０と比較して、この増幅器回路３１
は、ＰＭＯＳトランジスタ２１に代えてＮＭＯＳトラン
ジスタ２３を備えている。トランジスタ２３は、ゲート
が入力信号／ＶＩを受けるように接続される。他の回路
構成は図１に示した回路３０と同様であるので説明が省
略される。図３に示した増幅器回路３１も、図１に示し
た回路３０と同様に動作するので、電力消費および動作
速度が改善され得る。
【００２７】図４は、この発明のさらに別の実施例を示
す増幅器回路の回路図である。図４を参照して、この増
幅器回路５０は、各々が図１に示した増幅器回路３０に
よって構成される増幅回路３０ａ，３０ｂおよび３０ｃ
を含む。この増幅器回路５０は、相補入力信号ＶＩ′お
よび／ＶＩ′に応答して、増幅された出力信号ＶＯ′を
出力する。
【００２８】第１の入力信号ＶＩ′は、増幅回路３０ａ
の入力信号ＶＩとして与えられ、かつ増幅回路３０ｂの
入力信号／ＶＩとしても与えられる。第２の入力信号／
ＶＩ′は、増幅回路３０ａの入力信号／ＶＩとして与え
られ、かつ増幅回路３０ｂの入力信号ＶＩとしても与え
られる。これにより、増幅回路３０ａおよび３０ｂから
相補の関係を有する出力信号ＶＯおよび／ＶＯが出力さ
れる。
【００２９】増幅回路３０ｃは、出力信号ＶＯと入力信
号ＶＩとして受け、かつ出力信号／ＶＯを入力信号／Ｖ
Ｉとして受ける。その結果、増幅回路３０ｃの出力信号
ＶＯが、増幅器回路５０の出力信号ＶＯ′として出力さ
れる。
【００３０】図４に示した増幅器回路５０は、図１に示
した増幅器回路３０だけでは十分な利得が得られない場
合において適用される。すなわち、増幅器回路５０は、
３つの増幅回路３０ａ，３０ｂおよび３０ｃを用いてい
るので、より大きな利得を得ることができる。したがっ
て、図４に示した増幅器回路５０は、図７に示したプリ
アンプ回路６１として好ましく用いられ得る。
【００３１】図５は、この発明のさらに別の実施例を示
す増幅器回路の回路図である。図５を参照して、この増
幅器回路５１は、各々が図１に示した増幅器回路３０に
よって構成された増幅回路３０ａおよび３０ｂと、図８
に示した増幅器回路４０によって構成された増幅回路４
０とを含む。図４に示した増幅器回路５０では、図１に
示した増幅器回路３０のみによって３つの増幅回路３０
ａ，３０ｂおよび３０ｃが構成されていたが、図５に示
した実施例では、後段の増幅回路が図８に示した増幅器
回路４０によって構成されている。したがって、この実
施例においても増幅回路３０ａおよび３０ｂが用いられ
ているので、それらの使用による利点、すなわち電力消
費および動作速度における利点が得られる。
【００３２】このように，図１および図３に示した増幅
器回路３０および３１では、トランジスタ４と交互に導
通するトランジスタ２１および２３が設けられいるの
で、電源電位Ｖｃｃから接地電位に向かってトランジス
タ３および４を介して流れる電流が防がれる。それによ
って、ノードＮ１の電位の上昇が防がれるので、トラン
ジスタ１を素早く導通させることができる。すなわち、
トランジスタ１を介して所望の高レベルの出力信号ＶＯ
が素早く出力されるので、増幅器回路３０および３１の
動作速度を改善することができる。
【００３３】図１および図３に示した増幅器回路３０お
よび３１は、場合によっては、図４および図５に示した
構成で用いられる。すなわち、これらの増幅器回路３０
または３１を図４または図５に示した接続態様で用いる
ことにより、必要に応じより大きな利得を得ることがで
きる。
【００３４】上記の増幅器回路３０，３１，５０および
５１は、図６に示したＤＲＡＭ１００だけでなく、半導
体集積回路装置において一般に広く用いられ得ることが
指摘される。
【００３５】
【発明の効果】以上のように、この発明によれば、第４
の電界効果トランジスタと交互に導通するスイッチング
手段が設けられいるので、増幅器回路における不必要な
電力消費が減少され得る。これに加えて、動作速度も改
善され得る。
【図面の簡単な説明】
【図１】この発明の一実施例を示す増幅器回路の回路図
である。
【図２】図１に示した増幅器回路の動作を説明するため
のタイミングチャートである。
【図３】この発明の別の実施例を示す増幅器回路の回路
図である。
【図４】この発明のさらに別の実施例を示す増幅器回路
の回路図である。
【図５】この発明のさらに別の実施例を示す増幅器回路
の回路図である。
【図６】従来のＤＲＡＭのブロック図である。
【図７】図６に示したデータ出力回路のブロック図であ
る。
【図８】図７に示したプリアンプ回路内に設けられる増
幅器回路の回路図である。
【符号の説明】
１，３，１０，２１，２２ ＰＭＯＳトランジスタ ２，４，７，１１ ＮＭＯＳトランジスタ ３０ 増幅器回路 ＶＩ，／ＶＩ 相補入力信号 ＶＯ 出力信号 ＰＡＥ プリアンプ活性化信号

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の相補入力信号に応答し
    て増幅された出力信号を出力する増幅器回路であって、 第１および第２の電源電位の間に直列に接続された第１
    導電型の第１の電界効果トランジスタおよび第２導電型
    の第２の電界効果トランジスタと、 第１および第２の電源電位の間に直列に接続されたスイ
    ッチング手段，第１導電型の第３の電界効果トランジス
    タおよび第２導電型の第４の電界効果トランジスタとを
    含み、 前記第１および第３の電界効果トランジスタは、ゲート
    電極が前記第３および第４の電界効果トランジスタの共
    通接続ノードに接続され、 前記第２の電界効果トランジスタは、ゲート電極が第１
    の相補入力信号を受けるように接続され、 前記第４の電界効果トランジスタは、ゲート電極が第２
    の相補入力信号を受けるように接続され、 前記スイッチング手段は、第１または第２の相補入力信
    号に応答して前記第４の電界効果トランジスタと交互に
    導通する、増幅器回路。
  2. 【請求項２】 第１および第２の相補入力信号に応答し
    て第１の出力信号を出力する第１の増幅回路と、 第１および第２の相補入力信号に応答して第２の出力信
    号を出力する第２の増幅回路とを含み、 各前記第１および第２の増幅回路は、請求項１に記載さ
    れた増幅器回路によって構成され、 前記第２の増幅回路は、前記第２の出力信号が前記第１
    の出力信号と相補の関係を有するように前記第１および
    第２の相補入力信号を受け、 前記第１および第２の出力信号に応答して第３の出力信
    号を出力する第３の増幅回路を含む、増幅器回路。
JP4233356A 1992-09-01 1992-09-01 増幅器回路 Pending JPH0685564A (ja)

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JP4233356A JPH0685564A (ja) 1992-09-01 1992-09-01 増幅器回路
US08/104,742 US5373473A (en) 1992-09-01 1993-07-22 Amplifier circuit and semiconductor memory device employing the same
DE4324649A DE4324649C2 (de) 1992-09-01 1993-07-22 Verstärkerschaltung, die ein verstärktes Ausgangssignal in Abhängigkeit von komplementären Eingangssignalen liefert
KR1019930017287A KR0129790B1 (ko) 1992-09-01 1993-08-31 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치
ITMI931871A IT1272543B (it) 1992-09-01 1993-08-31 Circuito amplificatore perfezionato e dispositivo di memoria a semiconduttore impiegando lo stesso

Applications Claiming Priority (1)

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