KR0134747B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치

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KR0134747B1
KR0134747B1 KR1019940009698A KR19940009698A KR0134747B1 KR 0134747 B1 KR0134747 B1 KR 0134747B1 KR 1019940009698 A KR1019940009698 A KR 1019940009698A KR 19940009698 A KR19940009698 A KR 19940009698A KR 0134747 B1 KR0134747 B1 KR 0134747B1
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유키노리 고다마
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세키자와 다다시
후지쓰 가부시키가이샤
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Abstract

반도체 메모리 장치는 메모리 셀 어레이(2), 메모리에 어드레스 신호를 공급하기 위한 어드레스부(3-6), 메모리 셀 어레이로부터 데이터를 판독하고 이 메모리 셀 어레이에 데이터를 기입하기 위한 판독/기입 부(7-12) 및 외부 클록 신호로부터 내부 클록 신호를 발생시키기 위한 내부 클록 버스 발생 회로를 구비한다. 내부 클록 버스는 외부 클록 버스의 주파수와 무관한 일정 지속 시간의 활성 레벨부가 있는 사이클을 갖고 어드레스부 및/또는 판독/기입부의 소정 구성부에 타이밍 신호로서 출력된다.

Description

반도체 메모리 장치
제1도는 본 발명에 따른 동기식 DRAM 장치의 블록도.
제2도는 제1도에 도시된 메모리 셀 어레이, 센스 증폭기 및 칼럼 게이트의 일부를 나타낸 회로도.
제3도는 제1도에 도시된 데이터 버스 증폭기 회로도.
제4도는 제1도에 도시된 타이밍 제어 회로의 신호 파형도.
제5도는 페이지 모드에 있는 제1도에 도시된 동기식 DRAM 장치의 동작을 나타낸 신호 파형도.
제6도는 본 발명의 실시예에 따른 동기식 DRAM 장치를 나타낸 블록도.
제7도는 제6도에 도시된 타이밍 제어 회로의 회로도.
제8도는 제7도에 도시된 타이밍 제어 회로의 신호 파형도.
제9도는 제6도에 도시된 회로 구성의 외부 클록 버스와 내부 클록 버스와의 관계를 나타낸 파형도.
제10도는 제6도 및 제7도에 도시된 회로 구성의 데이터 버스 증폭기와 타이밍 제어 회로와의 관계를 나타낸 회로도.
제11도는 제6도에 도시된 동기식 DRAM 장치의 동작을 나타낸 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
2 : 메모리 셀 어레이 3 : 로우 어드레스 버퍼
4 : 로우 디코더 5 : 칼럼 어드레스 버퍼
6 : 칼럼 디코더 7 : 칼럼 게이트 블록
8 : 센스 증폭기 블록 9 : 데이터 버스 증폭기
10 : 데이터 출력 버퍼 11 : 데이터 입력 버퍼
12 : 기입 증폭기 13, 62 : 타이밍 제어 회로
본 발명은 반도체 집적 회로 장치에 관한 것으로, 외부로부터 공급된 클록 신호에 의해 제어되는 주파수로 동작하는 동기식 다이나믹 랜덤 억세스 메모리(SDRAM)와 같은 반도체 집적 회로 장치에 관한 것이다.
동기식 다이나믹 랜덤 엑세스 메모리 장치(이하는 SDRAM 장치라 한다)는 외부로부터 공급된 외부 클록 신호에 의해 제어되는 내부 주파수(내부 클록 버스)로 동작한다. 출력 클록 버스의 주파수가 낮아 지면 낮아 질수록 내부 클록 버스의 주파수는 낮아진다(높아지면 높아 질수록 내부 클록 버스의 주파수는 높아진다).
일반적으로, SDRAM 장치는 최대 동작 주파수로 동작할 때, 최소 전력이 소모된다. SDRAM 장치가 최대 동작 주파수 보다 낮은 주파수로 동작하게 되면 SDRAM의 동작 주파수는 최대 동작 주파수 보다 낮아지고 전력 소비가 증가하게 된다. 다시 말해서, 동작 주파수(내부 클록 신호의 주파수)가 낮아 짐에 따라 전력소비가 증가하게 된다. 전술한 바와 같이, 동작 주파수(내부 클록 버스의 주파수)는 외부 클록 신호에 의해 제어된다.
본 발명의 목적은 DRAM 장치가 최대 동작 주파수 보다 낮은 주파수로 동작될 때도 전력 소모를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적은 메모리 셀 어레이와, 상기 메모리 셀 어레이에 어드레스 신호를 공급하는 어드레스부와, 상기 메모리 셀 어레이로부터 데이터를 판독하고 메모리 셀 어레이에 데이터를 기입하기 위한 판독/기입부와, 외부 클록 버스로부터 내부 클록 버스를 발생시키기 위한 내부 클록 버스 발생 회로를 구비하는 반도체 메모리 장치에 의해 달성된다. 내부 클록 버스는 외부 클록 버스의 주파수와는 무관한 일정 지속 기간의 활성레벨 구간이 있는 주기를 가지며, 어드레스부의 소정 구성부 및/또는 판독/기입부에 타이밍 신호로서 출력된다. 상기 외부 클록 신호는 제1주파수와 이 제1주파수 보다 낮은 제2주파수 중 하나를 포함하며, 내부 클록 버스의 활성 레벨 주기는 내부 클록 버스 회로에 인가된 외부 클록 버스가 상기 제2주파수에 있을 때에도 외부 클록 버스의 제1주파수의 활성 레벨 주기에 대응한다.
본 발명의 다른 목적, 특징 및 장점들은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 보다 명백해진다.
제1도는 본 발명과 관련한 SDRAM 장치의 블록도이다. SDRAM은 매트릭스 형상으로 배열된 메모리 셀을 갖는 메모리 셀 어레이(2)가 형성되는 칩 본체(1) 및 다음과 같은 구성 요소를 갖는다.
로우 어드레스 버퍼(3)는 외부 로우 어드레스 신호 중 하나인 로우 어드레스 신호를 수신하고 상보형의 내부 로우 어드레스 신호를 발생시킨다. 로우 디코더(4)는 로우 어드레스 버퍼(3)로부터 출력된 내부 로우 어드레스 신호를 디코딩하고 워드선 WL0, WL2, …WLn(n은 정수)을 선택적으로 구동시킨다. 칼럼 어드레스 버퍼(5)는 외부 로우 어드레스 신호 중 하나인 칼럼 어드레스 신호를 수신하고 상보형의 내부 칼럼 어드레스 신호를 발생시킨다. 칼럼 디코더(6)는 칼럼 어드레스 버퍼(5)로부터 출력된 내부 칼럼 어드레스 신호를 디코딩하고 칼럼 선택 신호 CL0, CL1…CLn를 발생시킨다.
칼럼 게이트 블록(7)은 칼럼 디코더(6)로부터 출력되는 칼럼 선택 신호 CL0, CL1,…CLn을 기초로 하여 메모리 셀 어레이(2)(비트선)의 칼럼을 선택하는 칼럼 게이트들을 포함한다. 센스 증폭기 블록(8)은 메모리 셀 어레이(2)로부터 판독된 데이터를 증폭하는 센스 증폭기들을 포함한다.
데이터 버스쌍 DB 및/DB(기호 / 은 제1도에 도시된 기호 DB 위에 표시된 바아에 대응하며 활성 로우 신호를 의미함)는 칼럼 디코더(6)를 통해 메모리 셀 어레이(2)에 배열된 비트선에 선택적으로 접속된다. 데이터 버스 증폭기(9)는 메모리 셀 어레이(2)로부터 판독된 데이터를 데이터 버스 쌍 DB 및/DB 상으로 증폭시킨다. 데이터 출력 버퍼(10)는 데이터 버스 증폭기(9)에 의해 증폭된 데이터를 출력 데이터 DOUT로서 칩(1)의 외부로 출력한다.
데이터 입력 버퍼(11)는 칩(1)의 외부로부터 기입 데이터 DIN을 수신하여 상보형 기입 데이터를 발생시킨다. 기입 증폭기(12)는 기입 데이터를 메모리 셀 어레이(2)에 기입하는데 사용된다.
타이밍 제어 회로(13)는 외부 클록 신호 CLKA, 로우 어드레스 스트로브 신호/RAS 및 칩(1)의 외부로부터 수신된 칼럼 어드레스 스트로브 신호/CAS를 칩(1)의 외부로부터 수신하여, 칼럼 디코더(6), 데이터 버스 증폭기(9)와 같은 소정의 내부 회로에 내부 클록 버스 CLKB를 타이밍 신호로서 인가한다.
제2도는 제1도에 도시된 메모리 셀 어레이(2), 센스 증폭기 블록(8) 및 칼럼 게이트 블록(7)의 부분을 나타낸 회로도이다. 메모리 셀 어레이(2)는 기억 요소의 기능을 하는 커패시터(16, 17)로 각각 구성되는 메모리 셀(14, 15) 및 n-채널 금속 산화물 반도체(이하 nMOS라 한다)를 구비한다. 플레이트 전압 Vp는 제2도에 도시된 커패시터(16, 17)에 인가된다. 비트선쌍 BL0 및/BL0는 메모리 셀(14, 15)에 각각 접속된다. 비트선쌍 BL0 및/BL0에 접속된 센스 증폭기(20)는 p-채널 금속 산화물 반도체(이하는 간단히 pMOS라 한다.) 트랜지스터(21, 22) 및 nMOS 트랜지스터(23, 24)를 구비한다. 이들 트랜지스터(21∼24)는 센스 증폭기 구동 신호 PSA 및 NSA에 의해 구동된다. 비트선쌍 BL0 및/BL0에 접속된 칼럼 게이트(25)는 칼럼 선택 신호 CL0에 의해 ON/OFF되는 nMOS 트랜지스터(26, 27)를 구비한다. 칼럼 선택 신호 CL0 뿐만 아니라 다른 칼럼 선택 신호 CL1-CLn는 하이(H) 레벨로 되고 내부 클록 버스 CLKB의 하이 레벨 기간과 동일한 기간 중에 하이 레벨 상태에서 유지된다.
제3도는 데이터 버스 증폭기(9)의 회로 구성을 도시한 것이다. 제3도에 도시된 바와 같이, 데이터 버스 증폭기(9)는 기입 제어 신호øWE가 입력되는 데이터 버스 부하 회로(28)를 구비한다.
이 부하 회로(28)는 변환기(29) 및 전원 전압 VCC가 인가되는 2개의 nMOS 트랜지스터(30, 31)로 구성된다. 기입 클록 버스øWE는 데이터를 메모리 셀 어레이(2)에 기입할 때 하이 레벨로 되고, 데이터를 메모리 셀 어레이(2)로부터 판독할 때 로우 레벨로 된다. 데이터가 메모리 셀 어레이(2)에 기입될 때, nMOS 트랜지스터(30, 31)는 OFF된다. 데이터가 메모리 셀 어레이(2)로부터 판독될 때 nMOS 트랜지스터(30, 31)는 ON이 되고 데이터 버스 DB 및/DB의 부하로서 각각 작용한다.
데이터 버스 증폭기(9)는 정전류원을 공용하는 차동 증폭기(32, 33)를 구비한다. 이 차동 증폭기(32)는 pMOS 부하 트랜지스터(38, 39) 및 nMOS 구동 트랜지스터(34, 35)를 구비한다. 차동 증폭기(33)는 pMOS 부하 트랜지스터(40, 41) 및 nMOS 구동 트랜지스터(36, 37)를 구비한다.
nMOS 트랜지스터(42)는 차동 증폭기(32, 33)에 의해 공용되는 정전류원을 형성하며, 내부 클록 신호 CLKB에 의해 ON/OFF된다.
또한, 데이터 버스 증폭기(9)는 정전류원을 공용하는 차동 증폭기(43, 44)를 구비한다. 차동 증폭기(43)는 pMOS 부하 트랜지스터(49, 50) 및 nMOS 구동 트랜지스터(45, 46)를 구비한다. 차동 증폭기(44)는 pMOS부하 트랜지스터(51, 52) 및 nMOS 구동 트랜지스터(47, 48)를 구비한다.
nMOS 트래지스터(53)는 차동 증폭기(43, 44)에 의해 공용되는 정전류원을 형성하고 내부 클록 신호 CLKB에 의해 ON/OFF된다.
내부 클록 버스 CLKB가 하이 레벨에 있을 때, nMOS 트랜지스터(42, 53)는 ON이 되고 차동 증폭기(32, 33, 43 및 44)는 활성 상태에 놓이게 된다. 그러나, 내부 클록 버스 CLKB가 로우 레벨에 있을 때, MOS 트랜지스터(42, 53)는 OFF되고 차동 증폭기(32, 33, 43 및 44)는 비활성 상태에 놓이게 된다.
게다가, 데이터 버스 증폭기(9)는 차동 증폭기(43, 44)의 출력 신호를 래치하는 플립플롭(54)을 구비하고, 플립플롭(54)은 NAND 회로(54, 56)를 구비한다. 데이터 버스 증폭기(9)는 플립플롭(54)의 동작을 제어하는 플립플롭 제어 회로(57)를 구비한다. 이 플립플롭 제어 회로(57)는 내부 클록 버스 CLKB에 응답하여 ON/OFF되는 pMOS 트랜지스터(58, 59)를 구비한다. 내부 클록 버스 CLKB가 하이 레벨에 있을 때, pMOS 트래지스터(58, 59)는 OFF가 되고 플립플롭(54)은 차동 증폭기(43, 44)의 출력 신호에 대응하는 출력 신호 D0 및/D0를 출력시킨다. 내부 클록 신호 CLKB가 상기 상태에서 로우 레벨로 될 때 pMOS 트랜지스터(58, 59)는 ON이 되고, 노드(60, 61)는 하이 레벨로 된다. 따라서, 플립플롭(54)은 유지 상태로 되고, 입력 데이터를 유지한다.
제4도는 타이밍 제어 회로(13)의 동작을 나타낸 신호 파형도이며, 외부 클록 신호 CLKA와 내부 클록 신호 CLKB와의 관계를 나타낸 것이다. 특히, 제4도의 일부인 (a)는 최대 동작 주파수와 동일한 주파수의 외부 클록 신호를 나타낸 것이고, (b)는 (a)에 도시된 외부 클록 신호CLKA가 타이밍 제어 회로(13)에 공급될 때 타이밍 제어 회로에 의해 출력된 내부 클록 신호CLKB를 나타낸 것이다. 제4도의 (c)는 최대 동작 주파수의 1/2에 해당하는 주파수의 외부 클록 신호 CLKA를 나타낸 것이고, (d)는 (c)에 도시된 외부 클록 신호 CLKA가 타이밍 제어 회로(13)에 공급될 때 타이밍 제어 회로(13)에 의해 출력된 내부 클록 버스 CLKB를 나타낸 것이다.
제4도의 (a)∼(d)에 도시된 바와 같이, 타이밍 제어 회로(13)는 SDRAM 장치의 외부에서 공급된 외부 클록 버스 CLKA와 동일한 주파수 및 하이레벨 기간을 갖는 내부 클록 버스 CLKB를 외부 클록 신호 CLKA로부터 발생시킨다. 그 다음에, 내부 클록 신호 CLKB는 예컨대 칼럼 디코더(6) 및 데이터 버스 증폭기(9)에 공급된다.
제5도는 제1도에 도시된 SDRAM 장치의 랜던 칼럼 어드레스 모드, 즉 페이지 모드에서 수행되는 판독 동작을 나타낸 신호 파형도이다. 특히, 제5도의 일부인 (a)는 최대 동작 주파수의 1/2에 해당하는 주파수의 외부 클록 신호 CLKA를 나타낸 것이고, (b) 및 (c)는 로우 어드레스 스트로브 신호/PAS 및 칼럼 어드레스 스트로브 신호/CAS를 각각 나타낸 것이다. 제5도의 (d)는 SDRAM 장치에서 래치된 어드레스 신호를 나타낸 것으로, R은 로우 어드레스 신호를, Ca∼Cf는 칼럼 어드레스 신호를 지칭한다. 제5도의 (e)는 타이밍 제어 회로(13)에 의해 출력되는 내부 클록 버스 CLKB를 나타내고, (f)는 칼럼 디코더(6)로부터 칼럼 게이트 블록(7)으로 출력된 칼럼 선택 신호를 나타내며, (g)는 출력 데이터 COUT를 나타낸 것이다.
SDRAM의 페이지 모드에 있어서, 로우 어드레스 스트로브 신호/RAS는 로우 레벨(활성 레벨)로 되고, 로우 어드레스 신호 R은 래치되며, 관련 워드선이 선택된 다음, 칼럼 어드레스 스트로브 신호/CAS는 반복하여 일정 기간을 갖는 로우 레벨(활성 레벨)로 되고, 칼럼 어드레스 신호 Ca∼Cf는 연속하여 래치된다. 그리고 칼럼을 선택하기 위한 칼럼 선택 신호 CLa∼CLf가 연속하여 칼럼 디코더(6)로부터 칼럼 게이트 블록(7)에 출력된다. 따라서 어드레스 신호 [R, Ca]∼[R, Cf]와 관련하여 메모리 셀에 기억된 데이터는 연속하여 데이터 버스 DB 및/DB를 통해 판독되고, 데이터 버스 증폭기(9) 및 데이터 출력 버퍼(10)를 통해 출력 데이터 DOUT로서 외부로 출력된다.
상기 동작에 있어서, 차동 증폭기(32, 33, 43 및 44)는 내부 클록 신호 CLKB가 하이 레벨에 있을 때 활성화되어 전류가 VCC 전원선측으로부터 접지측으로 흐르고 전력이 소모된다. 타이밍 제어 회로(13)는 외부 클록 버스 CLKA와 동일한 주파수 및 하이 레벨 기간을 갖는 내부 클록 버스 CLKB를 데이터 버스 증폭기(9)에 출력하도록 구성된다. 따라서, 외부 클록 버스의 주파수가 SDRAM 장치의 최대 동작 주파수의 1/2일 때, 내부 클록 신호 CLKB의 하이 레벨 기간은 외부 클록 신호 CLKA의 주파수가 최대 동작 주파수와 동일할 때 얻어 지는 기간의 두 배로 증가하므로, 데이터 버스 증폭기(9)의 동작(활성)기간은 연장되고, 증가된 전류가 데이터 버스 증폭기(9)에서 흐른다. 전술한 바와 같이, 증가된 전류는 최대 동작 주파수 보다 낮은 주파수에서 동작할 때 더 보다 긴 동작 기간 동안 SDRAM에서 흐르게 되고 그에 따라 전력의 소모가 증가된다.
제6도는 본 발명의 일 실시예에 따른 SDRAM 장치를 나타낸 것이다. 제6도에 있어서, 전술한 도면에 도시한 것과 동일한 구성 요소에 대해서는 동일 참조부호가 병기된다. 제6도에 도시된 회로는 내부 클록 신호와 동시에 동작하는 구성부가 일정한 동작 기간을 갖고, SDRAM 장치가 최대 동작 주파수 보다 낮은 주파수에서 동작될 때 전력 소모가 감소되도록 외부 클록 신호가 최대 동작 주파수와 동일하거나 이 보다 낮은 지의 여부와는 무관하게 정전류가 흐르도록 구성된다.
제6도에 있어서, 내부 클록 버스 CLKB를 발생시키는 타이밍 제어 회로(62)는 제1도에 도시된 타이밍 제어 회로(13) 대신 사용된다. 타이밍 제어 회로(62)는 타이밍 제어 회로(13)와는 상이한 회로 구성을 갖는다.
제7도는 제6도에 도시된 타이밍 제어 회로(62)의 주요부를 나타낸 회로도이다. 칩(1)의 외부에서 공급된 외부 클록 버스 CLKA는 클록 신호 입력 단자(63)에 인가된다. 또한, 회로(62)는 로우 어드레스 스트로브 신호/RAS가 인가되는 로우 어드레스 스트로브 신호 입력 단자(64) 및 칼럼 어드레스 스트로브 신호/CAS가 인가되는 칼럼 어드레스 스트로브 신호 입력 단자(65)를 갖는다. 또한, 타이밍 제어 회로(62)는 변환기(66∼79), NOR 회로(80), nMOS 트랜지스터(81∼84) 및 pMOS 트랜지스터(85, 86)를 구비한다.
제8도는 제7도에 도시된 타이밍 제어 회로(62)의 주요부의 동작을 나타낸 신호 파형도이다. 제8도의 (a)는 외부 클록 신호 CLKA를 나타낸 것이고, (b)는 칼럼 어드레스 스트로브 신호/CAS를, (c)는 제7도에 도시된 노드(87)의 전위 변화를, (d)는 노드(88)의 전위 변화를 나타낸 것이며, (e)는 제7도에 도시된 노드(89)의 전위 변화를, (f)는 노드(90)의 전위 변화를, (g)는 내부 클록 신호 CLKB를 나타낸 것이다.
제8도에 도시된 회로 구성에 있어서, 칼럼 어드레스 스트로브 신호/CAS의 로우 레벨은 외부 클록 신호 CLKA의 상승 구간과 동시에 검출된다. 내부 클록 신호 CLKB는 예컨대, 최대 동작 주파수의 외부 클록 버스 CLKA의 하이 레벨 기간(폭)과 동일한 일정한 하이 레벨(활성)기간을 갖는다. 외부 클록 CLKA가 최대 동작 주파수 보다 낮은 주파수를 갖는 경우에 있어서, 내부 클록 신호 CLKB의 하이 레벨 기간(주파수)이 외부 클록 버스 CLKA의 상기 주파수에 대응하는 기간 보다 짧을(높을) 때, 본 발명의 실시예는 제1도 내지 제5도에 도시된 구성에 비해 장점을 갖는다. 제8도의 (g)에 도시된 내부 클록 신호 CLKB는 후술된 제10도에 도시된 데이터 버스 증폭기(9)의 nMOS 트랜지스터(42, 53) 및 칼럼 디코더(6)와 같이 제6도에 도시된 SDRAM 장치의 소정의 구성부에 인가된다.
제9도를 참조하면, (a)는 최대 동작 주파수와 동일한 주파수의 외부 클록 신호 CLKA를 나타내고, (b)는 (a)에 도시된 외부 클록 신호 CLKA에 응답하여 타이밍 제어 회로(62)에 의해 발생된 내부 클록 신호 CLKB를 나타낸 것이다. (c)는 최대 동작 주파수의 절반인 외부 클록 신호 CLKA를 나타내며, (d)는 (c)에 도시된 외부 클록 버스 CLKB에 응답하여 타이밍 제어 회로(62)에 의해 발생된 내부 클록 버스 CLKB를 나타낸다. (b)와 (d)에 도시된 내부 클록 버스 CLKB의 주파수 및 하이 레벨 기가는 서로 동일하다.
제10도는 본 발명의 실시예에 따른 타이밍 제어 회로(62)에 접속된 데이터 버스 증폭기(9)의 회로 구성을 나타낸 것이다. 제10도에 있어서, 전술한 도면에 도시된 것과 동일한 구성부에 대해서는 동일 참조 부호가 병기된다.
제11도는 제6도에 도시된 nSDRAM 장치의 랜덤 칼럼 어드레스 모드 즉 페이지 모드에서 수행된 판독 동작을 나타낸 신호 파형도이다. 특히, 제11도의 (a)는 최대 동작 주파수의 1/2에 해당하는 주파수의 외부 클록 신호 CLKA를 나타낸 것이고, (b) 및 (c)는 로우 어드레스 스트로브 신호/RAS 및 칼럼 어드레스 스트로브 신호/CAS를 나타낸 것이며, (d)는 nSDRAM 장치에서 래치된 어드레스 신호를 나타낸 것으로, 여기서 R은 로우 어드레스 신호를, Ca∼Cf는 칼럼 어드레스 신호를 의미한다. 제11도의 (e)는 타이밍 제어 회로(62)에 의해 출력된 내부 클록 신호CLKB를, (f)는 칼럼 디코더(6)로부터 칼럼 게이트 클록(7)에 출력된 칼럼 선택 신호를, (g)는 출력 데이터 DOUT를 나타낸 것이다.
SDRAM 장치의 페이지 모드에 있어서, 로우 어드레스 스트로브 신호/RAS는 로우 레벨(활성 레벨)로 되고 로우 어드레스 신호 R이 래치되며, 관련 워드선이 선택된다. 그 다음, 반복하여 칼럼 어드레스 스트로브 신호/CAS가 일정 기간을 갖는 로우 레벨(활성 레벨)로 되어 칼럼 어드레스 신호 Ca∼Cf는 연속하여 래치되고, 칼럼을 선택하기 위한 칼럼 선택 신호 CLa∼CLf는 칼럼 디코더(6)로부터 칼럼 게이트 블록(7)에 연속하여 출력된다. 따라서, 어드레스 신호 [R, Ca]∼[R, Cf]와 관련 메모리 셀에 저장된 데이터는 데이터 버스 DB 및/DB 상으로 연속하여 판독되고, 데이터 버스 증폭기(9) 및 데이터 출력 버퍼(10)를 통해 출력 데이터 COUT로서 외부에 출력된다.
상기 동작에 있어서, 차동 증폭기(32, 33, 43, 44)는 내부 클록 신호 CLKB가 하이 레벨에 있을 때 활성이 되어 전류는 Vcc 전원선 측으로부터 접지측으로 흐르고 전력이 소모된다.
타이밍 제어 회로(13)는 최대 동작 주파수를 갖는 외부 클록 신호 CLKA와 동일한 주파수 및 하이 레벨 기간을 갖는 내부 클록 신호 CLKB를 데이터 버스증폭기(9)에 출력하도록 구성된다.
따라서, 외부 클록 신호의 주파수가 ADRAM 장치의 최대 동작 주파수의 1/2인 경우에도, 내부 클록 신호 CLKB에 의하여 레벨 기간은 변하지 않는다. 데이터 버스 증폭기(9)의 동작(활성)기간은 일정하게 유지되고, DRAM 장치가 최대 동작 주파수에서 동작할 때 얻어진 것과 동일한 전류의 양이 데이터 버스 증폭기(9)에 흐르며, 전력 소모가 증가하지 않는다.
전술한 바와 같이, 본 발명의 실시예에 따라, DRAM 장치가 최대 동작 주파수 보다 낮은 주파수로 동작되더라도 전류(전력)의 양이 증가하지 않는다.
본 발명은 특정하게 기술된 실시예에 국한되는 것이 아니고, 내부 클록 신호가 외부 클록 신호로부터 발생되고 타이밍 신호로서 소정의 구성부에 공급되는 타이밍 제어 회로가 장착된 다른 반도체 메모리 장치를 포함한다.

Claims (10)

  1. 메모리 셀 어레이와; 상기 메모리 셀 어레이에 어드레스 신호를 공급하는 어드레스 수단과; 상기 메모리 셀 어레이로부터 데이터를 판독하고, 상기 메모리 셀 어레이에 데이터를 기입하는 판독/기입 수단과; 외부 클록 신호로부터 내부 클록 신호를 발생시키는데, 상기 내부 클록 신호는 외부 클록 신호의 주파수와는 무관한 일정 지속 기간의 활성 레벨 구간이 있는 주기를 가지며, 상기 어드레스 수단 및 판독/기입 수단의 소정 구성부에 타이밍 신호로서 출력되는 내부 신호 발생수단을 포함하고, 상기 외부 클록 신호는 제1주파수와, 이 제1주파수 보다 낮은 제2주파수 중 하나를 포함하며, 상기 내부 클록 신호의 활성 레벨 주기는 상기 내부 클록 신호 발생 수단에 인가된 외부 클록 버스가 상기 제2주파수가 있을 때에도 외부 클록 버스의 제1주파수의 활성 레벨 주기에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 내부 클록 신호 발생 수단은 외부 클록 버스에 의해 한정되는 반도체 메모리 장치의 최대 동작 주파수와 동일한 주파수를 갖는 내부 클록 신호를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 내부 클록 버스 발생 수단은 외부 클록 버스에 의해 한정되는 반도체 메모리 장치의 최대 동작 주파수에 가까운 주파수를 갖는 내부 클록 버스를 발생시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 내부 클록 신호의 일정 지속 기간의 활서 레벨 구간을 갖는 주기는 반도체 장치의 최대 동작 주파수를 한정하는 외부 클록 신호의 주기와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 내부 클록 버스의 일정 지속 기간의 활성 레벨 구간을 갖는 주기는 반도체 메모리 장치의 최대 동작 주파수를 한정하는 외부 클록 신호의 주기 보다 긴 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 내부 클록 버스의 주파수는 외부 클록 버스의 주파수 보다 높고, 상기
    외부 클록 버스의 주파수는 반도체 메모리 장치의 최대 동작 주파수 보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 소정 구성부는 이 구성부를 전원 시스템에 접속시키는 스위치를 포함하며, 상기 내부 클록 신호는 상기 스위치에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 메모리 셀 어레이는 커패시터를 각각 구비하는 복수의 메모리 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 소정 구성부는 상기 메모리 셀 어레이에 제공된 비트선에 접속된 데이터 버스에 결합된 데이터 버스 증폭기를 포함하며, 상기 데이터 버스는 외부 접속을 위해 반도체 메모리 장치의 데이터 출력 단자에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 소정 구성부는 상기 메모리 셀 어레이의 칼럼을 선택하는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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