JP3308572B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3308572B2 JP3308572B2 JP29562591A JP29562591A JP3308572B2 JP 3308572 B2 JP3308572 B2 JP 3308572B2 JP 29562591 A JP29562591 A JP 29562591A JP 29562591 A JP29562591 A JP 29562591A JP 3308572 B2 JP3308572 B2 JP 3308572B2
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、外部から供給される電
源電圧を降圧する降圧回路をチップ内部に搭載して構成
される半導体装置に関する。
源電圧を降圧する降圧回路をチップ内部に搭載して構成
される半導体装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置においては、大容
量、高密度化が進み、それに伴って、微細パターン、微
細トランジスタが使用されるようになってきている。し
かし、微細トランジスタ、特に、チャネル長の短いトラ
ンジスタを使用すると、ホットキャリアに対する耐性が
悪化するという問題があり、この対策として、チップ内
部に降圧回路を搭載し、外部から供給される電源電圧を
降圧し、これを一部又は全部の回路で使用するというこ
とが行われている。
量、高密度化が進み、それに伴って、微細パターン、微
細トランジスタが使用されるようになってきている。し
かし、微細トランジスタ、特に、チャネル長の短いトラ
ンジスタを使用すると、ホットキャリアに対する耐性が
悪化するという問題があり、この対策として、チップ内
部に降圧回路を搭載し、外部から供給される電源電圧を
降圧し、これを一部又は全部の回路で使用するというこ
とが行われている。
【０００３】図１０は、この種、降圧回路をチップ内部
に搭載してなる従来のダイナミックＲＡＭ（以下、ＤＲ
ＡＭという）の要部を示すブロック図である。図中、Ａ
０、Ａ１・・・Ａｎは外部から入力されるアドレス信
号、１はアドレスバッファ、２はロウデコーダ、３はセ
ルアレイ部、４はセンスアンプ列、５はコラムデコー
ダ、６はコラムゲート列、７は出力回路、８は入力回
路、９は制御回路、１０は降圧回路である。
に搭載してなる従来のダイナミックＲＡＭ（以下、ＤＲ
ＡＭという）の要部を示すブロック図である。図中、Ａ
０、Ａ１・・・Ａｎは外部から入力されるアドレス信
号、１はアドレスバッファ、２はロウデコーダ、３はセ
ルアレイ部、４はセンスアンプ列、５はコラムデコー
ダ、６はコラムゲート列、７は出力回路、８は入力回
路、９は制御回路、１０は降圧回路である。
【０００４】また、ＲＡＳバーはロウアドレス・ストロ
ーブ信号、ＣＡＳバーはコラムアドレス・ストローブ信
号、ＷＥバーはライトイネーブル信号、Ｄoutは出力デ
ータ、Ｄinは入力データ、ＶＣＣは外部から供給される
高電圧側の電源電圧、例えば、５［Ｖ］、ＶＳＳは外部
から供給される低電圧側の電源電圧、例えば０［Ｖ］、
ＶＩＩは降圧回路１０から出力される降圧電圧である。
ーブ信号、ＣＡＳバーはコラムアドレス・ストローブ信
号、ＷＥバーはライトイネーブル信号、Ｄoutは出力デ
ータ、Ｄinは入力データ、ＶＣＣは外部から供給される
高電圧側の電源電圧、例えば、５［Ｖ］、ＶＳＳは外部
から供給される低電圧側の電源電圧、例えば０［Ｖ］、
ＶＩＩは降圧回路１０から出力される降圧電圧である。
【０００５】このＤＲＡＭにおいては、外部から入力さ
れるアドレスＡ０、Ａ１・・・Ａｎがロウアドレスの場
合、このロウアドレスは、アドレスバッファ１を介して
ロウデコーダ２に供給されてデコードされ、対応するワ
ード線の選択が行われる。この場合、選択されたワード
線上のセルは同時に選択され、セル内の情報がビット線
に出力され、センスアンプ列４の各センスアンプは、こ
れを増幅する。
れるアドレスＡ０、Ａ１・・・Ａｎがロウアドレスの場
合、このロウアドレスは、アドレスバッファ１を介して
ロウデコーダ２に供給されてデコードされ、対応するワ
ード線の選択が行われる。この場合、選択されたワード
線上のセルは同時に選択され、セル内の情報がビット線
に出力され、センスアンプ列４の各センスアンプは、こ
れを増幅する。
【０００６】また、ロウアドレスとは時分割で入力され
るコラムアドレスは、アドレスバッファ１を介してコラ
ムデコーダ５に供給されてデコードされ、アドレスが指
定するセルのデータがコラムゲート列６及び出力回路７
を介して出力される。
るコラムアドレスは、アドレスバッファ１を介してコラ
ムデコーダ５に供給されてデコードされ、アドレスが指
定するセルのデータがコラムゲート列６及び出力回路７
を介して出力される。
【０００７】以上の制御は、ロウアドレス・ストローブ
信号ＲＡＳバー、コラムアドレス・ストローブ信号ＣＡ
Ｓバー、ライトイネーブル信号ＷＥバー等を受ける制御
回路９から出力される各種制御信号φ1・・・φnにより
行われるが、降圧回路１０は、これらとは別にあり、外
部から供給される電源電圧ＶＣＣを受け、これを降圧し
てなる降圧電圧ＶＩＩを降圧電圧被供給回路に供給して
いる。
信号ＲＡＳバー、コラムアドレス・ストローブ信号ＣＡ
Ｓバー、ライトイネーブル信号ＷＥバー等を受ける制御
回路９から出力される各種制御信号φ1・・・φnにより
行われるが、降圧回路１０は、これらとは別にあり、外
部から供給される電源電圧ＶＣＣを受け、これを降圧し
てなる降圧電圧ＶＩＩを降圧電圧被供給回路に供給して
いる。
【０００８】図１１は、このＤＲＡＭにおける降圧回路
１０及び降圧電圧被供給回路の一部を示す回路図であ
り、図中、１１はセンスアンプ駆動回路、１２、１３は
センスアンプ、１４、１５はセル、ＷＬはワード線、Ｂ
Ｌ０、ＢＬ０バー、ＢＬ１、ＢＬ１バーはビット線であ
る。
１０及び降圧電圧被供給回路の一部を示す回路図であ
り、図中、１１はセンスアンプ駆動回路、１２、１３は
センスアンプ、１４、１５はセル、ＷＬはワード線、Ｂ
Ｌ０、ＢＬ０バー、ＢＬ１、ＢＬ１バーはビット線であ
る。
【０００９】ここに、降圧回路１０において、１６は電
源電圧ＶＣＣを供給するＶＣＣ電源線、１７はｎチャネ
ルＭＯＳトランジスタ（以下、ｎＭＯＳという）であ
り、この降圧回路１０は、ｎＭＯＳ１７のドレイン及び
ゲートをＶＣＣ電源線１６に接続し、ｎＭＯＳ１７のソ
ースに電源電圧ＶＣＣをＶＣＣ−Ｖth17（ｎＭＯＳ１７
のスレッショルド電圧）に降圧してなる降圧電圧ＶＩＩ
を得るというものである。なお、１８は降圧電圧供給用
の配線、１９はこの降圧電圧供給用の配線１８の寄生抵
抗である。
源電圧ＶＣＣを供給するＶＣＣ電源線、１７はｎチャネ
ルＭＯＳトランジスタ（以下、ｎＭＯＳという）であ
り、この降圧回路１０は、ｎＭＯＳ１７のドレイン及び
ゲートをＶＣＣ電源線１６に接続し、ｎＭＯＳ１７のソ
ースに電源電圧ＶＣＣをＶＣＣ−Ｖth17（ｎＭＯＳ１７
のスレッショルド電圧）に降圧してなる降圧電圧ＶＩＩ
を得るというものである。なお、１８は降圧電圧供給用
の配線、１９はこの降圧電圧供給用の配線１８の寄生抵
抗である。
【００１０】また、センスアンプ駆動回路１１におい
て、２０はセンスアンプ駆動回路１１内の降圧電圧供給
用の配線、２１はセンスアンプ駆動回路１１を駆動する
センスアンプ駆動回路クロックΦが入力されるセンスア
ンプ駆動回路クロック入力端子、２２はインバータ、２
３はｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと
いう）、２４はｎＭＯＳ、Ｓ１はインバータの出力であ
る。
て、２０はセンスアンプ駆動回路１１内の降圧電圧供給
用の配線、２１はセンスアンプ駆動回路１１を駆動する
センスアンプ駆動回路クロックΦが入力されるセンスア
ンプ駆動回路クロック入力端子、２２はインバータ、２
３はｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと
いう）、２４はｎＭＯＳ、Ｓ１はインバータの出力であ
る。
【００１１】このセンスアンプ駆動回路１１は、センス
アンプ駆動回路クロックΦがＨレベルの場合に、ｐＭＯ
Ｓ２３、ｎＭＯＳ２４をオンとし、ｐＭＯＳ２３のドレ
インに得られる一方のセンスアンプ駆動電圧ＰＳＡ及び
ｎＭＯＳ２４のドレインに得られる他方のセンスアンプ
駆動電圧ＮＳＡをそれぞれセンスアンプ１２、１３に供
給し、センスアンプ１２、１３を駆動するというもので
ある。
アンプ駆動回路クロックΦがＨレベルの場合に、ｐＭＯ
Ｓ２３、ｎＭＯＳ２４をオンとし、ｐＭＯＳ２３のドレ
インに得られる一方のセンスアンプ駆動電圧ＰＳＡ及び
ｎＭＯＳ２４のドレインに得られる他方のセンスアンプ
駆動電圧ＮＳＡをそれぞれセンスアンプ１２、１３に供
給し、センスアンプ１２、１３を駆動するというもので
ある。
【００１２】また、センスアンプ１２、１３は、フリッ
プフロップ型の増幅回路で構成されており、特に、セン
スアンプ１２において、２５、２６はｐＭＯＳ、２７、
２８はｎＭＯＳである。
プフロップ型の増幅回路で構成されており、特に、セン
スアンプ１２において、２５、２６はｐＭＯＳ、２７、
２８はｎＭＯＳである。
【００１３】また、セル１４、１５は、いわゆる１トラ
ンジスタ型のセル構成とされており、特に、セル１４に
おいて、２９は転送ゲートをなすｎＭＯＳ、３０は記憶
素子をなすキャパシタ、ＰＣはセルプレート電圧であ
る。
ンジスタ型のセル構成とされており、特に、セル１４に
おいて、２９は転送ゲートをなすｎＭＯＳ、３０は記憶
素子をなすキャパシタ、ＰＣはセルプレート電圧であ
る。
【００１４】ここに、図１２は、図１１に示す回路の動
作波形図であり、ビット線については、ビット線ＢＬ
０、ＢＬ０バーの部分を代表して示している。そこで、
以下、その範囲で動作を説明する。
作波形図であり、ビット線については、ビット線ＢＬ
０、ＢＬ０バーの部分を代表して示している。そこで、
以下、その範囲で動作を説明する。
【００１５】まず、ワード線ＷＬが選択され、その電圧
レベルがＬレベルからＨレベルに変化すると、ｎＭＯＳ
２９がオンとなり、ビット線ＢＬ０とセル１４の内部ノ
ード３１とが接続される。
レベルがＬレベルからＨレベルに変化すると、ｎＭＯＳ
２９がオンとなり、ビット線ＢＬ０とセル１４の内部ノ
ード３１とが接続される。
【００１６】この結果、キャパシタ３０と、ビット線Ｂ
Ｌ０の寄生容量との比で決定される信号量がビット線Ｂ
Ｌ０に現れる。いま、セル１４の内部ノード３１がＬレ
ベルだとすると、ビット線ＢＬ０は、リセットレベル
（電源電圧ＶＣＣの約１／２）よりも信号量分（約数百
ｍＶ）低下する。
Ｌ０の寄生容量との比で決定される信号量がビット線Ｂ
Ｌ０に現れる。いま、セル１４の内部ノード３１がＬレ
ベルだとすると、ビット線ＢＬ０は、リセットレベル
（電源電圧ＶＣＣの約１／２）よりも信号量分（約数百
ｍＶ）低下する。
【００１７】その後、センスアンプ駆動回路クロックΦ
がＬレベルからＨレベルに反転するが、すると、インバ
ータ２２の出力Ｓ１がＨレベルからＬレベルに反転し、
ｐＭＯＳ２３及びｎＭＯＳ２４が共にオンとされる。
がＬレベルからＨレベルに反転するが、すると、インバ
ータ２２の出力Ｓ１がＨレベルからＬレベルに反転し、
ｐＭＯＳ２３及びｎＭＯＳ２４が共にオンとされる。
【００１８】この結果、ｐＭＯＳ２３のドレインに得ら
れるセンスアンプ駆動電圧ＰＳＡはＶＩＩ電位に上昇
し、ｎＭＯＳ２４のドレインに得られるセンスアンプ駆
動電圧ＮＳＡはＶＳＳ電位に下降する。
れるセンスアンプ駆動電圧ＰＳＡはＶＩＩ電位に上昇
し、ｎＭＯＳ２４のドレインに得られるセンスアンプ駆
動電圧ＮＳＡはＶＳＳ電位に下降する。
【００１９】この例では、セル１４の内部ノード３１
を、例えば、Ｌレベルと仮定したので、ビット線ＢＬ０
の電位は、ビット線ＢＬ０バーの電位よりも信号量分だ
け低い値となる。
を、例えば、Ｌレベルと仮定したので、ビット線ＢＬ０
の電位は、ビット線ＢＬ０バーの電位よりも信号量分だ
け低い値となる。
【００２０】このため、センスアンプ１２においては、
ｐＭＯＳ２６、ｎＭＯＳ２７がオン（ＯＮ）、ｐＭＯＳ
２５、ｎＭＯＳ２８がオフ（ＯＦＦ）となり、ビット線
ＢＬ０は、低電源電圧側のＶＳＳ電位に下降すると共
に、ビット線ＢＬ０バーは、降圧電圧のＶＩＩ電位に上
昇し、センスアンプ１２による増幅が行われる。
ｐＭＯＳ２６、ｎＭＯＳ２７がオン（ＯＮ）、ｐＭＯＳ
２５、ｎＭＯＳ２８がオフ（ＯＦＦ）となり、ビット線
ＢＬ０は、低電源電圧側のＶＳＳ電位に下降すると共
に、ビット線ＢＬ０バーは、降圧電圧のＶＩＩ電位に上
昇し、センスアンプ１２による増幅が行われる。
【００２１】
【発明が解決しようとする課題】このようにして、セン
スアンプ１２において増幅が行われる場合には、降圧電
圧供給用の配線１８、ｐＭＯＳ２３、ｐＭＯＳ２６、ビ
ット線ＢＬ０バーの経路に電流が流れるが、この電流
は、センスアンプの特性上、大きな値となるため、降圧
電圧供給用の配線１８の寄生抵抗１９による電圧降下が
大きくなり、センスアンプ駆動回路１１以外に降圧電圧
ＶＩＩを供給すべき降圧電圧被供給回路が正常に動作し
なくなる場合があり、これが問題となっていた。
スアンプ１２において増幅が行われる場合には、降圧電
圧供給用の配線１８、ｐＭＯＳ２３、ｐＭＯＳ２６、ビ
ット線ＢＬ０バーの経路に電流が流れるが、この電流
は、センスアンプの特性上、大きな値となるため、降圧
電圧供給用の配線１８の寄生抵抗１９による電圧降下が
大きくなり、センスアンプ駆動回路１１以外に降圧電圧
ＶＩＩを供給すべき降圧電圧被供給回路が正常に動作し
なくなる場合があり、これが問題となっていた。
【００２２】かかる問題は、降圧回路をチップ内部に搭
載し、この降圧回路から出力される降圧電圧を降圧電圧
供給用の配線を介して複数の降圧電圧被供給回路に供給
するように構成される半導体装置一般に存在していた。
載し、この降圧回路から出力される降圧電圧を降圧電圧
供給用の配線を介して複数の降圧電圧被供給回路に供給
するように構成される半導体装置一般に存在していた。
【００２３】本発明は、かかる点に鑑み、降圧電圧供給
用の配線の寄生抵抗による電圧降下を低減化し、同一の
降圧電圧供給用の配線を介して降圧電圧を供給される複
数の降圧電圧被供給回路を正常に動作させることができ
るようにした半導体装置を提供することを目的とする。
用の配線の寄生抵抗による電圧降下を低減化し、同一の
降圧電圧供給用の配線を介して降圧電圧を供給される複
数の降圧電圧被供給回路を正常に動作させることができ
るようにした半導体装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明による半導体装置は、外部から供給さ
れる電源電圧ＶＣＣを降圧する降圧回路３３をチップ内
部に搭載し、この降圧回路３３から出力される降圧電圧
ＶＩＩを降圧電圧供給用の配線３４を介して複数の降圧
電圧被供給回路３５1、３５2・・・３５nに供給するよ
うに構成される半導体装置において、チップ内部に形成
された外部電源電圧ＶＣＣ用の配線３６と、複数の降圧
電圧被供給回路３５1、３５2・・・３５nのうち、少な
くとも１個、例えば、降圧電圧被供給回路３５1内の降
圧電圧供給用の配線３７との間にスイッチ回路３８を設
けると共に、降圧電圧被供給回路３５1の動作に同期さ
せてスイッチ回路３８をオンとするスイッチ制御回路３
９とを設けて構成される。
図であり、本発明による半導体装置は、外部から供給さ
れる電源電圧ＶＣＣを降圧する降圧回路３３をチップ内
部に搭載し、この降圧回路３３から出力される降圧電圧
ＶＩＩを降圧電圧供給用の配線３４を介して複数の降圧
電圧被供給回路３５1、３５2・・・３５nに供給するよ
うに構成される半導体装置において、チップ内部に形成
された外部電源電圧ＶＣＣ用の配線３６と、複数の降圧
電圧被供給回路３５1、３５2・・・３５nのうち、少な
くとも１個、例えば、降圧電圧被供給回路３５1内の降
圧電圧供給用の配線３７との間にスイッチ回路３８を設
けると共に、降圧電圧被供給回路３５1の動作に同期さ
せてスイッチ回路３８をオンとするスイッチ制御回路３
９とを設けて構成される。
【００２５】
【作用】かかる本発明においては、降圧電圧被供給回路
３５1が動作する場合、この降圧電圧被供給回路３５1に
は、降圧回路３３のみならず、外部電源電圧ＶＣＣ供給
用の配線３６からも電流が供給されるので、降圧電圧供
給用の配線３４の寄生抵抗による電圧降下を低減化する
ことができる。
３５1が動作する場合、この降圧電圧被供給回路３５1に
は、降圧回路３３のみならず、外部電源電圧ＶＣＣ供給
用の配線３６からも電流が供給されるので、降圧電圧供
給用の配線３４の寄生抵抗による電圧降下を低減化する
ことができる。
【００２６】したがって、例えば、他の降圧電圧被供給
回路３５2・・・３５nが動作中において、降圧電圧被供
給回路３５1に大電流が流れる場合であっても、他の降
圧電圧被供給回路３５2・・・３５nを正常に動作させる
ことができる。
回路３５2・・・３５nが動作中において、降圧電圧被供
給回路３５1に大電流が流れる場合であっても、他の降
圧電圧被供給回路３５2・・・３５nを正常に動作させる
ことができる。
【００２７】
【実施例】以下、図２〜図９を参照して、本発明の第１
実施例〜第３実施例について説明する。なお、これら第
１実施例〜第３実施例は、図１１（図１０）に示す従来
のＤＲＡＭを改良するものである。そこで、これら第１
実施例〜第３実施例の要部を示す図２、図５及び図８に
おいて、図１１に対応する部分には同一符号を付し、そ
の重複説明は省略する。
実施例〜第３実施例について説明する。なお、これら第
１実施例〜第３実施例は、図１１（図１０）に示す従来
のＤＲＡＭを改良するものである。そこで、これら第１
実施例〜第３実施例の要部を示す図２、図５及び図８に
おいて、図１１に対応する部分には同一符号を付し、そ
の重複説明は省略する。
【００２８】第１実施例・・図２、図３、図４ 図２は、本発明の第１実施例の要部を示す回路図であ
る。図中、４０は外部電源電圧ＶＣＣを供給するＶＣＣ
電源線、４１は図１に示すスイッチ回路３８を構成する
ｎＭＯＳ、４２は同じく図１に示すスイッチ制御回路３
９を構成するワンショットパルス発生回路、Ｓ２はこの
ワンショットパルス発生回路４２のワンショットパルス
出力端子４３に出力されるワンショットパルスである。
る。図中、４０は外部電源電圧ＶＣＣを供給するＶＣＣ
電源線、４１は図１に示すスイッチ回路３８を構成する
ｎＭＯＳ、４２は同じく図１に示すスイッチ制御回路３
９を構成するワンショットパルス発生回路、Ｓ２はこの
ワンショットパルス発生回路４２のワンショットパルス
出力端子４３に出力されるワンショットパルスである。
【００２９】ここに、ｎＭＯＳ４１は、そのドレインを
ＶＣＣ電源線４０に接続され、そのソースをセンスアン
プ駆動回路１１内の降圧電圧供給用の配線２０に接続さ
れ、そのゲートをワンショットパルス発生回路４２のワ
ンショットパルス出力端子４３に接続されている。
ＶＣＣ電源線４０に接続され、そのソースをセンスアン
プ駆動回路１１内の降圧電圧供給用の配線２０に接続さ
れ、そのゲートをワンショットパルス発生回路４２のワ
ンショットパルス出力端子４３に接続されている。
【００３０】また、ワンショットパルス発生回路４２
は、例えば、図３にその回路図を示すように構成されて
いる。図中、４４はセンスアンプ駆動回路クロックΦが
入力されるセンスアンプ駆動回路クロック入力端子、４
５〜５２はインバータ、５３はＮＯＲ回路、Ｓ３はイン
バータ４５の出力、Ｓ４はインバータ５２の出力であ
る。
は、例えば、図３にその回路図を示すように構成されて
いる。図中、４４はセンスアンプ駆動回路クロックΦが
入力されるセンスアンプ駆動回路クロック入力端子、４
５〜５２はインバータ、５３はＮＯＲ回路、Ｓ３はイン
バータ４５の出力、Ｓ４はインバータ５２の出力であ
る。
【００３１】図４は、このワンショットパルス発生回路
４２の動作波形図である。ここに、センスアンプ駆動回
路１１が駆動されておらず、センスアンプ駆動回路クロ
ックΦがＬレベルを維持している場合には、インバータ
４５の出力Ｓ３はＨレベル、インバータ５２の出力Ｓ４
はＬレベルとなっており、この結果、ＮＯＲ回路５３の
出力はＬレベルとなっている。
４２の動作波形図である。ここに、センスアンプ駆動回
路１１が駆動されておらず、センスアンプ駆動回路クロ
ックΦがＬレベルを維持している場合には、インバータ
４５の出力Ｓ３はＨレベル、インバータ５２の出力Ｓ４
はＬレベルとなっており、この結果、ＮＯＲ回路５３の
出力はＬレベルとなっている。
【００３２】その後、センスアンプ駆動回路１１を駆動
するために、センスアンプ駆動回路クロックΦがＬレベ
ルからＨレベルに反転されると、インバータ４５の出力
Ｓ３はＬレベルに反転する。この時、インバータ４６〜
５２の遅延時間のために、インバータ５２の出力Ｓ４は
Ｈレベルに反転せず、Ｌレベルを維持するので、ＮＯＲ
回路５３の出力はＨレベルに反転する。
するために、センスアンプ駆動回路クロックΦがＬレベ
ルからＨレベルに反転されると、インバータ４５の出力
Ｓ３はＬレベルに反転する。この時、インバータ４６〜
５２の遅延時間のために、インバータ５２の出力Ｓ４は
Ｈレベルに反転せず、Ｌレベルを維持するので、ＮＯＲ
回路５３の出力はＨレベルに反転する。
【００３３】その後、インバータ４６〜５２の合計遅延
時間が経過すると、インバータ５２の出力Ｓ４がＨレベ
ルに反転する。この時、インバータ４５の出力Ｓ３はＬ
レベルにあるので、ＮＯＲ回路５３の出力はＬレベルに
反転する。このようにして、ワンショットパルスＳ２が
形成される。
時間が経過すると、インバータ５２の出力Ｓ４がＨレベ
ルに反転する。この時、インバータ４５の出力Ｓ３はＬ
レベルにあるので、ＮＯＲ回路５３の出力はＬレベルに
反転する。このようにして、ワンショットパルスＳ２が
形成される。
【００３４】したがって、この第１実施例においては、
センスアンプ駆動回路１１を駆動するため、センスアン
プ駆動回路クロックΦがＬレベルからＨレベルに反転さ
れ、ｐＭＯＳ２３及びｎＭＯＳ２４がオンとされて、セ
ンスアンプ１２、１３に電流が流れる場合、ｎＭＯＳ４
１は、ワンショットパルス発生回路４２から出力される
正のワンショットパルスＳ２によってオンとされる。
センスアンプ駆動回路１１を駆動するため、センスアン
プ駆動回路クロックΦがＬレベルからＨレベルに反転さ
れ、ｐＭＯＳ２３及びｎＭＯＳ２４がオンとされて、セ
ンスアンプ１２、１３に電流が流れる場合、ｎＭＯＳ４
１は、ワンショットパルス発生回路４２から出力される
正のワンショットパルスＳ２によってオンとされる。
【００３５】この結果、センスアンプ駆動回路１１に
は、降圧回路１０のみならず、ＶＣＣ電源線４０からも
電流が供給され、降圧電圧供給用の配線１８の寄生抵抗
１９による電圧降下は大きくならない。したがって、降
圧電圧供給用の配線１８を介して降圧電圧ＶＩＩを供給
される他の降圧電圧被供給回路を正常に動作させること
ができる。
は、降圧回路１０のみならず、ＶＣＣ電源線４０からも
電流が供給され、降圧電圧供給用の配線１８の寄生抵抗
１９による電圧降下は大きくならない。したがって、降
圧電圧供給用の配線１８を介して降圧電圧ＶＩＩを供給
される他の降圧電圧被供給回路を正常に動作させること
ができる。
【００３６】なお、センスアンプ駆動回路１１のｐＭＯ
Ｓ２３に流れる電流の値とｎＭＯＳ４１に流れる電流の
値を同じにする場合には、センスアンプ駆動回路１１が
動作することによっては、降圧電圧供給用の配線１８に
は電圧降下が生じないようにすることができる。
Ｓ２３に流れる電流の値とｎＭＯＳ４１に流れる電流の
値を同じにする場合には、センスアンプ駆動回路１１が
動作することによっては、降圧電圧供給用の配線１８に
は電圧降下が生じないようにすることができる。
【００３７】第２実施例・・図５、図６、図７ 図５は、本発明の第２実施例の要部を示す回路図であ
る。図中、５４は外部電源電圧ＶＣＣを供給するＶＣＣ
電源線、５５は図１に示すスイッチ回路３８を構成する
ｐＭＯＳ、５６は同じく図１に示すスイッチ制御回路３
９を構成するワンショットパルス発生回路、Ｓ５はこの
ワンショットパルス発生回路５６のワンショットパルス
出力端子５７に出力されるワンショットパルスである。
る。図中、５４は外部電源電圧ＶＣＣを供給するＶＣＣ
電源線、５５は図１に示すスイッチ回路３８を構成する
ｐＭＯＳ、５６は同じく図１に示すスイッチ制御回路３
９を構成するワンショットパルス発生回路、Ｓ５はこの
ワンショットパルス発生回路５６のワンショットパルス
出力端子５７に出力されるワンショットパルスである。
【００３８】ここに、ｐＭＯＳ５５は、そのソースをＶ
ＣＣ電源線５４に接続され、そのドレインをセンスアン
プ駆動回路１１内の降圧電圧供給用の配線２０に接続さ
れ、そのゲートをワンショットパルス発生回路５６のワ
ンショットパルス出力端子５７に接続されている。
ＣＣ電源線５４に接続され、そのドレインをセンスアン
プ駆動回路１１内の降圧電圧供給用の配線２０に接続さ
れ、そのゲートをワンショットパルス発生回路５６のワ
ンショットパルス出力端子５７に接続されている。
【００３９】また、ワンショットパルス発生回路５６
は、例えば、図６にその回路図を示すように構成されて
いる。図中、５８はセンスアンプ駆動回路クロックΦが
入力されるセンスアンプ駆動回路クロック入力端子、５
９〜６５はインバータ、６６はＮＡＮＤ回路、Ｓ６はイ
ンバータ６５の出力である。
は、例えば、図６にその回路図を示すように構成されて
いる。図中、５８はセンスアンプ駆動回路クロックΦが
入力されるセンスアンプ駆動回路クロック入力端子、５
９〜６５はインバータ、６６はＮＡＮＤ回路、Ｓ６はイ
ンバータ６５の出力である。
【００４０】図７は、このワンショットパルス発生回路
５６の動作波形図である。ここに、センスアンプ駆動回
路１１が駆動されておらず、センスアンプ駆動回路クロ
ックΦがＬレベルを維持している場合には、インバータ
６５の出力Ｓ６はＨレベルとなっており、この結果、Ｎ
ＡＮＤ回路６６の出力はＨレベルとなっている。
５６の動作波形図である。ここに、センスアンプ駆動回
路１１が駆動されておらず、センスアンプ駆動回路クロ
ックΦがＬレベルを維持している場合には、インバータ
６５の出力Ｓ６はＨレベルとなっており、この結果、Ｎ
ＡＮＤ回路６６の出力はＨレベルとなっている。
【００４１】その後、センスアンプ駆動回路１１を駆動
するために、センスアンプ駆動回路クロックΦがＬレベ
ルからＨレベルに反転されると、この時点では、インバ
ータ５９〜６５の遅延時間のために、インバータ６５の
出力Ｓ６はＬレベルに反転せず、Ｈレベルを維持するの
で、ＮＡＮＤ回路６６の出力はＬレベルに反転する。
するために、センスアンプ駆動回路クロックΦがＬレベ
ルからＨレベルに反転されると、この時点では、インバ
ータ５９〜６５の遅延時間のために、インバータ６５の
出力Ｓ６はＬレベルに反転せず、Ｈレベルを維持するの
で、ＮＡＮＤ回路６６の出力はＬレベルに反転する。
【００４２】その後、インバータ５９〜６５の合計遅延
時間が経過すると、インバータ６５の出力Ｓ６がＨレベ
ルに反転する。この時、センスアンプ駆動回路クロック
ΦはＨレベルにあるので、ＮＡＮＤ回路６６の出力はＬ
レベルに反転する。このようにして、ワンショットパル
スＳ５が形成される。
時間が経過すると、インバータ６５の出力Ｓ６がＨレベ
ルに反転する。この時、センスアンプ駆動回路クロック
ΦはＨレベルにあるので、ＮＡＮＤ回路６６の出力はＬ
レベルに反転する。このようにして、ワンショットパル
スＳ５が形成される。
【００４３】したがって、この第２実施例においては、
センスアンプ駆動回路１１を駆動するため、センスアン
プ駆動回路クロックΦがＬレベルからＨレベルに反転さ
れ、ｐＭＯＳ２３及びｎＭＯＳ２４がオンとされて、セ
ンスアンプ１２、１３に電流が流れる場合、ｐＭＯＳ５
５は、ワンショットパルス発生回路５６から出力される
負のワンショットパルスＳ５によってオンとされる。
センスアンプ駆動回路１１を駆動するため、センスアン
プ駆動回路クロックΦがＬレベルからＨレベルに反転さ
れ、ｐＭＯＳ２３及びｎＭＯＳ２４がオンとされて、セ
ンスアンプ１２、１３に電流が流れる場合、ｐＭＯＳ５
５は、ワンショットパルス発生回路５６から出力される
負のワンショットパルスＳ５によってオンとされる。
【００４４】この結果、センスアンプ駆動回路１１に
は、降圧回路１０のみならず、ＶＣＣ電源線５４からも
電流が供給され、降圧電圧供給用の配線１８の寄生抵抗
１９による電圧降下は大きくならない。したがって、降
圧電圧供給用の配線１８を介して降圧電圧ＶＩＩを供給
される他の降圧電圧被供給回路を正常に動作させること
ができる。
は、降圧回路１０のみならず、ＶＣＣ電源線５４からも
電流が供給され、降圧電圧供給用の配線１８の寄生抵抗
１９による電圧降下は大きくならない。したがって、降
圧電圧供給用の配線１８を介して降圧電圧ＶＩＩを供給
される他の降圧電圧被供給回路を正常に動作させること
ができる。
【００４５】なお、センスアンプ駆動回路１１のｐＭＯ
Ｓ２３に流れる電流の値とｐＭＯＳ５５に流れる電流の
値を同じにする場合には、センスアンプ駆動回路１１が
動作することによっては、降圧電圧供給用の配線１８に
は電圧降下が生じないようにすることができる。
Ｓ２３に流れる電流の値とｐＭＯＳ５５に流れる電流の
値を同じにする場合には、センスアンプ駆動回路１１が
動作することによっては、降圧電圧供給用の配線１８に
は電圧降下が生じないようにすることができる。
【００４６】第３実施例・・図８、図９ 図８は、本発明の第３実施例の要部を示す回路図であ
る。図中、６７は外部電源電圧ＶＣＣを供給するＶＣＣ
電源線、６８は図１に示すスイッチ回路３８を構成する
ｐＭＯＳ、６９は抵抗、７０は抵抗６９の一端７１及び
他端７２の差電圧を検出する差電圧検出回路であり、図
１に示すスイッチ制御回路３９を構成するものである。
る。図中、６７は外部電源電圧ＶＣＣを供給するＶＣＣ
電源線、６８は図１に示すスイッチ回路３８を構成する
ｐＭＯＳ、６９は抵抗、７０は抵抗６９の一端７１及び
他端７２の差電圧を検出する差電圧検出回路であり、図
１に示すスイッチ制御回路３９を構成するものである。
【００４７】ここに、この第３実施例では、センスアン
プ駆動回路１１内の降圧電圧供給用の配線２０は抵抗６
９を介してｐＭＯＳ２３のソースに接続されている。ま
た、ｐＭＯＳ６８は、そのドレインをＶＣＣ電源線６７
に接続され、そのソースを抵抗６９の一端７１に接続さ
れ、そのゲートを差電圧検出回路７０の出力端子７３に
接続されている。
プ駆動回路１１内の降圧電圧供給用の配線２０は抵抗６
９を介してｐＭＯＳ２３のソースに接続されている。ま
た、ｐＭＯＳ６８は、そのドレインをＶＣＣ電源線６７
に接続され、そのソースを抵抗６９の一端７１に接続さ
れ、そのゲートを差電圧検出回路７０の出力端子７３に
接続されている。
【００４８】また、差電圧検出回路７０は、例えば、図
９にその回路図を示すように構成されている。図中、７
４、７５は電源電圧ＶＣＣを供給するＶＣＣ電源線、７
６、７７はｐＭＯＳ、７８、７９はｎＭＯＳである。
９にその回路図を示すように構成されている。図中、７
４、７５は電源電圧ＶＣＣを供給するＶＣＣ電源線、７
６、７７はｐＭＯＳ、７８、７９はｎＭＯＳである。
【００４９】ここに、ｐＭＯＳ７６は、そのソースをＶ
ＣＣ電源線７４に接続され、そのゲートをｐＭＯＳ７７
のゲート及びドレインに接続され、そのドレインを出力
端子７３及びｎＭＯＳ７８のドレインに接続されてい
る。
ＣＣ電源線７４に接続され、そのゲートをｐＭＯＳ７７
のゲート及びドレインに接続され、そのドレインを出力
端子７３及びｎＭＯＳ７８のドレインに接続されてい
る。
【００５０】また、ｐＭＯＳ７７は、そのソースをＶＣ
Ｃ電源線７５に接続され、そのドレインをｎＭＯＳ７９
のドレインに接続されている。また、ｎＭＯＳ７８は、
そのゲートを抵抗６９の一端７１に接続され、そのソー
スを接地されている。また、ｎＭＯＳ７９は、そのゲー
トを抵抗６９の他端７２に接続され、そのソースを接地
されている。
Ｃ電源線７５に接続され、そのドレインをｎＭＯＳ７９
のドレインに接続されている。また、ｎＭＯＳ７８は、
そのゲートを抵抗６９の一端７１に接続され、そのソー
スを接地されている。また、ｎＭＯＳ７９は、そのゲー
トを抵抗６９の他端７２に接続され、そのソースを接地
されている。
【００５１】また、この差電圧検出回路７０では、抵抗
６９に電圧降下がない場合、即ち、抵抗６９の一端７１
の電圧Ｖ７１と、抵抗６９の他端７２の電圧Ｖ７２とが
等しい場合、ｐＭＯＳ６８がオフとなるように、各回路
定数が設定され、センスアンプ駆動回路１１が駆動され
ない場合には、ｐＭＯＳ６８を介して電流が流れないよ
うにされている。
６９に電圧降下がない場合、即ち、抵抗６９の一端７１
の電圧Ｖ７１と、抵抗６９の他端７２の電圧Ｖ７２とが
等しい場合、ｐＭＯＳ６８がオフとなるように、各回路
定数が設定され、センスアンプ駆動回路１１が駆動され
ない場合には、ｐＭＯＳ６８を介して電流が流れないよ
うにされている。
【００５２】このように構成された第３実施例において
は、センスアンプ駆動回路１１を駆動するために、セン
スアンプ駆動回路クロックΦがＬレベルからＨレベルに
反転されると、ｐＭＯＳ２３及びｎＭＯＳ２４がオンと
されて、センスアンプ１２、１３に電流が流れ、電圧Ｖ
７１＞電圧Ｖ７２となる。
は、センスアンプ駆動回路１１を駆動するために、セン
スアンプ駆動回路クロックΦがＬレベルからＨレベルに
反転されると、ｐＭＯＳ２３及びｎＭＯＳ２４がオンと
されて、センスアンプ１２、１３に電流が流れ、電圧Ｖ
７１＞電圧Ｖ７２となる。
【００５３】この結果、ｎＭＯＳ７８に流れる電流ｉ７
８は、ｎＭＯＳ７９に流れる電流ｉ７９よりも大きくな
り、ノード８０の電圧Ｖ８０と、ノード８１の電圧Ｖ８
１とは、電圧Ｖ８０＜電圧Ｖ８１となって、電圧Ｖ８０
は低下する。
８は、ｎＭＯＳ７９に流れる電流ｉ７９よりも大きくな
り、ノード８０の電圧Ｖ８０と、ノード８１の電圧Ｖ８
１とは、電圧Ｖ８０＜電圧Ｖ８１となって、電圧Ｖ８０
は低下する。
【００５４】この電圧Ｖ８０の低下量は、抵抗６９での
電圧降下、即ち、電圧Ｖ７１と電圧Ｖ７２との差電圧が
大きければ大きいほど、大きくなる。換言すれば、抵抗
６９に流れる電流が大きければ大きいほど、ｎＭＯＳ７
８のオンの度合が深くなり、電圧Ｖ８０は低下して、ｐ
ＭＯＳ６８のオンの度合も大きくなり、ＶＣＣ電源線６
７を介して供給される電流が増える。
電圧降下、即ち、電圧Ｖ７１と電圧Ｖ７２との差電圧が
大きければ大きいほど、大きくなる。換言すれば、抵抗
６９に流れる電流が大きければ大きいほど、ｎＭＯＳ７
８のオンの度合が深くなり、電圧Ｖ８０は低下して、ｐ
ＭＯＳ６８のオンの度合も大きくなり、ＶＣＣ電源線６
７を介して供給される電流が増える。
【００５５】したがって、この第３実施例によれば、セ
ンスアンプ駆動回路１１を駆動するために、センスアン
プ駆動回路クロックΦがＬレベルからＨレベルに反転さ
れ、ｐＭＯＳ２３及びｎＭＯＳ２４がオンとされて、セ
ンスアンプ１２、１３に電流が流れる場合、差電圧検出
回路７０の出力端子７３から出力されるノード８０の電
圧Ｖ８０によって、ｐＭＯＳ６８がオンとされる。
ンスアンプ駆動回路１１を駆動するために、センスアン
プ駆動回路クロックΦがＬレベルからＨレベルに反転さ
れ、ｐＭＯＳ２３及びｎＭＯＳ２４がオンとされて、セ
ンスアンプ１２、１３に電流が流れる場合、差電圧検出
回路７０の出力端子７３から出力されるノード８０の電
圧Ｖ８０によって、ｐＭＯＳ６８がオンとされる。
【００５６】この結果、センスアンプ駆動回路１１に
は、降圧回路１０のみならず、ＶＣＣ電源線６７からも
電流が供給されるので、降圧電圧供給用の配線１８の寄
生抵抗１９による電圧降下は大きくならない。したがっ
て、降圧電圧供給用の配線１８を介して降圧電圧ＶＩＩ
を供給される他の降圧電圧被供給回路を正常に動作させ
ることができる。
は、降圧回路１０のみならず、ＶＣＣ電源線６７からも
電流が供給されるので、降圧電圧供給用の配線１８の寄
生抵抗１９による電圧降下は大きくならない。したがっ
て、降圧電圧供給用の配線１８を介して降圧電圧ＶＩＩ
を供給される他の降圧電圧被供給回路を正常に動作させ
ることができる。
【００５７】しかも、この第３実施例によれば、センス
アンプ駆動回路１１に流れる電流が大きければ大きいほ
ど、ＶＣＣ電源線６７からセンスアンプ駆動回路１１に
供給される電流は大きくなるので、センスアンプ駆動回
路１１によっては、降圧電圧供給用の配線１８の寄生抵
抗１９による電圧降下に変動が生じないようにすること
ができる。
アンプ駆動回路１１に流れる電流が大きければ大きいほ
ど、ＶＣＣ電源線６７からセンスアンプ駆動回路１１に
供給される電流は大きくなるので、センスアンプ駆動回
路１１によっては、降圧電圧供給用の配線１８の寄生抵
抗１９による電圧降下に変動が生じないようにすること
ができる。
【００５８】
【発明の効果】本発明によれば、少なくとも、スイッチ
回路が接続された降圧電圧被供給回路の動作によって
は、降圧電圧供給用の配線の寄生抵抗に大きな電圧降下
が生じないようにし、同一の降圧電圧供給用の配線を介
して降圧電圧を供給される複数の降圧電圧被供給回路を
正常に動作させることができる。
回路が接続された降圧電圧被供給回路の動作によって
は、降圧電圧供給用の配線の寄生抵抗に大きな電圧降下
が生じないようにし、同一の降圧電圧供給用の配線を介
して降圧電圧を供給される複数の降圧電圧被供給回路を
正常に動作させることができる。
【図１】本発明の原理説明図である。
【図２】本発明の第１実施例の要部を示す回路図であ
る。
る。
【図３】本発明の第１実施例を構成するワンショットパ
ルス発生回路の回路図である。
ルス発生回路の回路図である。
【図４】図３に示すワンショットパルス発生回路の動作
波形図である。
波形図である。
【図５】本発明の第２実施例の要部を示す回路図であ
る。
る。
【図６】本発明の第２実施例を構成するワンショットパ
ルス発生回路の回路図である。
ルス発生回路の回路図である。
【図７】図６に示すワンショットパルス発生回路の動作
波形図である。
波形図である。
【図８】本発明の第３実施例の要部を示す回路図であ
る。
る。
【図９】本発明の第３実施例を構成する差電圧検出回路
の回路図である。
の回路図である。
【図１０】従来のＤＲＡＭの要部を示すブロック図であ
る。
る。
【図１１】図１０に示す従来のＤＲＡＭにおける降圧回
路及び降圧電圧被供給回路の一部を示す回路図である。
路及び降圧電圧被供給回路の一部を示す回路図である。
【図１２】図１１に示す回路の動作波形図である。
３３ 降圧回路 ３４ 降圧電圧供給用の配線 ３５1、３５2、３５n 降圧電圧被供給回路 ３６ 外部電源電圧供給用の配線 ３７ 降圧電圧被供給回路内の降圧電圧用の配線 ３８ スイッチ回路 ３９ スイッチ制御回路
Claims (8)
- 【請求項１】内部電源電圧線と、 センスアンプ回路と、 前記内部電源電圧線と前記センスアンプ回路の間に設け
られ、制御信号に応答して前記内部電源電圧線を前記セ
ンスアンプ回路に結合し該センスアンプ回路を活性化す
るためのセンスアンプ駆動回路と、 外部電源と前記センスアンプ駆動回路の間に設けられ、
前記センスアンプ回路が活性化された時、前記内部電源
電圧線による内部電源電圧に加えて外部電源電圧を前記
センスアンプ駆動回路に一時的に供給する電源回路と、 前記内部電源電圧線に接続された、前記センスアンプ回
路以外の内部電源電圧被供給回路 を有することを特徴と
する半導体装置。 - 【請求項２】前記センスアンプ回路は所定の期間活性化
され、前記電源回路は該所定の期間のうちの初期の期間
に前記外部電源電圧を前記センスアンプ駆動回路に結合
するように構成したことを特徴とする請求項１記載の半
導体装置。 - 【請求項３】前記電源回路は、前記制御信号に応答して
パルスを生成するパルス発生回路を含み、該電源回路は
前記パルスに応答して動作するように構成したことを特
徴とする請求項１記載の半導体装置。 - 【請求項４】複数のメモリセルと、該メモリセルに接続
された複数のビット線をさらに有し、 前記センスアンプ回路は、該複数のビット線と結合して
いることを特徴とする請求項１記載の半導体装置。 - 【請求項５】複数のメモリセルと、該メモリセルに接続された 複数のビット線と、 前記ビット線にそれぞれ接続され、制御信号に応答して
選択的に活性化される複数のセンスアンプ回路と、 前記センスアンプ回路に接続され、電源電圧を供給する
電源線と、 前記電源線に接続され、所定値以上の電流が検出された
時、検出信号を生成する電流検出回路と、 前記電源線に第１の電圧を供給する第１の電源回路と、 前記検出信号に応答して、前記電源線に前記第１の電圧
に加えて前記第１の電圧よりも高い第２の電圧を供給す
る第２の電源回路と、 前記電源線に接続された、前記センスアンプ回路以外の
電源電圧被供給回路 を有することを特徴とする半導体装
置。 - 【請求項６】複数のメモリセルと、該メモリセルに接続された 複数のビット線と、 前記ビット線にそれぞれ接続され、制御信号に応答して
選択的に活性化される複数のセンスアンプ回路と、 前記センスアンプ回路に接続され、動作電流を供給する
電源線と、 前記電源線に接続され、所定値以上の電流が検出された
時、検出信号を生成する電流検出回路と、 外部電源電圧よりも低い第１の電圧を生成し、前記電源
線に第１の電流を供給する第１の電源回路と、 前記検出信号に応答して、前記外部電源電圧を前記電源
線に結合させ、前記電源線に第２の電流を供給する第２
の電源回路と、 前記電源線に接続された、前記センスアンプ回路以外の
動作電流被供給回路 を有することを特徴とする半導体装
置。 - 【請求項７】制御信号に応答して電源電圧を受け、活性
化されるセンスアンプ回路と、 前記電源電圧として、外部電源電圧より低い第１の電圧
を電源線を介して前記センスアンプ回路に供給する第１
の電源回路と、 前記センスアンプ回路が活性化された時、前記電源電圧
として、前記第１の電源回路からの前記第１の電圧に加
え、前記外部電源電圧を前記センスアンプ回路に一時的
に結合する第２の電源回路と、 前記電源線に接続された、前記センスアンプ回路以外の
電源電圧被供給回路 を有することを特徴とする半導体装
置。 - 【請求項８】複数のメモリセルと、該メモリセルに接続された 複数のビット線をさらに有
し、 前記センスアンプ回路は前記複数のビット線と結合して
いることを特徴とする請求項７記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29562591A JP3308572B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
| US07/973,375 US5376837A (en) | 1991-11-12 | 1992-11-10 | Semiconductor integrated circuit device having built-in voltage drop circuit |
| US08/771,253 USRE36159E (en) | 1991-11-12 | 1996-12-20 | Semiconductor integrated circuit device having built-in voltage drop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29562591A JP3308572B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05135579A JPH05135579A (ja) | 1993-06-01 |
| JP3308572B2 true JP3308572B2 (ja) | 2002-07-29 |
Family
ID=17823061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29562591A Expired - Lifetime JP3308572B2 (ja) | 1991-11-12 | 1991-11-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5376837A (ja) |
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| US5764580A (en) * | 1995-08-18 | 1998-06-09 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US5831910A (en) * | 1995-08-18 | 1998-11-03 | Hitachi, Ltd. | Semiconductor integrated circuit utilizing overdriven differential amplifiers |
| US6130563A (en) * | 1997-09-10 | 2000-10-10 | Integrated Device Technology, Inc. | Output driver circuit for high speed digital signal transmission |
| JPH11144465A (ja) * | 1997-11-10 | 1999-05-28 | Texas Instr Japan Ltd | 半導体記憶装置 |
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| DE602004016051D1 (de) * | 2004-01-19 | 2008-10-02 | Nxp Bv | Mos-schaltnetzwerk |
| JP4580202B2 (ja) * | 2004-09-03 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の電圧供給回路 |
| US7408830B2 (en) * | 2006-11-07 | 2008-08-05 | Taiwan Semiconductor Manufacturing Co. | Dynamic power supplies for semiconductor devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5223751A (en) * | 1991-10-29 | 1993-06-29 | Vlsi Technology, Inc. | Logic level shifter for 3 volt cmos to 5 volt cmos or ttl |
| US5394028A (en) * | 1992-06-26 | 1995-02-28 | Motorola, Inc. | Apparatus for transitioning between power supply levels |
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- 1996-12-20 US US08/771,253 patent/USRE36159E/en not_active Expired - Lifetime
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|---|---|
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| JPH05135579A (ja) | 1993-06-01 |
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