JP3308572B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
源電圧を降圧する降圧回路をチップ内部に搭載して構成
される半導体装置に関する。
量、高密度化が進み、それに伴って、微細パターン、微
細トランジスタが使用されるようになってきている。し
かし、微細トランジスタ、特に、チャネル長の短いトラ
ンジスタを使用すると、ホットキャリアに対する耐性が
悪化するという問題があり、この対策として、チップ内
部に降圧回路を搭載し、外部から供給される電源電圧を
降圧し、これを一部又は全部の回路で使用するというこ
とが行われている。
に搭載してなる従来のダイナミックRAM(以下、DR
AMという)の要部を示すブロック図である。図中、A
0、A1・・・Anは外部から入力されるアドレス信
号、1はアドレスバッファ、2はロウデコーダ、3はセ
ルアレイ部、4はセンスアンプ列、5はコラムデコー
ダ、6はコラムゲート列、7は出力回路、8は入力回
路、9は制御回路、10は降圧回路である。
ーブ信号、CASバーはコラムアドレス・ストローブ信
号、WEバーはライトイネーブル信号、Doutは出力デ
ータ、Dinは入力データ、VCCは外部から供給される
高電圧側の電源電圧、例えば、5[V]、VSSは外部
から供給される低電圧側の電源電圧、例えば0[V]、
VIIは降圧回路10から出力される降圧電圧である。
れるアドレスA0、A1・・・Anがロウアドレスの場
合、このロウアドレスは、アドレスバッファ1を介して
ロウデコーダ2に供給されてデコードされ、対応するワ
ード線の選択が行われる。この場合、選択されたワード
線上のセルは同時に選択され、セル内の情報がビット線
に出力され、センスアンプ列4の各センスアンプは、こ
れを増幅する。
るコラムアドレスは、アドレスバッファ1を介してコラ
ムデコーダ5に供給されてデコードされ、アドレスが指
定するセルのデータがコラムゲート列6及び出力回路7
を介して出力される。
信号RASバー、コラムアドレス・ストローブ信号CA
Sバー、ライトイネーブル信号WEバー等を受ける制御
回路9から出力される各種制御信号φ1・・・φnにより
行われるが、降圧回路10は、これらとは別にあり、外
部から供給される電源電圧VCCを受け、これを降圧し
てなる降圧電圧VIIを降圧電圧被供給回路に供給して
いる。
10及び降圧電圧被供給回路の一部を示す回路図であ
り、図中、11はセンスアンプ駆動回路、12、13は
センスアンプ、14、15はセル、WLはワード線、B
L0、BL0バー、BL1、BL1バーはビット線であ
る。
源電圧VCCを供給するVCC電源線、17はnチャネ
ルMOSトランジスタ(以下、nMOSという)であ
り、この降圧回路10は、nMOS17のドレイン及び
ゲートをVCC電源線16に接続し、nMOS17のソ
ースに電源電圧VCCをVCC−Vth17(nMOS17
のスレッショルド電圧)に降圧してなる降圧電圧VII
を得るというものである。なお、18は降圧電圧供給用
の配線、19はこの降圧電圧供給用の配線18の寄生抵
抗である。
て、20はセンスアンプ駆動回路11内の降圧電圧供給
用の配線、21はセンスアンプ駆動回路11を駆動する
センスアンプ駆動回路クロックΦが入力されるセンスア
ンプ駆動回路クロック入力端子、22はインバータ、2
3はpチャネルMOSトランジスタ(以下、pMOSと
いう)、24はnMOS、S1はインバータの出力であ
る。
アンプ駆動回路クロックΦがHレベルの場合に、pMO
S23、nMOS24をオンとし、pMOS23のドレ
インに得られる一方のセンスアンプ駆動電圧PSA及び
nMOS24のドレインに得られる他方のセンスアンプ
駆動電圧NSAをそれぞれセンスアンプ12、13に供
給し、センスアンプ12、13を駆動するというもので
ある。
プフロップ型の増幅回路で構成されており、特に、セン
スアンプ12において、25、26はpMOS、27、
28はnMOSである。
ンジスタ型のセル構成とされており、特に、セル14に
おいて、29は転送ゲートをなすnMOS、30は記憶
素子をなすキャパシタ、PCはセルプレート電圧であ
る。
作波形図であり、ビット線については、ビット線BL
0、BL0バーの部分を代表して示している。そこで、
以下、その範囲で動作を説明する。
レベルがLレベルからHレベルに変化すると、nMOS
29がオンとなり、ビット線BL0とセル14の内部ノ
ード31とが接続される。
L0の寄生容量との比で決定される信号量がビット線B
L0に現れる。いま、セル14の内部ノード31がLレ
ベルだとすると、ビット線BL0は、リセットレベル
(電源電圧VCCの約1/2)よりも信号量分(約数百
mV)低下する。
がLレベルからHレベルに反転するが、すると、インバ
ータ22の出力S1がHレベルからLレベルに反転し、
pMOS23及びnMOS24が共にオンとされる。
れるセンスアンプ駆動電圧PSAはVII電位に上昇
し、nMOS24のドレインに得られるセンスアンプ駆
動電圧NSAはVSS電位に下降する。
を、例えば、Lレベルと仮定したので、ビット線BL0
の電位は、ビット線BL0バーの電位よりも信号量分だ
け低い値となる。
pMOS26、nMOS27がオン(ON)、pMOS
25、nMOS28がオフ(OFF)となり、ビット線
BL0は、低電源電圧側のVSS電位に下降すると共
に、ビット線BL0バーは、降圧電圧のVII電位に上
昇し、センスアンプ12による増幅が行われる。
スアンプ12において増幅が行われる場合には、降圧電
圧供給用の配線18、pMOS23、pMOS26、ビ
ット線BL0バーの経路に電流が流れるが、この電流
は、センスアンプの特性上、大きな値となるため、降圧
電圧供給用の配線18の寄生抵抗19による電圧降下が
大きくなり、センスアンプ駆動回路11以外に降圧電圧
VIIを供給すべき降圧電圧被供給回路が正常に動作し
なくなる場合があり、これが問題となっていた。
載し、この降圧回路から出力される降圧電圧を降圧電圧
供給用の配線を介して複数の降圧電圧被供給回路に供給
するように構成される半導体装置一般に存在していた。
用の配線の寄生抵抗による電圧降下を低減化し、同一の
降圧電圧供給用の配線を介して降圧電圧を供給される複
数の降圧電圧被供給回路を正常に動作させることができ
るようにした半導体装置を提供することを目的とする。
図であり、本発明による半導体装置は、外部から供給さ
れる電源電圧VCCを降圧する降圧回路33をチップ内
部に搭載し、この降圧回路33から出力される降圧電圧
VIIを降圧電圧供給用の配線34を介して複数の降圧
電圧被供給回路351、352・・・35nに供給するよ
うに構成される半導体装置において、チップ内部に形成
された外部電源電圧VCC用の配線36と、複数の降圧
電圧被供給回路351、352・・・35nのうち、少な
くとも1個、例えば、降圧電圧被供給回路351内の降
圧電圧供給用の配線37との間にスイッチ回路38を設
けると共に、降圧電圧被供給回路351の動作に同期さ
せてスイッチ回路38をオンとするスイッチ制御回路3
9とを設けて構成される。
351が動作する場合、この降圧電圧被供給回路351に
は、降圧回路33のみならず、外部電源電圧VCC供給
用の配線36からも電流が供給されるので、降圧電圧供
給用の配線34の寄生抵抗による電圧降下を低減化する
ことができる。
回路352・・・35nが動作中において、降圧電圧被供
給回路351に大電流が流れる場合であっても、他の降
圧電圧被供給回路352・・・35nを正常に動作させる
ことができる。
実施例〜第3実施例について説明する。なお、これら第
1実施例〜第3実施例は、図11(図10)に示す従来
のDRAMを改良するものである。そこで、これら第1
実施例〜第3実施例の要部を示す図2、図5及び図8に
おいて、図11に対応する部分には同一符号を付し、そ
の重複説明は省略する。
る。図中、40は外部電源電圧VCCを供給するVCC
電源線、41は図1に示すスイッチ回路38を構成する
nMOS、42は同じく図1に示すスイッチ制御回路3
9を構成するワンショットパルス発生回路、S2はこの
ワンショットパルス発生回路42のワンショットパルス
出力端子43に出力されるワンショットパルスである。
VCC電源線40に接続され、そのソースをセンスアン
プ駆動回路11内の降圧電圧供給用の配線20に接続さ
れ、そのゲートをワンショットパルス発生回路42のワ
ンショットパルス出力端子43に接続されている。
は、例えば、図3にその回路図を示すように構成されて
いる。図中、44はセンスアンプ駆動回路クロックΦが
入力されるセンスアンプ駆動回路クロック入力端子、4
5〜52はインバータ、53はNOR回路、S3はイン
バータ45の出力、S4はインバータ52の出力であ
る。
42の動作波形図である。ここに、センスアンプ駆動回
路11が駆動されておらず、センスアンプ駆動回路クロ
ックΦがLレベルを維持している場合には、インバータ
45の出力S3はHレベル、インバータ52の出力S4
はLレベルとなっており、この結果、NOR回路53の
出力はLレベルとなっている。
するために、センスアンプ駆動回路クロックΦがLレベ
ルからHレベルに反転されると、インバータ45の出力
S3はLレベルに反転する。この時、インバータ46〜
52の遅延時間のために、インバータ52の出力S4は
Hレベルに反転せず、Lレベルを維持するので、NOR
回路53の出力はHレベルに反転する。
時間が経過すると、インバータ52の出力S4がHレベ
ルに反転する。この時、インバータ45の出力S3はL
レベルにあるので、NOR回路53の出力はLレベルに
反転する。このようにして、ワンショットパルスS2が
形成される。
センスアンプ駆動回路11を駆動するため、センスアン
プ駆動回路クロックΦがLレベルからHレベルに反転さ
れ、pMOS23及びnMOS24がオンとされて、セ
ンスアンプ12、13に電流が流れる場合、nMOS4
1は、ワンショットパルス発生回路42から出力される
正のワンショットパルスS2によってオンとされる。
は、降圧回路10のみならず、VCC電源線40からも
電流が供給され、降圧電圧供給用の配線18の寄生抵抗
19による電圧降下は大きくならない。したがって、降
圧電圧供給用の配線18を介して降圧電圧VIIを供給
される他の降圧電圧被供給回路を正常に動作させること
ができる。
S23に流れる電流の値とnMOS41に流れる電流の
値を同じにする場合には、センスアンプ駆動回路11が
動作することによっては、降圧電圧供給用の配線18に
は電圧降下が生じないようにすることができる。
る。図中、54は外部電源電圧VCCを供給するVCC
電源線、55は図1に示すスイッチ回路38を構成する
pMOS、56は同じく図1に示すスイッチ制御回路3
9を構成するワンショットパルス発生回路、S5はこの
ワンショットパルス発生回路56のワンショットパルス
出力端子57に出力されるワンショットパルスである。
CC電源線54に接続され、そのドレインをセンスアン
プ駆動回路11内の降圧電圧供給用の配線20に接続さ
れ、そのゲートをワンショットパルス発生回路56のワ
ンショットパルス出力端子57に接続されている。
は、例えば、図6にその回路図を示すように構成されて
いる。図中、58はセンスアンプ駆動回路クロックΦが
入力されるセンスアンプ駆動回路クロック入力端子、5
9〜65はインバータ、66はNAND回路、S6はイ
ンバータ65の出力である。
56の動作波形図である。ここに、センスアンプ駆動回
路11が駆動されておらず、センスアンプ駆動回路クロ
ックΦがLレベルを維持している場合には、インバータ
65の出力S6はHレベルとなっており、この結果、N
AND回路66の出力はHレベルとなっている。
するために、センスアンプ駆動回路クロックΦがLレベ
ルからHレベルに反転されると、この時点では、インバ
ータ59〜65の遅延時間のために、インバータ65の
出力S6はLレベルに反転せず、Hレベルを維持するの
で、NAND回路66の出力はLレベルに反転する。
時間が経過すると、インバータ65の出力S6がHレベ
ルに反転する。この時、センスアンプ駆動回路クロック
ΦはHレベルにあるので、NAND回路66の出力はL
レベルに反転する。このようにして、ワンショットパル
スS5が形成される。
センスアンプ駆動回路11を駆動するため、センスアン
プ駆動回路クロックΦがLレベルからHレベルに反転さ
れ、pMOS23及びnMOS24がオンとされて、セ
ンスアンプ12、13に電流が流れる場合、pMOS5
5は、ワンショットパルス発生回路56から出力される
負のワンショットパルスS5によってオンとされる。
は、降圧回路10のみならず、VCC電源線54からも
電流が供給され、降圧電圧供給用の配線18の寄生抵抗
19による電圧降下は大きくならない。したがって、降
圧電圧供給用の配線18を介して降圧電圧VIIを供給
される他の降圧電圧被供給回路を正常に動作させること
ができる。
S23に流れる電流の値とpMOS55に流れる電流の
値を同じにする場合には、センスアンプ駆動回路11が
動作することによっては、降圧電圧供給用の配線18に
は電圧降下が生じないようにすることができる。
る。図中、67は外部電源電圧VCCを供給するVCC
電源線、68は図1に示すスイッチ回路38を構成する
pMOS、69は抵抗、70は抵抗69の一端71及び
他端72の差電圧を検出する差電圧検出回路であり、図
1に示すスイッチ制御回路39を構成するものである。
プ駆動回路11内の降圧電圧供給用の配線20は抵抗6
9を介してpMOS23のソースに接続されている。ま
た、pMOS68は、そのドレインをVCC電源線67
に接続され、そのソースを抵抗69の一端71に接続さ
れ、そのゲートを差電圧検出回路70の出力端子73に
接続されている。
9にその回路図を示すように構成されている。図中、7
4、75は電源電圧VCCを供給するVCC電源線、7
6、77はpMOS、78、79はnMOSである。
CC電源線74に接続され、そのゲートをpMOS77
のゲート及びドレインに接続され、そのドレインを出力
端子73及びnMOS78のドレインに接続されてい
る。
C電源線75に接続され、そのドレインをnMOS79
のドレインに接続されている。また、nMOS78は、
そのゲートを抵抗69の一端71に接続され、そのソー
スを接地されている。また、nMOS79は、そのゲー
トを抵抗69の他端72に接続され、そのソースを接地
されている。
69に電圧降下がない場合、即ち、抵抗69の一端71
の電圧V71と、抵抗69の他端72の電圧V72とが
等しい場合、pMOS68がオフとなるように、各回路
定数が設定され、センスアンプ駆動回路11が駆動され
ない場合には、pMOS68を介して電流が流れないよ
うにされている。
は、センスアンプ駆動回路11を駆動するために、セン
スアンプ駆動回路クロックΦがLレベルからHレベルに
反転されると、pMOS23及びnMOS24がオンと
されて、センスアンプ12、13に電流が流れ、電圧V
71>電圧V72となる。
8は、nMOS79に流れる電流i79よりも大きくな
り、ノード80の電圧V80と、ノード81の電圧V8
1とは、電圧V80<電圧V81となって、電圧V80
は低下する。
電圧降下、即ち、電圧V71と電圧V72との差電圧が
大きければ大きいほど、大きくなる。換言すれば、抵抗
69に流れる電流が大きければ大きいほど、nMOS7
8のオンの度合が深くなり、電圧V80は低下して、p
MOS68のオンの度合も大きくなり、VCC電源線6
7を介して供給される電流が増える。
ンスアンプ駆動回路11を駆動するために、センスアン
プ駆動回路クロックΦがLレベルからHレベルに反転さ
れ、pMOS23及びnMOS24がオンとされて、セ
ンスアンプ12、13に電流が流れる場合、差電圧検出
回路70の出力端子73から出力されるノード80の電
圧V80によって、pMOS68がオンとされる。
は、降圧回路10のみならず、VCC電源線67からも
電流が供給されるので、降圧電圧供給用の配線18の寄
生抵抗19による電圧降下は大きくならない。したがっ
て、降圧電圧供給用の配線18を介して降圧電圧VII
を供給される他の降圧電圧被供給回路を正常に動作させ
ることができる。
アンプ駆動回路11に流れる電流が大きければ大きいほ
ど、VCC電源線67からセンスアンプ駆動回路11に
供給される電流は大きくなるので、センスアンプ駆動回
路11によっては、降圧電圧供給用の配線18の寄生抵
抗19による電圧降下に変動が生じないようにすること
ができる。
回路が接続された降圧電圧被供給回路の動作によって
は、降圧電圧供給用の配線の寄生抵抗に大きな電圧降下
が生じないようにし、同一の降圧電圧供給用の配線を介
して降圧電圧を供給される複数の降圧電圧被供給回路を
正常に動作させることができる。
る。
ルス発生回路の回路図である。
波形図である。
る。
ルス発生回路の回路図である。
波形図である。
る。
の回路図である。
る。
路及び降圧電圧被供給回路の一部を示す回路図である。
Claims (8)
- 【請求項1】内部電源電圧線と、 センスアンプ回路と、 前記内部電源電圧線と前記センスアンプ回路の間に設け
られ、制御信号に応答して前記内部電源電圧線を前記セ
ンスアンプ回路に結合し該センスアンプ回路を活性化す
るためのセンスアンプ駆動回路と、 外部電源と前記センスアンプ駆動回路の間に設けられ、
前記センスアンプ回路が活性化された時、前記内部電源
電圧線による内部電源電圧に加えて外部電源電圧を前記
センスアンプ駆動回路に一時的に供給する電源回路と、 前記内部電源電圧線に接続された、前記センスアンプ回
路以外の内部電源電圧被供給回路 を有することを特徴と
する半導体装置。 - 【請求項2】前記センスアンプ回路は所定の期間活性化
され、前記電源回路は該所定の期間のうちの初期の期間
に前記外部電源電圧を前記センスアンプ駆動回路に結合
するように構成したことを特徴とする請求項1記載の半
導体装置。 - 【請求項3】前記電源回路は、前記制御信号に応答して
パルスを生成するパルス発生回路を含み、該電源回路は
前記パルスに応答して動作するように構成したことを特
徴とする請求項1記載の半導体装置。 - 【請求項4】複数のメモリセルと、該メモリセルに接続
された複数のビット線をさらに有し、 前記センスアンプ回路は、該複数のビット線と結合して
いることを特徴とする請求項1記載の半導体装置。 - 【請求項5】複数のメモリセルと、該メモリセルに接続された 複数のビット線と、 前記ビット線にそれぞれ接続され、制御信号に応答して
選択的に活性化される複数のセンスアンプ回路と、 前記センスアンプ回路に接続され、電源電圧を供給する
電源線と、 前記電源線に接続され、所定値以上の電流が検出された
時、検出信号を生成する電流検出回路と、 前記電源線に第1の電圧を供給する第1の電源回路と、 前記検出信号に応答して、前記電源線に前記第1の電圧
に加えて前記第1の電圧よりも高い第2の電圧を供給す
る第2の電源回路と、 前記電源線に接続された、前記センスアンプ回路以外の
電源電圧被供給回路 を有することを特徴とする半導体装
置。 - 【請求項6】複数のメモリセルと、該メモリセルに接続された 複数のビット線と、 前記ビット線にそれぞれ接続され、制御信号に応答して
選択的に活性化される複数のセンスアンプ回路と、 前記センスアンプ回路に接続され、動作電流を供給する
電源線と、 前記電源線に接続され、所定値以上の電流が検出された
時、検出信号を生成する電流検出回路と、 外部電源電圧よりも低い第1の電圧を生成し、前記電源
線に第1の電流を供給する第1の電源回路と、 前記検出信号に応答して、前記外部電源電圧を前記電源
線に結合させ、前記電源線に第2の電流を供給する第2
の電源回路と、 前記電源線に接続された、前記センスアンプ回路以外の
動作電流被供給回路 を有することを特徴とする半導体装
置。 - 【請求項7】制御信号に応答して電源電圧を受け、活性
化されるセンスアンプ回路と、 前記電源電圧として、外部電源電圧より低い第1の電圧
を電源線を介して前記センスアンプ回路に供給する第1
の電源回路と、 前記センスアンプ回路が活性化された時、前記電源電圧
として、前記第1の電源回路からの前記第1の電圧に加
え、前記外部電源電圧を前記センスアンプ回路に一時的
に結合する第2の電源回路と、 前記電源線に接続された、前記センスアンプ回路以外の
電源電圧被供給回路 を有することを特徴とする半導体装
置。 - 【請求項8】複数のメモリセルと、該メモリセルに接続された 複数のビット線をさらに有
し、 前記センスアンプ回路は前記複数のビット線と結合して
いることを特徴とする請求項7記載の半導体装置。
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