JP2000030450A - 半導体集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】 所定の出力電圧を生成するための半導体集積
回路に関し、電源電圧が低い場合でも、ビット線プリチ
ャージ用の電圧やセルキャパシタのセルプレートノード
の電圧を安定に生成することを目的とする。 【解決手段】 入力端子に印加される電圧と基準電圧と
の差を検出する第１および第２のオペレーショナルアン
プ１、２と、これらのオペレーショナルアンプから出力
される電圧の電圧レベルに応じてオン・オフ動作を行う
第１および第２のトランジスタとを備える。第１のオペ
レーショナルアンプは、入力端子にて出力電圧を受け、
出力電圧の電圧レベルが基準電圧よりも低くなったとき
に第１のトランジスタを動作させて出力電圧の電圧レベ
ルを上げ、第２のオペレーショナルアンプは、出力電圧
の電圧レベルが基準電圧よりも高くなったときに第２の
トランジスタを動作させて出力電圧の電圧レベルを下げ
るように制御する。
回路に関し、電源電圧が低い場合でも、ビット線プリチ
ャージ用の電圧やセルキャパシタのセルプレートノード
の電圧を安定に生成することを目的とする。 【解決手段】 入力端子に印加される電圧と基準電圧と
の差を検出する第１および第２のオペレーショナルアン
プ１、２と、これらのオペレーショナルアンプから出力
される電圧の電圧レベルに応じてオン・オフ動作を行う
第１および第２のトランジスタとを備える。第１のオペ
レーショナルアンプは、入力端子にて出力電圧を受け、
出力電圧の電圧レベルが基準電圧よりも低くなったとき
に第１のトランジスタを動作させて出力電圧の電圧レベ
ルを上げ、第２のオペレーショナルアンプは、出力電圧
の電圧レベルが基準電圧よりも高くなったときに第２の
トランジスタを動作させて出力電圧の電圧レベルを下げ
るように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、目的とする出力電
圧を安定に生成する機能を有するダイナミック・ランダ
ムアクセスメモリ（通常、ＤＲＡＭと略記する）からな
る半導体集積回路に関する。通常、ＤＲＡＭからなる半
導体集積回路においては、複数のワード線、および同ワ
ード線と交差する複数の対のビット線をマトリクス状に
配置し、これらのワード線とビット線との交点にそれぞ
れ形成される複数のメモリセルを含むメモリセルアレイ
が設けられている。
圧を安定に生成する機能を有するダイナミック・ランダ
ムアクセスメモリ（通常、ＤＲＡＭと略記する）からな
る半導体集積回路に関する。通常、ＤＲＡＭからなる半
導体集積回路においては、複数のワード線、および同ワ
ード線と交差する複数の対のビット線をマトリクス状に
配置し、これらのワード線とビット線との交点にそれぞ
れ形成される複数のメモリセルを含むメモリセルアレイ
が設けられている。
【０００２】これらの複数のメモリセルから選択された
メモリセルから“１”または“０”のデータを読み出す
場合、当該メモリセル内のセルキャパシタに蓄積されて
いる電荷に応じて同メモリセルに接続された一対のビッ
ト線の電位を変化させ、これらのビット線の電位の変化
をセンスアンプにより検知している。ここで、できる限
り少ない消費電流（消費電力）でもって上記ビット線の
電位の変化を確実に検出するために、通常は、当該メモ
リセル内のセルキャパシタに蓄積されている電荷を上記
一対のビット線の容量に再分配する前に、これらのビッ
ト線をショートして同ビット線が一定の電源電圧（例え
ば、高電圧レベルの電源電圧Ｖccの１／２の電圧＝Ｖcc
／２）になるようにプリチャージする方式が使用されて
いる。
メモリセルから“１”または“０”のデータを読み出す
場合、当該メモリセル内のセルキャパシタに蓄積されて
いる電荷に応じて同メモリセルに接続された一対のビッ
ト線の電位を変化させ、これらのビット線の電位の変化
をセンスアンプにより検知している。ここで、できる限
り少ない消費電流（消費電力）でもって上記ビット線の
電位の変化を確実に検出するために、通常は、当該メモ
リセル内のセルキャパシタに蓄積されている電荷を上記
一対のビット線の容量に再分配する前に、これらのビッ
ト線をショートして同ビット線が一定の電源電圧（例え
ば、高電圧レベルの電源電圧Ｖccの１／２の電圧＝Ｖcc
／２）になるようにプリチャージする方式が使用されて
いる。
【０００３】また一方で、上記メモリセル内のセルキャ
パシタのセルストレージノードには、記憶しているデー
タの“Ｈ（High）”レベルまたは“Ｌ（Low)”レベルに
応じて、高電圧レベルの電源電圧Ｖcc、または低電圧レ
ベルの電源電圧Ｖss（＝０Ｖ）が印加される。通常のＤ
ＲＡＭでは、データ保持時間を長くするためにセルキャ
パシタの容量値（キャパシタンス）をできる限り大きく
することが要求される。このためには、セルキャパシタ
の絶縁膜の膜厚をできる限り薄くすることが必要である
が、この絶縁膜の膜厚を薄くすればするほど、セルキャ
パシタの絶縁耐圧は低くなる。しかしながら、セルキャ
パシタのセルストレージノードに対向する電極（セルプ
レートノード）の電圧をＶcc／２にしておけば、セルキ
ャパシタのセルストレージノードに電源電圧Ｖccまたは
Ｖssが印加された場合でもセルキャパシタの絶縁膜にか
かる電位差はＶcc／２で済む。すなわち、セルキャパシ
タのセルストレージノードに対向する電極の電圧をＶcc
／２に設定した場合、セルキャパシタの絶縁膜には、セ
ルキャパシタのセルストレージノードに対向する電極の
電圧をＶccまたはＶssに設定した場合に比べて１／２の
電圧しかかからなくなる。それゆえに、絶縁膜の膜厚を
より薄くしてセルキャパシタの容量値を比較的大きくす
ることが可能になり、データ保持時間を長くするために
有利となる。
パシタのセルストレージノードには、記憶しているデー
タの“Ｈ（High）”レベルまたは“Ｌ（Low)”レベルに
応じて、高電圧レベルの電源電圧Ｖcc、または低電圧レ
ベルの電源電圧Ｖss（＝０Ｖ）が印加される。通常のＤ
ＲＡＭでは、データ保持時間を長くするためにセルキャ
パシタの容量値（キャパシタンス）をできる限り大きく
することが要求される。このためには、セルキャパシタ
の絶縁膜の膜厚をできる限り薄くすることが必要である
が、この絶縁膜の膜厚を薄くすればするほど、セルキャ
パシタの絶縁耐圧は低くなる。しかしながら、セルキャ
パシタのセルストレージノードに対向する電極（セルプ
レートノード）の電圧をＶcc／２にしておけば、セルキ
ャパシタのセルストレージノードに電源電圧Ｖccまたは
Ｖssが印加された場合でもセルキャパシタの絶縁膜にか
かる電位差はＶcc／２で済む。すなわち、セルキャパシ
タのセルストレージノードに対向する電極の電圧をＶcc
／２に設定した場合、セルキャパシタの絶縁膜には、セ
ルキャパシタのセルストレージノードに対向する電極の
電圧をＶccまたはＶssに設定した場合に比べて１／２の
電圧しかかからなくなる。それゆえに、絶縁膜の膜厚を
より薄くしてセルキャパシタの容量値を比較的大きくす
ることが可能になり、データ保持時間を長くするために
有利となる。
【０００４】特に、近年は、半導体集積回路全体の消費
電力を最小限に抑えるために、できる限り低い電源電
圧、例えば２Ｖ以下の電源電圧でもってＤＲＡＭを動作
させることが要求されている。上記のとおり、通常のＤ
ＲＡＭでは、ビット線をプリチャージする際の電圧や、
セルキャパシタのセルストレージノードに対向する電極
の電圧をＶcc／２に設定するようにしており、このため
に、１Ｖ以下の低い電圧を安定に発生させることが必要
になってくる。
電力を最小限に抑えるために、できる限り低い電源電
圧、例えば２Ｖ以下の電源電圧でもってＤＲＡＭを動作
させることが要求されている。上記のとおり、通常のＤ
ＲＡＭでは、ビット線をプリチャージする際の電圧や、
セルキャパシタのセルストレージノードに対向する電極
の電圧をＶcc／２に設定するようにしており、このため
に、１Ｖ以下の低い電圧を安定に発生させることが必要
になってくる。
【０００５】
【従来の技術】まず、ＤＲＡＭ内で電源電圧Ｖccの１／
２の電圧（すなわち、Ｖcc／２の電圧）を生成すること
が必要な理由、および１Ｖ以下のＶcc／２の電圧を生成
する場合の問題点をより明確にするために、添付の図面
（図９〜図１４）を参照しながら、一般のＤＲＡＭにお
けるビット線プリチャージ回路およびメモリセルの構成
例や、ビット線をプリチャージしたときのビット線の電
位の変化や、従来の定電圧発生回路を有する半導体集積
回路の構成例を説明する。
２の電圧（すなわち、Ｖcc／２の電圧）を生成すること
が必要な理由、および１Ｖ以下のＶcc／２の電圧を生成
する場合の問題点をより明確にするために、添付の図面
（図９〜図１４）を参照しながら、一般のＤＲＡＭにお
けるビット線プリチャージ回路およびメモリセルの構成
例や、ビット線をプリチャージしたときのビット線の電
位の変化や、従来の定電圧発生回路を有する半導体集積
回路の構成例を説明する。
【０００６】図９は、一般のＤＲＡＭの概略的な構成を
示すブロック図、図１０は、図９のセンスアンプ内のビ
ット線プリチャージ回路の構成例を示す回路図、図１１
は、図９のメモリセルアレイ内のメモリセルの構成例を
示す回路図、図１２は、電源電圧Ｖccの１／２の電圧で
もってビット線をプリチャージするときのビット線の電
位の変化を示すタイミングチャート、図１３は、電源電
圧Ｖss（＝０Ｖ）でもってビット線をプリチャージする
ときのビット線の電位の変化を示すタイミングチャート
である。
示すブロック図、図１０は、図９のセンスアンプ内のビ
ット線プリチャージ回路の構成例を示す回路図、図１１
は、図９のメモリセルアレイ内のメモリセルの構成例を
示す回路図、図１２は、電源電圧Ｖccの１／２の電圧で
もってビット線をプリチャージするときのビット線の電
位の変化を示すタイミングチャート、図１３は、電源電
圧Ｖss（＝０Ｖ）でもってビット線をプリチャージする
ときのビット線の電位の変化を示すタイミングチャート
である。
【０００７】図９に示すように、一般のＤＲＡＭは、複
数のワード線と複数の対のビット線とをマトリクス状に
配置し、これらのワード線とビット線との交点にそれぞ
れ形成される複数のメモリセルを含むメモリセルアレイ
１００を備えている。さらに、上記ＤＲＡＭは、入力バ
ッファ５００を介して入力される制御アドレスＡ０〜Ａ
ｍ（ｍは１以上の任意の正の整数）をデコードして特定
のメモリセルを選択するためのメモリセル選択信号を生
成するデコーダ６００を備えている。このデコーダ６０
０は、上記メモリセル選択信号に基づき、特定のメモリ
セルに接続されたワード線に一定の昇圧電圧Ｖpp（内部
電圧である電源電圧Ｖccより高い電圧）を印加すること
によってワード線を選択し、出てきたデータをセンスす
るか、もしくはデータを書き替えることで、上記特定の
メモリセルに対するデータの読み出し動作や書き込み動
作を行う機能を有する。
数のワード線と複数の対のビット線とをマトリクス状に
配置し、これらのワード線とビット線との交点にそれぞ
れ形成される複数のメモリセルを含むメモリセルアレイ
１００を備えている。さらに、上記ＤＲＡＭは、入力バ
ッファ５００を介して入力される制御アドレスＡ０〜Ａ
ｍ（ｍは１以上の任意の正の整数）をデコードして特定
のメモリセルを選択するためのメモリセル選択信号を生
成するデコーダ６００を備えている。このデコーダ６０
０は、上記メモリセル選択信号に基づき、特定のメモリ
セルに接続されたワード線に一定の昇圧電圧Ｖpp（内部
電圧である電源電圧Ｖccより高い電圧）を印加すること
によってワード線を選択し、出てきたデータをセンスす
るか、もしくはデータを書き替えることで、上記特定の
メモリセルに対するデータの読み出し動作や書き込み動
作を行う機能を有する。
【０００８】さらに、上記ＤＲＡＭは、デコーダ６００
にて選択された特定のメモリセルに対する読み出し動作
を行ったときに、特定のメモリセル内のセルキャパシタ
Ｃｃ（後述の図１１参照）から転送される電荷を検出す
ることによって同メモリセル内のデータの読み出しを行
うセンスアンプ２００を備えている。このセンスアンプ
２００にて読み出されたデータは、メインアンプ３００
により所定のレベルまで増幅された後にＩ／Ｏバッファ
４００を介して、ディジタルのＩ／ＯデータＤＱ０〜Ｄ
Ｑｎ（ｎ＝０、１、２…）としてＤＲＡＭの外部に出力
される。
にて選択された特定のメモリセルに対する読み出し動作
を行ったときに、特定のメモリセル内のセルキャパシタ
Ｃｃ（後述の図１１参照）から転送される電荷を検出す
ることによって同メモリセル内のデータの読み出しを行
うセンスアンプ２００を備えている。このセンスアンプ
２００にて読み出されたデータは、メインアンプ３００
により所定のレベルまで増幅された後にＩ／Ｏバッファ
４００を介して、ディジタルのＩ／ＯデータＤＱ０〜Ｄ
Ｑｎ（ｎ＝０、１、２…）としてＤＲＡＭの外部に出力
される。
【０００９】上記のような構成のＤＲＡＭにおいて、前
述のような電源電圧Ｖccの１／２の電圧Ｖcc（図１０お
よび図１１の出力電圧Ｖpr）を必要とするのは、図１０
に示すようなセンスアンプ２００内のビット線プリチャ
ージ回路と、図１１に示すような任意の一つのメモリセ
ル１００内のセルキャパシタである。なお、電源電圧Ｖ
ccの１／２の電圧が使用されている構成部分がよくわか
るように、図９のセンスアンプ２００およびメモリセル
１００の各々に斜線を施している。
述のような電源電圧Ｖccの１／２の電圧Ｖcc（図１０お
よび図１１の出力電圧Ｖpr）を必要とするのは、図１０
に示すようなセンスアンプ２００内のビット線プリチャ
ージ回路と、図１１に示すような任意の一つのメモリセ
ル１００内のセルキャパシタである。なお、電源電圧Ｖ
ccの１／２の電圧が使用されている構成部分がよくわか
るように、図９のセンスアンプ２００およびメモリセル
１００の各々に斜線を施している。
【００１０】さらに詳しく説明すると、図９に示すセン
スアンプ２００内のビット線プリチャージ回路は、特定
のメモリセルを選択するための一対のビット線ＢＬ、／
ＢＬをプリチャージするビット線プリチャージ用トラン
ジスタ２１０、２２０および２３０を備えている。ここ
で、一つのビット線プリチャージ用トランジスタ２３０
は、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトラン
ジスタの略）からなり、一対のビット線ＢＬ、／ＢＬの
両方の電位を等しくするために、これらの一対のビット
線ＢＬ、／ＢＬにそれぞれ接続されるソースおよびドレ
イン（または、ドレインおよびソース）を有する。さら
に、上記のビット線プリチャージ用トランジスタ２３０
のゲートを通して、プリチャージイネーブル信号φｓが
入力される。他の２つのビット線プリチャージ用トラン
ジスタ２１０、２２０は、一対のビット線ＢＬ、／ＢＬ
をプリチャージするための２つのＮＭＯＳトランジスタ
からなる。この場合、ビット線プリチャージ用トランジ
スタ２１０のドレイン（またはソース）は、一方のビッ
ト線ＢＬに接続されると共に、ビット線プリチャージ用
トランジスタ２２０のドレイン（またはソース）は、他
方のビット線／ＢＬに接続され、かつ、これらのビット
線プリチャージ用トランジスタ２１０、２２０のソース
（またはドレイン）は、共通のノードに接続される。こ
の共通のノードに対し、プリチャージ用の出力電圧Ｖpr
（例えば、電源電圧Ｖccの１／２の電圧（Ｖcc／２））
が印加されると共に、３つのビット線プリチャージ用ト
ランジスタ２１０〜２３０の各々のゲートにプリチャー
ジイネーブル信号φｓが入力される。
スアンプ２００内のビット線プリチャージ回路は、特定
のメモリセルを選択するための一対のビット線ＢＬ、／
ＢＬをプリチャージするビット線プリチャージ用トラン
ジスタ２１０、２２０および２３０を備えている。ここ
で、一つのビット線プリチャージ用トランジスタ２３０
は、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトラン
ジスタの略）からなり、一対のビット線ＢＬ、／ＢＬの
両方の電位を等しくするために、これらの一対のビット
線ＢＬ、／ＢＬにそれぞれ接続されるソースおよびドレ
イン（または、ドレインおよびソース）を有する。さら
に、上記のビット線プリチャージ用トランジスタ２３０
のゲートを通して、プリチャージイネーブル信号φｓが
入力される。他の２つのビット線プリチャージ用トラン
ジスタ２１０、２２０は、一対のビット線ＢＬ、／ＢＬ
をプリチャージするための２つのＮＭＯＳトランジスタ
からなる。この場合、ビット線プリチャージ用トランジ
スタ２１０のドレイン（またはソース）は、一方のビッ
ト線ＢＬに接続されると共に、ビット線プリチャージ用
トランジスタ２２０のドレイン（またはソース）は、他
方のビット線／ＢＬに接続され、かつ、これらのビット
線プリチャージ用トランジスタ２１０、２２０のソース
（またはドレイン）は、共通のノードに接続される。こ
の共通のノードに対し、プリチャージ用の出力電圧Ｖpr
（例えば、電源電圧Ｖccの１／２の電圧（Ｖcc／２））
が印加されると共に、３つのビット線プリチャージ用ト
ランジスタ２１０〜２３０の各々のゲートにプリチャー
ジイネーブル信号φｓが入力される。
【００１１】さらに、図１１に示す１トランジスタ・１
キャパシタ形の任意の一つのメモリセルは、１個のＮＭ
ＯＳトランジスタからなるセルトランジスタＴｃと、１
個のセルキャパシタＣｃにより構成される。このような
タイプのメモリセルに対しビット線ＢＬ、／ＢＬを介し
てデータ“１”またはデータ“０”を書き込む場合、ワ
ード線ＷＬからセルトランジスタＴｃのゲートへ昇圧電
圧を供給してセルトランジスタＴｃを動作状態（オン状
態）にするようにしている。さらに、この場合、データ
の“１”または“０”に対応してセルキャパシタＣｃに
電荷を蓄積するようにしている。さらに、当該メモリセ
ルを選択することによってデータの読み出しを行う場
合、上記セルキャパシタＣｃと上記メモリセルに接続さ
れた一対のビット線の容量との間で、同セルキャパシタ
Ｃｃに蓄積された電荷を再分配することで上記一対のビ
ット線の電位を変化させ、これらのビット線の電位の変
化をセンスアンプにより検知している。
キャパシタ形の任意の一つのメモリセルは、１個のＮＭ
ＯＳトランジスタからなるセルトランジスタＴｃと、１
個のセルキャパシタＣｃにより構成される。このような
タイプのメモリセルに対しビット線ＢＬ、／ＢＬを介し
てデータ“１”またはデータ“０”を書き込む場合、ワ
ード線ＷＬからセルトランジスタＴｃのゲートへ昇圧電
圧を供給してセルトランジスタＴｃを動作状態（オン状
態）にするようにしている。さらに、この場合、データ
の“１”または“０”に対応してセルキャパシタＣｃに
電荷を蓄積するようにしている。さらに、当該メモリセ
ルを選択することによってデータの読み出しを行う場
合、上記セルキャパシタＣｃと上記メモリセルに接続さ
れた一対のビット線の容量との間で、同セルキャパシタ
Ｃｃに蓄積された電荷を再分配することで上記一対のビ
ット線の電位を変化させ、これらのビット線の電位の変
化をセンスアンプにより検知している。
【００１２】ついで、図１２および図１３のタイミング
チャートに基づき、複数のメモリセルから選択された特
定のメモリセルから“１”または“０”のデータを読み
出す場合に、Ｖcc／２の電圧でもって一対のビット線を
プリチャージするときのビット線の電位の変化と、Ｖss
（＝０Ｖ）の電圧でもって上記一対のビット線をプリチ
ャージするときのビット線の電位の変化とを比較するこ
とによって、プリチャージの電圧とデータの読み出し動
作時に消費される消費電力との関係について考察する。
チャートに基づき、複数のメモリセルから選択された特
定のメモリセルから“１”または“０”のデータを読み
出す場合に、Ｖcc／２の電圧でもって一対のビット線を
プリチャージするときのビット線の電位の変化と、Ｖss
（＝０Ｖ）の電圧でもって上記一対のビット線をプリチ
ャージするときのビット線の電位の変化とを比較するこ
とによって、プリチャージの電圧とデータの読み出し動
作時に消費される消費電力との関係について考察する。
【００１３】図１２に示すように、アクティブ状態にな
っている特定のメモリセルに書き込まれたデータを読み
出す前に、Ｖcc／２の電圧でもって一対のビット線をプ
リチャージした場合、上記ビット線の各々の容量の容量
値をＣblとしたときに電源電圧Ｖccの高電圧側電源から
供給される電荷量は、のタイミングで（Ｖcc／２）・
Ｃblになり、のタイミングで０になる。なお、のタ
イミングで０になるのは、同じ容量値の一対のビット線
ＢＬ、／ＢＬをショートしてプリチャージすれば、両方
のビット線が自動的にＶcc／２の電圧になるからであ
る。したがって、Ｖcc／２によるプリチャージ方式にお
ける１サイクル当たりの消費電荷量は（Ｖcc／２）・Ｃ
blになる。この消費電荷量は、１サイクル当たりの消費
電流、すなわち、消費電力に比例する。
っている特定のメモリセルに書き込まれたデータを読み
出す前に、Ｖcc／２の電圧でもって一対のビット線をプ
リチャージした場合、上記ビット線の各々の容量の容量
値をＣblとしたときに電源電圧Ｖccの高電圧側電源から
供給される電荷量は、のタイミングで（Ｖcc／２）・
Ｃblになり、のタイミングで０になる。なお、のタ
イミングで０になるのは、同じ容量値の一対のビット線
ＢＬ、／ＢＬをショートしてプリチャージすれば、両方
のビット線が自動的にＶcc／２の電圧になるからであ
る。したがって、Ｖcc／２によるプリチャージ方式にお
ける１サイクル当たりの消費電荷量は（Ｖcc／２）・Ｃ
blになる。この消費電荷量は、１サイクル当たりの消費
電流、すなわち、消費電力に比例する。
【００１４】また一方で、図１３に示すように、アクテ
ィブ状態になっている特定のメモリセルに書き込まれた
データを読み出す前に、Ｖssの電圧（低電圧側電源の電
圧＝０Ｖ）でもって一対のビット線をプリチャージした
場合、電源電圧Ｖccの高電圧側電源から供給される電荷
量は、のタイミングでＶcc・Ｃblになり、のタイミ
ングで０になる。したがって、Ｖssによるプリチャージ
方式における１サイクル当たりの消費電荷量はＶcc・Ｃ
blになる。この消費電荷量もまた、１サイクル当たりの
消費電流、すなわち、消費電力に比例する。このＶssに
よるプリチャージ方式における１サイクル当たりの消費
電荷量は、前述のＶcc／２によるプリチャージ方式の場
合の２倍になってしまう。それゆえに、Ｖcc／２による
プリチャージ方式は、できる限り少ない消費電力でもっ
てデータの読み出し動作を行うために有効な手段である
ことがわかる。
ィブ状態になっている特定のメモリセルに書き込まれた
データを読み出す前に、Ｖssの電圧（低電圧側電源の電
圧＝０Ｖ）でもって一対のビット線をプリチャージした
場合、電源電圧Ｖccの高電圧側電源から供給される電荷
量は、のタイミングでＶcc・Ｃblになり、のタイミ
ングで０になる。したがって、Ｖssによるプリチャージ
方式における１サイクル当たりの消費電荷量はＶcc・Ｃ
blになる。この消費電荷量もまた、１サイクル当たりの
消費電流、すなわち、消費電力に比例する。このＶssに
よるプリチャージ方式における１サイクル当たりの消費
電荷量は、前述のＶcc／２によるプリチャージ方式の場
合の２倍になってしまう。それゆえに、Ｖcc／２による
プリチャージ方式は、できる限り少ない消費電力でもっ
てデータの読み出し動作を行うために有効な手段である
ことがわかる。
【００１５】さらに、図１１のメモリセルにおいて、セ
ルキャパシタＣc のセルストレージノードに対向する電
極（セルプレートノードＮｃ）の電圧をＶcc／２（＝Ｖ
pr）の電圧にすることが有効な理由を説明する。図１１
のセルキャパシタＣc のセルストレージノードには、メ
モリセル内のセルトランジスタＴｃが動作状態（オン状
態）であるか非動作状態（オフ状態）であるかに応じ
て、“Ｈ”レベル（高電圧レベルの電源電圧Ｖcc）また
は“Ｌ”レベル（低電圧レベルの電源電圧Ｖss）の電圧
が印加される。例えば、セルキャパシタＣc のセルプレ
ートノードＮｃに電源電圧Ｖss（＝０Ｖ）を印加してお
くと、セルキャパシタＣc のセルストレージノードに
“Ｈ”レベルの電圧が印加されたときに、セルキャパシ
タの絶縁膜に対し電源電圧Ｖccに相当する電位差がかか
ってしまう。また一方で、セルキャパシタＣc のセルプ
レートノードＮｃに電源電圧Ｖccを印加しておくと、セ
ルキャパシタＣc のセルストレージノードに“Ｌ”レベ
ルの電圧が印加されたときにも、セルキャパシタの絶縁
膜に対し電源電圧Ｖccに相当する電位差がかかってしま
う。
ルキャパシタＣc のセルストレージノードに対向する電
極（セルプレートノードＮｃ）の電圧をＶcc／２（＝Ｖ
pr）の電圧にすることが有効な理由を説明する。図１１
のセルキャパシタＣc のセルストレージノードには、メ
モリセル内のセルトランジスタＴｃが動作状態（オン状
態）であるか非動作状態（オフ状態）であるかに応じ
て、“Ｈ”レベル（高電圧レベルの電源電圧Ｖcc）また
は“Ｌ”レベル（低電圧レベルの電源電圧Ｖss）の電圧
が印加される。例えば、セルキャパシタＣc のセルプレ
ートノードＮｃに電源電圧Ｖss（＝０Ｖ）を印加してお
くと、セルキャパシタＣc のセルストレージノードに
“Ｈ”レベルの電圧が印加されたときに、セルキャパシ
タの絶縁膜に対し電源電圧Ｖccに相当する電位差がかか
ってしまう。また一方で、セルキャパシタＣc のセルプ
レートノードＮｃに電源電圧Ｖccを印加しておくと、セ
ルキャパシタＣc のセルストレージノードに“Ｌ”レベ
ルの電圧が印加されたときにも、セルキャパシタの絶縁
膜に対し電源電圧Ｖccに相当する電位差がかかってしま
う。
【００１６】これに対し、セルキャパシタＣc のセルプ
レートノードＮｃにＶcc／２の電圧を印加しておくと、
セルキャパシタＣc のセルストレージノードに“Ｈ”レ
ベルおよび“Ｌ”レベルの電圧のいずれの電圧が印加さ
れたときでも、セルキャパシタの絶縁膜にはＶcc／２の
電圧に相当する電位差しかかからないことになる。通常
のＤＡＲＭでは、メモリセルの高密度化を図るためにセ
ルキャパシタの容量値をできる限り高くすることが要求
される。このためには、セルキャパシタの絶縁膜の膜厚
をできる限り薄くすることが必要であるが、この絶縁膜
の膜厚を薄くすればするほど、セルキャパシタの耐圧は
低くなる。しかしながら、セルキャパシタのセルプレー
トノードＮｃに対し常にＶcc／２の電圧を印加しておけ
ば、セルキャパシタのセルストレージノードに“Ｈ”レ
ベルおよび“Ｌ”レベルの電圧のいずれの電圧が印加さ
れた場合でもセルキャパシタの絶縁膜にかかる電位差は
Ｖcc／２で済む。すなわち、セルキャパシタのセルプレ
ートノードＮｃの電圧ＶprをＶcc／２に設定した場合、
セルキャパシタの絶縁膜には、セルキャパシタのセルプ
レートノードＮｃの電圧を電源電圧ＶccまたはＶssに設
定した場合に比べて１／２の電圧しかかからなくなる。
このように、セルキャパシタＣc のセルストレージノー
ドに対向する電極の電圧をＶcc／２の電圧にすることに
より、絶縁膜の膜厚をより薄くしてセルキャパシタの容
量値を比較的大きくすることが可能になる。
レートノードＮｃにＶcc／２の電圧を印加しておくと、
セルキャパシタＣc のセルストレージノードに“Ｈ”レ
ベルおよび“Ｌ”レベルの電圧のいずれの電圧が印加さ
れたときでも、セルキャパシタの絶縁膜にはＶcc／２の
電圧に相当する電位差しかかからないことになる。通常
のＤＡＲＭでは、メモリセルの高密度化を図るためにセ
ルキャパシタの容量値をできる限り高くすることが要求
される。このためには、セルキャパシタの絶縁膜の膜厚
をできる限り薄くすることが必要であるが、この絶縁膜
の膜厚を薄くすればするほど、セルキャパシタの耐圧は
低くなる。しかしながら、セルキャパシタのセルプレー
トノードＮｃに対し常にＶcc／２の電圧を印加しておけ
ば、セルキャパシタのセルストレージノードに“Ｈ”レ
ベルおよび“Ｌ”レベルの電圧のいずれの電圧が印加さ
れた場合でもセルキャパシタの絶縁膜にかかる電位差は
Ｖcc／２で済む。すなわち、セルキャパシタのセルプレ
ートノードＮｃの電圧ＶprをＶcc／２に設定した場合、
セルキャパシタの絶縁膜には、セルキャパシタのセルプ
レートノードＮｃの電圧を電源電圧ＶccまたはＶssに設
定した場合に比べて１／２の電圧しかかからなくなる。
このように、セルキャパシタＣc のセルストレージノー
ドに対向する電極の電圧をＶcc／２の電圧にすることに
より、絶縁膜の膜厚をより薄くしてセルキャパシタの容
量値を比較的大きくすることが可能になる。
【００１７】図１４は、Ｖcc／２の電圧を安定に生成す
るために考え出された従来の定電圧発生回路を有する半
導体集積回路の一構成例を示す回路図である。図１４に
おいては、内部電源電圧Ｖint （例えば、高電圧レベル
の電源電圧Ｖcc）とグランドレベル（低電圧レベルの電
源電圧＝０Ｖ）との間で直列に接続された２つの分圧抵
抗Ｒ６、Ｒ７により上記内部電源電圧Ｖint を分圧する
ことによって、分圧抵抗Ｒ６と分圧抵抗Ｒ７との接続点
の出力ノードから出力電圧Ｖprの定電圧を生成してい
る。ここで、内部電源電圧Ｖint が電源電圧Ｖccであ
り、かつ、分圧抵抗Ｒ６と分圧抵抗Ｒ７の抵抗値が同じ
である場合には、上記出力ノードの出力電圧Ｖprは電源
電圧Ｖccの１／２の電圧になり、同出力ノードからＶcc
／２の電圧が生成されることになる。しかしながら、Ｄ
ＲＡＭに対しては低消費電力化が要求されるので、分圧
抵抗Ｒ６、Ｒ７にて発生する消費電力をできる限り少な
くしなければならない。このためには、分圧抵抗Ｒ６、
Ｒ７の抵抗値をできる限り大きくして分圧抵抗Ｒ６、Ｒ
７を常時流れる電流をできる限り小さな値に抑えること
が必要になる。また一方で、分圧抵抗Ｒ６、Ｒ７の抵抗
値を極端に大きくすると、ＤＲＡＭの電源電圧の立ち上
がり特性が悪くなる。ＤＲＡＭに対しては電源を投入し
てから所定の時間（例えば、２００μｓｅｃ）経過後は
正常な動作を保証すること（すなわち、立ち上がり応答
特性が良好なこと）が要求される。
るために考え出された従来の定電圧発生回路を有する半
導体集積回路の一構成例を示す回路図である。図１４に
おいては、内部電源電圧Ｖint （例えば、高電圧レベル
の電源電圧Ｖcc）とグランドレベル（低電圧レベルの電
源電圧＝０Ｖ）との間で直列に接続された２つの分圧抵
抗Ｒ６、Ｒ７により上記内部電源電圧Ｖint を分圧する
ことによって、分圧抵抗Ｒ６と分圧抵抗Ｒ７との接続点
の出力ノードから出力電圧Ｖprの定電圧を生成してい
る。ここで、内部電源電圧Ｖint が電源電圧Ｖccであ
り、かつ、分圧抵抗Ｒ６と分圧抵抗Ｒ７の抵抗値が同じ
である場合には、上記出力ノードの出力電圧Ｖprは電源
電圧Ｖccの１／２の電圧になり、同出力ノードからＶcc
／２の電圧が生成されることになる。しかしながら、Ｄ
ＲＡＭに対しては低消費電力化が要求されるので、分圧
抵抗Ｒ６、Ｒ７にて発生する消費電力をできる限り少な
くしなければならない。このためには、分圧抵抗Ｒ６、
Ｒ７の抵抗値をできる限り大きくして分圧抵抗Ｒ６、Ｒ
７を常時流れる電流をできる限り小さな値に抑えること
が必要になる。また一方で、分圧抵抗Ｒ６、Ｒ７の抵抗
値を極端に大きくすると、ＤＲＡＭの電源電圧の立ち上
がり特性が悪くなる。ＤＲＡＭに対しては電源を投入し
てから所定の時間（例えば、２００μｓｅｃ）経過後は
正常な動作を保証すること（すなわち、立ち上がり応答
特性が良好なこと）が要求される。
【００１８】図１４に示す定電圧発生回路では、ＤＲＡ
Ｍの立ち上がり応答特性を改善するために、ＮＭＯＳト
ランジスタからなる第１の出力トランジスタＱ３と、Ｐ
ＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ
の略）からなる第２の出力トランジスタＱ４とを、分圧
抵抗Ｒ６、Ｒ７のノードに対し相補形式にて接続するよ
うにしている。この場合、第１の出力トランジスタＱ３
と第２の出力トランジスタＱ４は、高電圧レベルの電源
と低電圧レベルの電源との間で相補形式にて接続されて
いる。さらに、第１の出力トランジスタＱ３のソースと
第２の出力トランジスタＱ４のソースは、共通の出力ノ
ードに接続されており、ソースホロワ型の電源回路を形
成している。
Ｍの立ち上がり応答特性を改善するために、ＮＭＯＳト
ランジスタからなる第１の出力トランジスタＱ３と、Ｐ
ＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ
の略）からなる第２の出力トランジスタＱ４とを、分圧
抵抗Ｒ６、Ｒ７のノードに対し相補形式にて接続するよ
うにしている。この場合、第１の出力トランジスタＱ３
と第２の出力トランジスタＱ４は、高電圧レベルの電源
と低電圧レベルの電源との間で相補形式にて接続されて
いる。さらに、第１の出力トランジスタＱ３のソースと
第２の出力トランジスタＱ４のソースは、共通の出力ノ
ードに接続されており、ソースホロワ型の電源回路を形
成している。
【００１９】さらに、図１３に示す定電圧発生回路で
は、第１の出力トランジスタＱ３のゲート（ノードＮ
３）に、ＮＭＯＳトランジスタＱ１のドレインが接続さ
れている。また一方で、第２の出力トランジスタＱ４の
ゲート（ノードＮ４）に、ＰＭＯＳトランジスタＱ２の
ドレインが接続されている。さらに、上記のＮＭＯＳト
ランジスタＱ１のドレインは、高抵抗値の抵抗Ｒ４を介
して高電圧レベルの電源に接続され、ＰＭＯＳトランジ
スタＱ２のドレインは、高抵抗値の抵抗Ｒ５を介して低
電圧レベルの電源に接続される。
は、第１の出力トランジスタＱ３のゲート（ノードＮ
３）に、ＮＭＯＳトランジスタＱ１のドレインが接続さ
れている。また一方で、第２の出力トランジスタＱ４の
ゲート（ノードＮ４）に、ＰＭＯＳトランジスタＱ２の
ドレインが接続されている。さらに、上記のＮＭＯＳト
ランジスタＱ１のドレインは、高抵抗値の抵抗Ｒ４を介
して高電圧レベルの電源に接続され、ＰＭＯＳトランジ
スタＱ２のドレインは、高抵抗値の抵抗Ｒ５を介して低
電圧レベルの電源に接続される。
【００２０】さらに、図１４に示す定電圧発生回路で
は、直列に接続された３つの分割抵抗Ｒ１、Ｒ２および
Ｒ３により内部電源電圧Ｖint （例えば、高電圧レベル
の電源電圧Ｖcc）を分圧することによって、互いに電圧
値が異なる２つの基準電圧を生成している。より詳しく
いえば、分割抵抗Ｒ１と分割抵抗Ｒ２との接続点のノー
ドＮ１から、１つの基準電圧が取り出され、ＰＭＯＳト
ランジスタＱ２のソースに供給される。また一方で、分
割抵抗Ｒ２と分割抵抗Ｒ３との接続点のノードＮ２か
ら、他の基準電圧が取り出され、ＮＭＯＳトランジスタ
Ｑ１のソースに供給される。この場合、ノードＮ１から
取り出される基準電圧は、電源電圧Ｖccの１／２の電圧
より若干高い電圧に設定され、ノードＮ２から取り出さ
れる基準電圧は、電源電圧Ｖccの１／２の電圧より若干
低い電圧に設定される。これらの２つの基準電圧は、後
述の図４および図５の実施例にて詳しく述べるように、
第１および第２の出力トランジスタＱ３、Ｑ４が共に動
作状態になって高電圧レベルの電源から第１および第２
の出力トランジスタＱ３、Ｑ４を通過して低電圧レベル
の電源へ貫通電流が流れるのを防止するために、出力ノ
ードのＶpr（Ｖcc／２）の電圧に対し不感帯を設けるた
めに設定されるものである。
は、直列に接続された３つの分割抵抗Ｒ１、Ｒ２および
Ｒ３により内部電源電圧Ｖint （例えば、高電圧レベル
の電源電圧Ｖcc）を分圧することによって、互いに電圧
値が異なる２つの基準電圧を生成している。より詳しく
いえば、分割抵抗Ｒ１と分割抵抗Ｒ２との接続点のノー
ドＮ１から、１つの基準電圧が取り出され、ＰＭＯＳト
ランジスタＱ２のソースに供給される。また一方で、分
割抵抗Ｒ２と分割抵抗Ｒ３との接続点のノードＮ２か
ら、他の基準電圧が取り出され、ＮＭＯＳトランジスタ
Ｑ１のソースに供給される。この場合、ノードＮ１から
取り出される基準電圧は、電源電圧Ｖccの１／２の電圧
より若干高い電圧に設定され、ノードＮ２から取り出さ
れる基準電圧は、電源電圧Ｖccの１／２の電圧より若干
低い電圧に設定される。これらの２つの基準電圧は、後
述の図４および図５の実施例にて詳しく述べるように、
第１および第２の出力トランジスタＱ３、Ｑ４が共に動
作状態になって高電圧レベルの電源から第１および第２
の出力トランジスタＱ３、Ｑ４を通過して低電圧レベル
の電源へ貫通電流が流れるのを防止するために、出力ノ
ードのＶpr（Ｖcc／２）の電圧に対し不感帯を設けるた
めに設定されるものである。
【００２１】ここでは、ノードＮ２から取り出された基
準電圧は、ＮＭＯＳトランジスタＱ１を通して第１の出
力トランジスタＱ３のゲートに入力される。この第１の
出力トランジスタＱ３のソースホロワ動作により、Ｖcc
／２にほぼ等しい出力電圧Ｖprが出力ノードから出力さ
れる。また一方で、ノードＮ１から取り出された基準電
圧は、ＰＭＯＳトランジスタＱ２を通して第２の出力ト
ランジスタＱ４のゲートに入力される。この第１の出力
トランジスタＱ４のソースホロワ動作により、Ｖcc／２
にほぼ等しい電圧が出力ノードから出力される。
準電圧は、ＮＭＯＳトランジスタＱ１を通して第１の出
力トランジスタＱ３のゲートに入力される。この第１の
出力トランジスタＱ３のソースホロワ動作により、Ｖcc
／２にほぼ等しい出力電圧Ｖprが出力ノードから出力さ
れる。また一方で、ノードＮ１から取り出された基準電
圧は、ＰＭＯＳトランジスタＱ２を通して第２の出力ト
ランジスタＱ４のゲートに入力される。この第１の出力
トランジスタＱ４のソースホロワ動作により、Ｖcc／２
にほぼ等しい電圧が出力ノードから出力される。
【００２２】さらに、図１４に示す定電圧発生回路で
は、出力ノードの出力電圧Ｖprが、Ｖcc／２から予め定
められた値よりも低くなった場合、ＮＭＯＳトランジス
タからなる第３の出力トランジスタＱ３のゲート−ソー
ス間電圧が大きくなって第３の出力トランジスタＱ３が
オン状態になり、この第３の出力トランジスタＱ３を介
して高電圧レベルの電源と出力ノードとが接続された状
態になる。このために、出力ノードの電圧が上昇して、
出力ノードの出力電圧ＶprがＶcc／２にほぼ等しくなる
ように制御される。また一方で、出力ノードの出力電圧
Ｖprが、Ｖcc／２から予め定められた値よりも高くなっ
た場合、ＰＭＯＳトランジスタからなる第４の出力トラ
ンジスタＱ４のゲート−ソース間電圧が大きくなって第
４の出力トランジスタＱ４がオン状態になり、この第４
の出力トランジスタＱ４を介して低電圧レベルの電源と
出力ノードとが接続された状態になる。このために、出
力ノードの電圧が下降して、出力ノードの出力電圧Ｖpr
がＶcc／２にほぼ等しくなるように制御される。
は、出力ノードの出力電圧Ｖprが、Ｖcc／２から予め定
められた値よりも低くなった場合、ＮＭＯＳトランジス
タからなる第３の出力トランジスタＱ３のゲート−ソー
ス間電圧が大きくなって第３の出力トランジスタＱ３が
オン状態になり、この第３の出力トランジスタＱ３を介
して高電圧レベルの電源と出力ノードとが接続された状
態になる。このために、出力ノードの電圧が上昇して、
出力ノードの出力電圧ＶprがＶcc／２にほぼ等しくなる
ように制御される。また一方で、出力ノードの出力電圧
Ｖprが、Ｖcc／２から予め定められた値よりも高くなっ
た場合、ＰＭＯＳトランジスタからなる第４の出力トラ
ンジスタＱ４のゲート−ソース間電圧が大きくなって第
４の出力トランジスタＱ４がオン状態になり、この第４
の出力トランジスタＱ４を介して低電圧レベルの電源と
出力ノードとが接続された状態になる。このために、出
力ノードの電圧が下降して、出力ノードの出力電圧Ｖpr
がＶcc／２にほぼ等しくなるように制御される。
【００２３】
【発明が解決しようとする課題】上記のとおり、ＤＲＡ
Ｍからなる従来の半導体集積回路においては、電源電圧
Ｖccの１／２の電圧を生成するために、図１４に示した
ようなソースホロワ動作をするＭＯＳトランジスタ（第
１および第２の出力トランジスタＱ３、Ｑ４）を含むソ
ースホロワ型の電源回路を使用していた。しかしなが
ら、近年は、前述したように、できる限り低い電源電
圧、例えば、２Ｖ以下の電源電圧でもってＤＲＡＭを動
作させることが要求される傾向にある。ソースホロワ型
の電源回路に使用されるＭＯＳトランジスタのゲート−
ソース間のしきい値電圧Ｖth、すなわち、ＭＯＳトラン
ジスタのソースとドレインとの間に電流が流れるために
最低限必要なしきい値電圧は、通常０．５Ｖ前後であ
る。さらに、上記ソースホロワ動作をする第１および第
２の出力トランジスタＱ３、Ｑ４に入力される基準電圧
は、それぞれ、ＮＭＯＳトランジスタＱ１およびＰＭＯ
ＳトランジスタＱ２を通して供給される。
Ｍからなる従来の半導体集積回路においては、電源電圧
Ｖccの１／２の電圧を生成するために、図１４に示した
ようなソースホロワ動作をするＭＯＳトランジスタ（第
１および第２の出力トランジスタＱ３、Ｑ４）を含むソ
ースホロワ型の電源回路を使用していた。しかしなが
ら、近年は、前述したように、できる限り低い電源電
圧、例えば、２Ｖ以下の電源電圧でもってＤＲＡＭを動
作させることが要求される傾向にある。ソースホロワ型
の電源回路に使用されるＭＯＳトランジスタのゲート−
ソース間のしきい値電圧Ｖth、すなわち、ＭＯＳトラン
ジスタのソースとドレインとの間に電流が流れるために
最低限必要なしきい値電圧は、通常０．５Ｖ前後であ
る。さらに、上記ソースホロワ動作をする第１および第
２の出力トランジスタＱ３、Ｑ４に入力される基準電圧
は、それぞれ、ＮＭＯＳトランジスタＱ１およびＰＭＯ
ＳトランジスタＱ２を通して供給される。
【００２４】ここで、第１の出力トランジスタＱ３のゲ
ート−ソース間に印加される電圧をＶGS（Q3）とし、第
２の出力トランジスタＱ４のゲート−ソース間に印加さ
れる電圧をＶGS（Q4）とする。さらに、ノードＮ１の基
準電圧をＶ（N1）とし、ノードＮ２の基準電圧をＶ（N
2）とする。さらにまた、ＮＭＯＳトランジスタＱ１の
ゲート−ソース間のしきい値電圧をＶth（Q1）とし、Ｐ
ＭＯＳトランジスタＱ２のゲート−ソース間のしきい値
電圧をＶth（Q2）とする。
ート−ソース間に印加される電圧をＶGS（Q3）とし、第
２の出力トランジスタＱ４のゲート−ソース間に印加さ
れる電圧をＶGS（Q4）とする。さらに、ノードＮ１の基
準電圧をＶ（N1）とし、ノードＮ２の基準電圧をＶ（N
2）とする。さらにまた、ＮＭＯＳトランジスタＱ１の
ゲート−ソース間のしきい値電圧をＶth（Q1）とし、Ｐ
ＭＯＳトランジスタＱ２のゲート−ソース間のしきい値
電圧をＶth（Q2）とする。
【００２５】この場合、おおよそＶint ／２の電圧を有
するノードＮ２の基準電圧と、ＮＭＯＳトランジスタＱ
１のゲート−ソース間のしきい値電圧Ｖth（Q1）とを加
算して得られる値から、出力ノードの出力電圧Ｖpr（≒
Ｖint ／２）を差し引いた電圧が、第１の出力トランジ
スタＱ３のゲート−ソース間に印加される電圧ＶGS（Q
3）である。また一方で、おおよそＶint ／２の電圧を
有するノードＮ１の基準電圧から、ＰＭＯＳトランジス
タＱ２のゲート−ソース間のしきい値電圧Ｖth（Q2）を
減算して得られる値を、出力ノードの出力電圧Ｖpr（≒
Ｖint ／２）から差し引いた電圧が、第２の出力トラン
ジスタＱ４のゲート−ソース間に印加される電圧ＶGS
（Q4）である。これらの関係を式で表すと、以下のよう
になる。
するノードＮ２の基準電圧と、ＮＭＯＳトランジスタＱ
１のゲート−ソース間のしきい値電圧Ｖth（Q1）とを加
算して得られる値から、出力ノードの出力電圧Ｖpr（≒
Ｖint ／２）を差し引いた電圧が、第１の出力トランジ
スタＱ３のゲート−ソース間に印加される電圧ＶGS（Q
3）である。また一方で、おおよそＶint ／２の電圧を
有するノードＮ１の基準電圧から、ＰＭＯＳトランジス
タＱ２のゲート−ソース間のしきい値電圧Ｖth（Q2）を
減算して得られる値を、出力ノードの出力電圧Ｖpr（≒
Ｖint ／２）から差し引いた電圧が、第２の出力トラン
ジスタＱ４のゲート−ソース間に印加される電圧ＶGS
（Q4）である。これらの関係を式で表すと、以下のよう
になる。
【００２６】 ＶGS（Q3）＝（Ｖ（N2）＋Ｖth（Q1））−Ｖpr（≒Ｖint ／２）…式(1) ＶGS（Q4）＝Ｖpr（≒Ｖint ／２）−（Ｖ（N1）−Ｖth（Q2））…式(2) 例えば、内部電源電圧Ｖint が電源電圧Ｖccであって、
この電源電圧Ｖccが２Ｖ以下になった場合、しきい値電
圧Ｖthの合計（Ｖth≒０．５Ｖ＋α： αはバックバイ
アス効果によるＶthの増加分であり、０．２Ｖ程度）と
電源電圧Ｖccの１／２の値（ここでは、出力ノードの出
力電圧Ｖpr＝Ｖcc／２≦１．０Ｖ）とがほぼ同じ程度ま
で近くなってくる。それゆえに、前述の式(1) および式
(2) からも明らかなように、図１４に示したような第１
の出力トランジスタＱ３および第２の出力トランジスタ
Ｑ４のゲート−ソース間ではしきい値電圧Ｖthよりも充
分高い電圧がとれないことになり、上記の出力トランジ
スタＱ３、Ｑ４が安定なソースホロワ動作をすることが
難しくなってきた。
この電源電圧Ｖccが２Ｖ以下になった場合、しきい値電
圧Ｖthの合計（Ｖth≒０．５Ｖ＋α： αはバックバイ
アス効果によるＶthの増加分であり、０．２Ｖ程度）と
電源電圧Ｖccの１／２の値（ここでは、出力ノードの出
力電圧Ｖpr＝Ｖcc／２≦１．０Ｖ）とがほぼ同じ程度ま
で近くなってくる。それゆえに、前述の式(1) および式
(2) からも明らかなように、図１４に示したような第１
の出力トランジスタＱ３および第２の出力トランジスタ
Ｑ４のゲート−ソース間ではしきい値電圧Ｖthよりも充
分高い電圧がとれないことになり、上記の出力トランジ
スタＱ３、Ｑ４が安定なソースホロワ動作をすることが
難しくなってきた。
【００２７】ここで、上記のバックバイアス効果は、ソ
ース−バックゲート間の電圧に依存してＭＯＳトランジ
スタのしきい値電圧Ｖthが変化することにより生ずる。
特に、ソースホロワ動作を行っているＭＯＳトランジス
タのしきい値電圧は、出力電圧に従って変化するため、
実際のしきい値電圧は、前述したように０．５Ｖより少
し高い値になる傾向にある。
ース−バックゲート間の電圧に依存してＭＯＳトランジ
スタのしきい値電圧Ｖthが変化することにより生ずる。
特に、ソースホロワ動作を行っているＭＯＳトランジス
タのしきい値電圧は、出力電圧に従って変化するため、
実際のしきい値電圧は、前述したように０．５Ｖより少
し高い値になる傾向にある。
【００２８】この結果、電源電圧が２Ｖより低くなった
場合、図１４の定電圧発生回路では、出力トランジスタ
Ｑ３、Ｑ４のソースホロワとしての駆動能力を充分発揮
させることができなくなり、ビット線プリチャージ用の
電圧や、メモリセル内のセルキャパシタのセルプレート
ノードの電圧を生成するための回路動作が安定に行われ
ないという問題が生じてくる。
場合、図１４の定電圧発生回路では、出力トランジスタ
Ｑ３、Ｑ４のソースホロワとしての駆動能力を充分発揮
させることができなくなり、ビット線プリチャージ用の
電圧や、メモリセル内のセルキャパシタのセルプレート
ノードの電圧を生成するための回路動作が安定に行われ
ないという問題が生じてくる。
【００２９】本発明は上記問題点に鑑みてなされたもの
であり、電源電圧が低くなった場合でも、ビット線プリ
チャージ用の電圧や、メモリセル内のセルキャパシタの
セルプレートノードの電圧を安定に生成することが可能
な半導体集積回路を提供することを目的とするものであ
る。
であり、電源電圧が低くなった場合でも、ビット線プリ
チャージ用の電圧や、メモリセル内のセルキャパシタの
セルプレートノードの電圧を安定に生成することが可能
な半導体集積回路を提供することを目的とするものであ
る。
【００３０】
【課題を解決するための手段】上記問題点を解決するた
めに、所定の出力電圧を生成するための本発明の半導体
集積回路は、入力端子に印加される電圧と、少なくとも
一つの基準電圧との差を検出する第１のオペレーショナ
ルアンプおよび第２のオペレーショナルアンプと、上記
第１および第２のオペレーショナルアンプから出力され
る電圧の電圧レベルに応じてオン・オフ動作を行う第１
のトランジスタおよび第２のトランジスタとを備える。
めに、所定の出力電圧を生成するための本発明の半導体
集積回路は、入力端子に印加される電圧と、少なくとも
一つの基準電圧との差を検出する第１のオペレーショナ
ルアンプおよび第２のオペレーショナルアンプと、上記
第１および第２のオペレーショナルアンプから出力され
る電圧の電圧レベルに応じてオン・オフ動作を行う第１
のトランジスタおよび第２のトランジスタとを備える。
【００３１】ここで、上記第１のオペレーショナルアン
プは、上記入力端子にて上記出力電圧を受け、上記出力
電圧の電圧レベルが、上記の少なくとも一つの基準電圧
よりも低くなったときに、上記第１のトランジスタを動
作させて上記出力電圧の電圧レベルを上げるように制御
し、上記第２のオペレーショナルアンプは、上記入力端
子にて上記出力電圧を受け、上記出力電圧の電圧レベル
が、上記の少なくとも一つの基準電圧よりも高くなった
ときに、上記第２のトランジスタを動作させて上記出力
電圧の電圧レベルを下げるように制御する。
プは、上記入力端子にて上記出力電圧を受け、上記出力
電圧の電圧レベルが、上記の少なくとも一つの基準電圧
よりも低くなったときに、上記第１のトランジスタを動
作させて上記出力電圧の電圧レベルを上げるように制御
し、上記第２のオペレーショナルアンプは、上記入力端
子にて上記出力電圧を受け、上記出力電圧の電圧レベル
が、上記の少なくとも一つの基準電圧よりも高くなった
ときに、上記第２のトランジスタを動作させて上記出力
電圧の電圧レベルを下げるように制御する。
【００３２】さらに、本発明の第１の好ましい実施態様
において、上記第１および第２のオペレーショナルアン
プは、第１のカレントミラー回路および第２のカレント
ミラー回路をそれぞれ有すると共に、上記第１および第
２のオペレーショナルアンプの各々は、差動増幅器とし
て機能する一対のトランジスタに接続される。さらに、
上記基準電圧は、上記第１および第２のオペレーショナ
ルアンプの各々における上記一対のトランジスタの一方
のトランジスタのゲートに入力され、かつ、上記出力電
圧は、上記一対のトランジスタの他方のトランジスタの
ゲートに入力され、上記第１および第２のオペレーショ
ナルアンプの各々の出力端子における上記電圧は、上記
一対のトランジスタの一方のトランジスタのドレインか
ら出力される。
において、上記第１および第２のオペレーショナルアン
プは、第１のカレントミラー回路および第２のカレント
ミラー回路をそれぞれ有すると共に、上記第１および第
２のオペレーショナルアンプの各々は、差動増幅器とし
て機能する一対のトランジスタに接続される。さらに、
上記基準電圧は、上記第１および第２のオペレーショナ
ルアンプの各々における上記一対のトランジスタの一方
のトランジスタのゲートに入力され、かつ、上記出力電
圧は、上記一対のトランジスタの他方のトランジスタの
ゲートに入力され、上記第１および第２のオペレーショ
ナルアンプの各々の出力端子における上記電圧は、上記
一対のトランジスタの一方のトランジスタのドレインか
ら出力される。
【００３３】さらに、上記第１のトランジスタのゲート
は、上記第１のオペレーショナルアンプの上記出力端子
に接続され、上記第１のトランジスタのソースおよびド
レインは、それぞれ、上記基準電圧より高い電圧値を有
する第１の電源、および共通のノードに接続され、上記
第２のトランジスタのゲートは、上記第２のオペレーシ
ョナルアンプの上記出力端子に接続され、上記第２のト
ランジスタのドレインおよびソースは、それぞれ、上記
共通のノード、および上記基準電圧より低い電圧値を有
する第２の電源に接続され、上記共通のノードは上記所
定の出力電圧を出力し、上記第１および第２のオペレー
ショナルアンプの各々における上記一対のトランジスタ
の他方のトランジスタのゲートに接続される。
は、上記第１のオペレーショナルアンプの上記出力端子
に接続され、上記第１のトランジスタのソースおよびド
レインは、それぞれ、上記基準電圧より高い電圧値を有
する第１の電源、および共通のノードに接続され、上記
第２のトランジスタのゲートは、上記第２のオペレーシ
ョナルアンプの上記出力端子に接続され、上記第２のト
ランジスタのドレインおよびソースは、それぞれ、上記
共通のノード、および上記基準電圧より低い電圧値を有
する第２の電源に接続され、上記共通のノードは上記所
定の出力電圧を出力し、上記第１および第２のオペレー
ショナルアンプの各々における上記一対のトランジスタ
の他方のトランジスタのゲートに接続される。
【００３４】本発明の第２の好ましい実施態様に係る半
導体集積回路は、さらに、上記出力電圧のレベルをシフ
トする調整用抵抗を備え、上記共通のノードは、上記調
整用抵抗を介して、上記第１および第２のオペレーショ
ナルアンプの各々における上記一対のトランジスタの他
方のトランジスタのゲートに接続されている。さらに、
本発明の第３の好ましい実施態様において、上記基準電
圧は、互いに電圧値が異なる第１の基準電圧および第２
の基準電圧からなり、上記第１の基準電圧は、上記第２
のオペレーショナルアンプの上記一対のトランジスタの
一方に入力され、上記第２の基準電圧は、上記第２のオ
ペレーショナルアンプの上記一対のトランジスタの一方
に入力される。
導体集積回路は、さらに、上記出力電圧のレベルをシフ
トする調整用抵抗を備え、上記共通のノードは、上記調
整用抵抗を介して、上記第１および第２のオペレーショ
ナルアンプの各々における上記一対のトランジスタの他
方のトランジスタのゲートに接続されている。さらに、
本発明の第３の好ましい実施態様において、上記基準電
圧は、互いに電圧値が異なる第１の基準電圧および第２
の基準電圧からなり、上記第１の基準電圧は、上記第２
のオペレーショナルアンプの上記一対のトランジスタの
一方に入力され、上記第２の基準電圧は、上記第２のオ
ペレーショナルアンプの上記一対のトランジスタの一方
に入力される。
【００３５】本発明の第３の好ましい実施態様に係る半
導体集積回路は、さらに、上記出力電圧のレベルをシフ
トする調整用抵抗を備え、上記共通のノードは、上記調
整用抵抗を介して、上記第１および第２のオペレーショ
ナルアンプの各々における上記一対のトランジスタの他
方のトランジスタのゲートに接続され、上記第１の基準
電圧の電圧値が、上記第２の基準電圧の電圧値よりも常
に低くなるように設定される。
導体集積回路は、さらに、上記出力電圧のレベルをシフ
トする調整用抵抗を備え、上記共通のノードは、上記調
整用抵抗を介して、上記第１および第２のオペレーショ
ナルアンプの各々における上記一対のトランジスタの他
方のトランジスタのゲートに接続され、上記第１の基準
電圧の電圧値が、上記第２の基準電圧の電圧値よりも常
に低くなるように設定される。
【００３６】さらに、好ましくは、本発明の半導体集積
回路において、上記第１および第２のオペレーショナル
アンプの各々における上記一対のトランジスタは、いず
れも第１の伝導型のトランジスタにより構成され、上記
第１のトランジスタは、第２の伝導型のトランジスタに
より構成され、また一方で、上記第２のトランジスタ
は、第１の伝導型のトランジスタにより構成される。
回路において、上記第１および第２のオペレーショナル
アンプの各々における上記一対のトランジスタは、いず
れも第１の伝導型のトランジスタにより構成され、上記
第１のトランジスタは、第２の伝導型のトランジスタに
より構成され、また一方で、上記第２のトランジスタ
は、第１の伝導型のトランジスタにより構成される。
【００３７】さらに、好ましくは、本発明の半導体集積
回路において、上記第２のトランジスタと上記第２の電
源との間に貫通電流防止用ダイオードを挿入するように
している。さらに、好ましくは、本発明の半導体集積回
路において、上記第１のオペレーショナルアンプにおけ
る上記一対のトランジスタは、いずれも第１の伝導型の
トランジスタにより構成され、また一方で、上記第２の
オペレーショナルアンプにおける上記一対のトランジス
タは、いずれも第２の伝導型のトランジスタにより構成
され、上記第１のトランジスタは、上記第２の伝導型の
トランジスタにより構成され、また一方で、上記第２の
トランジスタは、上記第１の伝導型のトランジスタによ
り構成される。ここで、上記第１のトランジスタが動作
状態のときに、上記第２のオペレーショナルアンプは、
上記第２のトランジスタが非動作状態になるように制御
し、これによって、上記第１の電源から上記第１のトラ
ンジスタおよび上記第２のトランジスタを通過して上記
第２の電源へ貫通電流が流れるのを防止するようになっ
ている。
回路において、上記第２のトランジスタと上記第２の電
源との間に貫通電流防止用ダイオードを挿入するように
している。さらに、好ましくは、本発明の半導体集積回
路において、上記第１のオペレーショナルアンプにおけ
る上記一対のトランジスタは、いずれも第１の伝導型の
トランジスタにより構成され、また一方で、上記第２の
オペレーショナルアンプにおける上記一対のトランジス
タは、いずれも第２の伝導型のトランジスタにより構成
され、上記第１のトランジスタは、上記第２の伝導型の
トランジスタにより構成され、また一方で、上記第２の
トランジスタは、上記第１の伝導型のトランジスタによ
り構成される。ここで、上記第１のトランジスタが動作
状態のときに、上記第２のオペレーショナルアンプは、
上記第２のトランジスタが非動作状態になるように制御
し、これによって、上記第１の電源から上記第１のトラ
ンジスタおよび上記第２のトランジスタを通過して上記
第２の電源へ貫通電流が流れるのを防止するようになっ
ている。
【００３８】さらに、本発明の定電圧発生回路は、基準
電圧を生成する基準電圧発生回路と、出力信号を取り出
すための出力端子と、上記基準電圧と上記出力信号の電
圧の差に基づき、第１の制御信号および第２の制御信号
をそれぞれ出力する第１の検出回路および第２の検出回
路と、第１の電源と上記出力端子との間に設けられる第
１のトランジスタと、上記出力端子と第２の電源との間
に設けられる第２のトランジスタとを備えており、上記
第１のトランジスタのコンダクタンスは、上記第１の制
御信号により制御され、かつ、上記第２のトランジスタ
のコンダクタンスは、上記第２の制御信号により制御さ
れるようになっている。
電圧を生成する基準電圧発生回路と、出力信号を取り出
すための出力端子と、上記基準電圧と上記出力信号の電
圧の差に基づき、第１の制御信号および第２の制御信号
をそれぞれ出力する第１の検出回路および第２の検出回
路と、第１の電源と上記出力端子との間に設けられる第
１のトランジスタと、上記出力端子と第２の電源との間
に設けられる第２のトランジスタとを備えており、上記
第１のトランジスタのコンダクタンスは、上記第１の制
御信号により制御され、かつ、上記第２のトランジスタ
のコンダクタンスは、上記第２の制御信号により制御さ
れるようになっている。
【００３９】さらに、好ましくは、本発明の定電圧発生
回路において、上記第１および第２の検出回路の各々
は、一対のトランジスタと、上記第１の電源と上記一対
のトランジスタとの間に接続されるカレントミラー回路
とを有しており、上記一対のトランジスタの各々のゲー
トは上記基準電圧および上記出力信号をそれぞれ受け、
上記一対のトランジスタのドレインは上記第２の電源に
共通に接続され、上記第１および第２の制御信号は、そ
れぞれ対応する上記カレントミラー回路と、それぞれ対
応する上記一対のトランジスタとの間の接続ノードから
出力されるようになっている。
回路において、上記第１および第２の検出回路の各々
は、一対のトランジスタと、上記第１の電源と上記一対
のトランジスタとの間に接続されるカレントミラー回路
とを有しており、上記一対のトランジスタの各々のゲー
トは上記基準電圧および上記出力信号をそれぞれ受け、
上記一対のトランジスタのドレインは上記第２の電源に
共通に接続され、上記第１および第２の制御信号は、そ
れぞれ対応する上記カレントミラー回路と、それぞれ対
応する上記一対のトランジスタとの間の接続ノードから
出力されるようになっている。
【００４０】さらに、本発明の定電圧発生回路は、上記
出力端子と、上記第１および第２の検出回路の各々の入
力端子との間に設けられる電圧シフト回路を備える。さ
らに、好ましくは、本発明の定電圧発生回路において、
上記基準電圧発生回路は、互いに電圧値が異なる第１の
基準電圧および第２の基準電圧を供給し、上記第１の検
出回路は上記第１の基準電圧に応答し、上記第２の検出
回路は上記第２の基準電圧に応答するようになってい
る。
出力端子と、上記第１および第２の検出回路の各々の入
力端子との間に設けられる電圧シフト回路を備える。さ
らに、好ましくは、本発明の定電圧発生回路において、
上記基準電圧発生回路は、互いに電圧値が異なる第１の
基準電圧および第２の基準電圧を供給し、上記第１の検
出回路は上記第１の基準電圧に応答し、上記第２の検出
回路は上記第２の基準電圧に応答するようになってい
る。
【００４１】さらに、好ましくは、本発明の定電圧発生
回路において、上記第１および第２の検出回路の各々
は、上記第１の電源に接続され、かつ、上記基準電圧お
よび上記出力信号をそれぞれ受けるカレントミラー回路
を有しており、上記第１および第２の制御信号は、上記
第１の電源と、それぞれ対応する上記カレントミラー回
路との間の接続ノードから出力されるようになってい
る。
回路において、上記第１および第２の検出回路の各々
は、上記第１の電源に接続され、かつ、上記基準電圧お
よび上記出力信号をそれぞれ受けるカレントミラー回路
を有しており、上記第１および第２の制御信号は、上記
第１の電源と、それぞれ対応する上記カレントミラー回
路との間の接続ノードから出力されるようになってい
る。
【００４２】さらに、好ましくは、本発明の定電圧発生
回路において、上記第１の検出回路における上記一対の
トランジスタは、Ｎチャネル型ＭＯＳトランジスタによ
り構成され、上記第２の検出回路における上記一対のト
ランジスタは、Ｐチャネル型ＭＯＳトランジスタにより
構成される。さらに、好ましくは、本発明の定電圧発生
回路において、上記出力端子は、ダイナミック・ランダ
ムアクセスメモリ内の少なくとも一つのビット線および
セルキャパシタに接続される。
回路において、上記第１の検出回路における上記一対の
トランジスタは、Ｎチャネル型ＭＯＳトランジスタによ
り構成され、上記第２の検出回路における上記一対のト
ランジスタは、Ｐチャネル型ＭＯＳトランジスタにより
構成される。さらに、好ましくは、本発明の定電圧発生
回路において、上記出力端子は、ダイナミック・ランダ
ムアクセスメモリ内の少なくとも一つのビット線および
セルキャパシタに接続される。
【００４３】さらに、好ましくは、本発明の定電圧発生
回路において、上記出力電圧は、上記第１の電源と上記
第２の電源との間の電圧の１／２に相当する電圧値を有
する。本発明の半導体集積回路によれば、第１のトラン
ジスタおよび第２のトランジスタ（以下、説明の都合
上、第１の出力トランジスタおよび第２の出力トランジ
スタとよぶこととする）のゲートは、第１のオペレーシ
ョナルアンプおよび第２のオペレーショナルアンプ内の
トランジスタのドレインに接続されており、従来の半導
体集積回路（図１４参照）の場合と異なり、第１および
第２の出力トランジスタはソーフホロワ動作をしていな
い。すなわち、電源電圧の１／２の電圧にほぼ等しい基
準電圧から、第１のオペレーショナルアンプ内のトラン
ジスタのソースとドレインとの間に電流が流れるために
最低限必要なゲート−ソース間のしきい値電圧のみを差
し引いた電圧が、第１のオペレーショナルアンプにより
増幅されて第１の出力トランジスタに印加されることに
なる。また一方で、電源電圧の１／２の電圧にほぼ等し
い基準電圧から、第２のオペレーショナルアンプ内のト
ランジスタのゲート−ソース間のしきい値電圧のみを差
し引いた電圧が、第２のオペレーショナルアンプにより
増幅されて第２の出力トランジスタに印加されることに
なる。
回路において、上記出力電圧は、上記第１の電源と上記
第２の電源との間の電圧の１／２に相当する電圧値を有
する。本発明の半導体集積回路によれば、第１のトラン
ジスタおよび第２のトランジスタ（以下、説明の都合
上、第１の出力トランジスタおよび第２の出力トランジ
スタとよぶこととする）のゲートは、第１のオペレーシ
ョナルアンプおよび第２のオペレーショナルアンプ内の
トランジスタのドレインに接続されており、従来の半導
体集積回路（図１４参照）の場合と異なり、第１および
第２の出力トランジスタはソーフホロワ動作をしていな
い。すなわち、電源電圧の１／２の電圧にほぼ等しい基
準電圧から、第１のオペレーショナルアンプ内のトラン
ジスタのソースとドレインとの間に電流が流れるために
最低限必要なゲート−ソース間のしきい値電圧のみを差
し引いた電圧が、第１のオペレーショナルアンプにより
増幅されて第１の出力トランジスタに印加されることに
なる。また一方で、電源電圧の１／２の電圧にほぼ等し
い基準電圧から、第２のオペレーショナルアンプ内のト
ランジスタのゲート−ソース間のしきい値電圧のみを差
し引いた電圧が、第２のオペレーショナルアンプにより
増幅されて第２の出力トランジスタに印加されることに
なる。
【００４４】したがって、本発明の半導体集積回路で
は、オペーショナルアンプのＭＯＳトランジスタのゲー
ト−ソース間のしきい値電圧の影響が従来の半導体集積
回路よりも小さくなり、電源電圧が２Ｖ以下になっても
第１および第２の出力トランジスタが安定に動作するの
で、これらの出力トランジスタの動作マージンが広くな
る。
は、オペーショナルアンプのＭＯＳトランジスタのゲー
ト−ソース間のしきい値電圧の影響が従来の半導体集積
回路よりも小さくなり、電源電圧が２Ｖ以下になっても
第１および第２の出力トランジスタが安定に動作するの
で、これらの出力トランジスタの動作マージンが広くな
る。
【００４５】かくして、本発明の半導体集積回路では、
電源電圧が低くなった場合でも、出力トランジスタの駆
動能力を充分発揮させることができるので、ビット線プ
リチャージ用の電圧や、メモリセル内のセルキャパシタ
のセルプレートノードの電圧を安定に生成することが可
能になる。
電源電圧が低くなった場合でも、出力トランジスタの駆
動能力を充分発揮させることができるので、ビット線プ
リチャージ用の電圧や、メモリセル内のセルキャパシタ
のセルプレートノードの電圧を安定に生成することが可
能になる。
【００４６】
【発明の実施の形態】以下、添付図面（図１〜図８）を
参照しながら本発明の基本実施例および好ましい実施例
を説明することとする。図１は、本発明の基本原理に基
づく基本実施例の構成を示すブロック図である。ただ
し、ここでは、定電圧を生成する機能を有する本発明の
半導体集積回路の構成を簡略化して示すこととする。
参照しながら本発明の基本実施例および好ましい実施例
を説明することとする。図１は、本発明の基本原理に基
づく基本実施例の構成を示すブロック図である。ただ
し、ここでは、定電圧を生成する機能を有する本発明の
半導体集積回路の構成を簡略化して示すこととする。
【００４７】図１に示す基本実施例に係る半導体集積回
路は、第１の入力電圧Ｖin1 と基準電圧Ｖref との電位
差を増幅して第１の増幅電圧Ｖout1を出力する第１のオ
ペレーショナルアンプ１と、第２の入力電圧Ｖin2 と基
準電圧Ｖref との電位差を増幅して第２の増幅電圧Ｖou
t2を出力する第２のオペレーショナルアンプ（以下、オ
ペアンプと略記する）２とを備えている。
路は、第１の入力電圧Ｖin1 と基準電圧Ｖref との電位
差を増幅して第１の増幅電圧Ｖout1を出力する第１のオ
ペレーショナルアンプ１と、第２の入力電圧Ｖin2 と基
準電圧Ｖref との電位差を増幅して第２の増幅電圧Ｖou
t2を出力する第２のオペレーショナルアンプ（以下、オ
ペアンプと略記する）２とを備えている。
【００４８】さらに、図１の基本実施例に係る半導体集
積回路は、第１のオペアンプ１から出力される第１の増
幅電圧Ｖout1の電圧レベルに応じてオン・オフ動作を行
うことにより、目的とする出力電圧（例えば、電源電圧
Ｖccの１／２の定電圧）Ｖprの電圧レベルを調整して上
記出力電圧Ｖprを出力する第１の出力トランジスタ３
と、第２のオペアンプ２から出力される第２の増幅電圧
Ｖout2の電圧レベルに応じてオン・オフ動作を行うこと
により、上記出力電圧Ｖprの電圧レベルを調整して上記
出力電圧Ｖprを出力する第２の出力トランジスタ４とを
備えている。さらに、これらの第１および第２の出力ト
ランジスタ３、４のドレインから出力される出力電圧Ｖ
prは、それぞれ、第１のオペアンプ１および第２のオペ
アンプ２の一方の入力端子にフィードバックされる。
積回路は、第１のオペアンプ１から出力される第１の増
幅電圧Ｖout1の電圧レベルに応じてオン・オフ動作を行
うことにより、目的とする出力電圧（例えば、電源電圧
Ｖccの１／２の定電圧）Ｖprの電圧レベルを調整して上
記出力電圧Ｖprを出力する第１の出力トランジスタ３
と、第２のオペアンプ２から出力される第２の増幅電圧
Ｖout2の電圧レベルに応じてオン・オフ動作を行うこと
により、上記出力電圧Ｖprの電圧レベルを調整して上記
出力電圧Ｖprを出力する第２の出力トランジスタ４とを
備えている。さらに、これらの第１および第２の出力ト
ランジスタ３、４のドレインから出力される出力電圧Ｖ
prは、それぞれ、第１のオペアンプ１および第２のオペ
アンプ２の一方の入力端子にフィードバックされる。
【００４９】さらに、図１において、第１の出力トラン
ジスタ３はＰＭＯＳトランジスタからなり、第２の出力
トランジスタ４はＮＭＯＳトランジスタからなる。第１
の出力トランジスタ３のソースは、基準電圧Ｖref より
高い電源電圧Ｖccを有する第１の電源に接続され、第１
の出力トランジスタ３のドレインは、出力電圧Ｖprが出
力される共通のノードに接続される。また一方で、第２
の出力トランジスタ４のソースは、基準電圧Ｖref より
低い電源電圧Ｖss（＝０Ｖ）を有する第２の電源に接続
され、第２の出力トランジスタ４のドレインは、上記共
通のノードに接続され、第２の出力トランジスタ４のゲ
ートは、第２のオペアンプ４の出力端子に接続される。
ジスタ３はＰＭＯＳトランジスタからなり、第２の出力
トランジスタ４はＮＭＯＳトランジスタからなる。第１
の出力トランジスタ３のソースは、基準電圧Ｖref より
高い電源電圧Ｖccを有する第１の電源に接続され、第１
の出力トランジスタ３のドレインは、出力電圧Ｖprが出
力される共通のノードに接続される。また一方で、第２
の出力トランジスタ４のソースは、基準電圧Ｖref より
低い電源電圧Ｖss（＝０Ｖ）を有する第２の電源に接続
され、第２の出力トランジスタ４のドレインは、上記共
通のノードに接続され、第２の出力トランジスタ４のゲ
ートは、第２のオペアンプ４の出力端子に接続される。
【００５０】図１に示す回路構成において、第１のオペ
アンプ１は、共通のノードの出力電圧Ｖpr（すなわち、
共通のノードから第１のオペアンプ１の一方の入力端子
へフィードバックされる電圧）が基準電圧Ｖref に比べ
て低くなったときに、“Ｌ”レベルの増幅電圧を出力
し、共通のノードの出力電圧Ｖprが基準電圧Ｖref に比
べて高くなったときに、“Ｈ”レベルの増幅電圧を出力
する。この“Ｌ”レベルまたは“Ｈ”レベルの増幅電圧
は、ＰＭＯＳトランジスタ３のゲートに入力される。
“Ｌ”レベルの増幅電圧が入力された場合、すなわち、
出力電圧Ｖprが基準電圧Ｖref よりも低い場合は、ＰＭ
ＯＳトランジスタからなる第１の出力トランジスタ３が
オン状態になり、出力電圧Ｖprが基準電圧Ｖref に等し
くなるように出力電圧Ｖprの電圧レベルが上昇する。こ
のときに、ＮＭＯＳトランジスタからなる第２の出力ト
ランジスタ４は、“Ｌ”レベルの増幅電圧が入力される
ために、オフ状態になっている。
アンプ１は、共通のノードの出力電圧Ｖpr（すなわち、
共通のノードから第１のオペアンプ１の一方の入力端子
へフィードバックされる電圧）が基準電圧Ｖref に比べ
て低くなったときに、“Ｌ”レベルの増幅電圧を出力
し、共通のノードの出力電圧Ｖprが基準電圧Ｖref に比
べて高くなったときに、“Ｈ”レベルの増幅電圧を出力
する。この“Ｌ”レベルまたは“Ｈ”レベルの増幅電圧
は、ＰＭＯＳトランジスタ３のゲートに入力される。
“Ｌ”レベルの増幅電圧が入力された場合、すなわち、
出力電圧Ｖprが基準電圧Ｖref よりも低い場合は、ＰＭ
ＯＳトランジスタからなる第１の出力トランジスタ３が
オン状態になり、出力電圧Ｖprが基準電圧Ｖref に等し
くなるように出力電圧Ｖprの電圧レベルが上昇する。こ
のときに、ＮＭＯＳトランジスタからなる第２の出力ト
ランジスタ４は、“Ｌ”レベルの増幅電圧が入力される
ために、オフ状態になっている。
【００５１】また一方で、“Ｈ”レベルの増幅電圧が入
力された場合、すなわち、出力電圧Ｖprが基準電圧Ｖre
f よりも高い場合は、ＮＭＯＳトランジスタからなる第
２の出力トランジスタ４がオン状態になり、出力電圧Ｖ
prが基準電圧Ｖref に等しくなるように出力電圧Ｖprの
電圧レベルが下降する。このときに、ＰＭＯＳトランジ
スタからなる第１の出力トランジスタ３は、“Ｈ”レベ
ルの増幅電圧が入力されるために、オフ状態になってい
る。換言すれば、上記の第１および第２のオペアンプ
は、基準電圧Ｖref と出力電圧Ｖprとの差を検出する検
出回路として機能する。
力された場合、すなわち、出力電圧Ｖprが基準電圧Ｖre
f よりも高い場合は、ＮＭＯＳトランジスタからなる第
２の出力トランジスタ４がオン状態になり、出力電圧Ｖ
prが基準電圧Ｖref に等しくなるように出力電圧Ｖprの
電圧レベルが下降する。このときに、ＰＭＯＳトランジ
スタからなる第１の出力トランジスタ３は、“Ｈ”レベ
ルの増幅電圧が入力されるために、オフ状態になってい
る。換言すれば、上記の第１および第２のオペアンプ
は、基準電圧Ｖref と出力電圧Ｖprとの差を検出する検
出回路として機能する。
【００５２】上記の基本実施例では、オペアンプ内のＭ
ＯＳトランジスタのゲート−ソース間のしきい値電圧の
影響が従来の半導体集積回路よりも小さくなるので、電
源電圧が低くなった場合（例えば、２Ｖ以下になった場
合）でも、第１および第２の出力トランジスタの駆動能
力を充分発揮させることができる。それゆえに、電源電
圧Ｖccの１／２の電圧等の定電圧を安定に生成すること
が可能になる。
ＯＳトランジスタのゲート−ソース間のしきい値電圧の
影響が従来の半導体集積回路よりも小さくなるので、電
源電圧が低くなった場合（例えば、２Ｖ以下になった場
合）でも、第１および第２の出力トランジスタの駆動能
力を充分発揮させることができる。それゆえに、電源電
圧Ｖccの１／２の電圧等の定電圧を安定に生成すること
が可能になる。
【００５３】図２は、本発明の第１の実施例の構成を示
す回路図である。ただし、ここでは、半導体集積回路内
で本発明に関係する定電圧発生回路の構成のみを示すこ
ととする。なお、これ以降、前述した構成要素と同様の
ものについては、同一の参照番号を付して表すこととす
る。図２の実施例において、本発明の第１のオペアンプ
（図１参照）１は、入力電圧と基準電圧Ｖref との電位
差を増幅する第１のカレントミラー回路付きオペアンプ
１０ａにより構成される。また一方で、本発明の第２の
オペアンプ２は、入力電圧と基準電圧Ｖref との電位差
を増幅する第２のカレントミラー回路付きオペアンプ１
０ｂにより構成される。上記の第１のカレントミラー回
路付きオペアンプ１０ａおよび第２のカレントミラー回
路付きオペアンプ１０ｂは、同じ回路構成を有してい
る。
す回路図である。ただし、ここでは、半導体集積回路内
で本発明に関係する定電圧発生回路の構成のみを示すこ
ととする。なお、これ以降、前述した構成要素と同様の
ものについては、同一の参照番号を付して表すこととす
る。図２の実施例において、本発明の第１のオペアンプ
（図１参照）１は、入力電圧と基準電圧Ｖref との電位
差を増幅する第１のカレントミラー回路付きオペアンプ
１０ａにより構成される。また一方で、本発明の第２の
オペアンプ２は、入力電圧と基準電圧Ｖref との電位差
を増幅する第２のカレントミラー回路付きオペアンプ１
０ｂにより構成される。上記の第１のカレントミラー回
路付きオペアンプ１０ａおよび第２のカレントミラー回
路付きオペアンプ１０ｂは、同じ回路構成を有してい
る。
【００５４】さらに、図２において、第１のカレントミ
ラー回路付きオペアンプ１０ａは、差動増幅器として機
能する一対のＮＭＯＳトランジスタ１２、１３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ１４と、一対のＮＭＯＳトラ
ンジスタ１２、１３の一方のＮＭＯＳトランジスタ１２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ１０、１１（これらのＰ
ＭＯＳトランジスタ１０、１１が第１のカレントミラー
回路を構成する）とを備えている。また一方で、第２の
カレントミラー回路付きオペアンプ１０ｂは、差動増幅
器として機能する一対のＮＭＯＳトランジスタ１７、１
８と、カレントミラー回路付きオペアンプ全体の電流源
として機能するＮＭＯＳトランジスタ１９と、一対のＮ
ＭＯＳトランジスタ１７、１８の一方のＮＭＯＳトラン
ジスタ１７に流れる電流を調整するためのカレントミラ
ー接続形式の２つのＰＭＯＳトランジスタ１５、１６
（これらのＰＭＯＳトランジスタ１０、１１が第２のカ
レントミラー回路を構成する）とを備えている。
ラー回路付きオペアンプ１０ａは、差動増幅器として機
能する一対のＮＭＯＳトランジスタ１２、１３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ１４と、一対のＮＭＯＳトラ
ンジスタ１２、１３の一方のＮＭＯＳトランジスタ１２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ１０、１１（これらのＰ
ＭＯＳトランジスタ１０、１１が第１のカレントミラー
回路を構成する）とを備えている。また一方で、第２の
カレントミラー回路付きオペアンプ１０ｂは、差動増幅
器として機能する一対のＮＭＯＳトランジスタ１７、１
８と、カレントミラー回路付きオペアンプ全体の電流源
として機能するＮＭＯＳトランジスタ１９と、一対のＮ
ＭＯＳトランジスタ１７、１８の一方のＮＭＯＳトラン
ジスタ１７に流れる電流を調整するためのカレントミラ
ー接続形式の２つのＰＭＯＳトランジスタ１５、１６
（これらのＰＭＯＳトランジスタ１０、１１が第２のカ
レントミラー回路を構成する）とを備えている。
【００５５】さらに、図２においては、基準電圧Ｖref
が、第１のカレントミラー回路付きオペアンプ１０ａに
おける一対のＮＭＯＳトランジスタ１２、１３の一方の
ＮＭＯＳトランジスタ１２のゲートに入力され、出力電
圧Ｖpr（例えば、電源電圧Ｖccの１／２の電圧）と基準
電圧Ｖref との電位差が増幅される。さらに、このよう
にして増幅された電圧が、一方のＮＭＯＳトランジスタ
１２のドレインから出力される。さらに、一対のＮＭＯ
Ｓトランジスタ１２、１３の一方のトランジスタ１２の
ドレインは、ＰＭＯＳトランジスタからなる第１の出力
トランジスタ２１ａのゲートに接続される。この第１の
出力トランジスタ２１ａは、図１に示した第１の出力ト
ランジスタ３とほぼ同じ機能を有する。
が、第１のカレントミラー回路付きオペアンプ１０ａに
おける一対のＮＭＯＳトランジスタ１２、１３の一方の
ＮＭＯＳトランジスタ１２のゲートに入力され、出力電
圧Ｖpr（例えば、電源電圧Ｖccの１／２の電圧）と基準
電圧Ｖref との電位差が増幅される。さらに、このよう
にして増幅された電圧が、一方のＮＭＯＳトランジスタ
１２のドレインから出力される。さらに、一対のＮＭＯ
Ｓトランジスタ１２、１３の一方のトランジスタ１２の
ドレインは、ＰＭＯＳトランジスタからなる第１の出力
トランジスタ２１ａのゲートに接続される。この第１の
出力トランジスタ２１ａは、図１に示した第１の出力ト
ランジスタ３とほぼ同じ機能を有する。
【００５６】さらに、図２においては、基準電圧Ｖref
が、第１のカレントミラー回路付きオペアンプ１０ａに
おける一対のＮＭＯＳトランジスタ１２、１３の一方の
ＮＭＯＳトランジスタ１２のゲートに入力され、出力電
圧Ｖpr（例えば、電源電圧Ｖccの１／２の電圧）と基準
電圧Ｖref との電位差が増幅される。さらに、このよう
にして増幅された電圧が、一方のＮＭＯＳトランジスタ
１２のドレインから出力される。さらに、一対のＮＭＯ
Ｓトランジスタ１２、１３の一方のトランジスタ１２の
ドレインは、ＰＭＯＳトランジスタからなる第１の出力
トランジスタ２１ａのゲートに接続される。この第１の
出力トランジスタ２１ａは、図１に示した第１の出力ト
ランジスタ３とほぼ同じ機能を有する。
が、第１のカレントミラー回路付きオペアンプ１０ａに
おける一対のＮＭＯＳトランジスタ１２、１３の一方の
ＮＭＯＳトランジスタ１２のゲートに入力され、出力電
圧Ｖpr（例えば、電源電圧Ｖccの１／２の電圧）と基準
電圧Ｖref との電位差が増幅される。さらに、このよう
にして増幅された電圧が、一方のＮＭＯＳトランジスタ
１２のドレインから出力される。さらに、一対のＮＭＯ
Ｓトランジスタ１２、１３の一方のトランジスタ１２の
ドレインは、ＰＭＯＳトランジスタからなる第１の出力
トランジスタ２１ａのゲートに接続される。この第１の
出力トランジスタ２１ａは、図１に示した第１の出力ト
ランジスタ３とほぼ同じ機能を有する。
【００５７】また一方で、上記基準電圧と同じ基準電圧
Ｖref が、第２のカレントミラー回路付きオペアンプ１
０ｂにおける一対のＮＭＯＳトランジスタ１７、１８の
一方のＮＭＯＳトランジスタ１７のゲートに入力され、
出力電圧Ｖprと基準電圧Ｖref との電位差が増幅され
る。このようにして増幅された電圧が、一方のＮＭＯＳ
トランジスタ１７のドレインから出力される。さらに、
一対のＮＭＯＳトランジスタ１７、１８の一方のトラン
ジスタ１７のドレインは、ＮＭＯＳトランジスタからな
る第２の出力トランジスタ２１ｂのゲートに接続され
る。この第２の出力トランジスタ２１ｂは、図１に示し
た第２の出力トランジスタ４とほぼ同じ機能を有する。
Ｖref が、第２のカレントミラー回路付きオペアンプ１
０ｂにおける一対のＮＭＯＳトランジスタ１７、１８の
一方のＮＭＯＳトランジスタ１７のゲートに入力され、
出力電圧Ｖprと基準電圧Ｖref との電位差が増幅され
る。このようにして増幅された電圧が、一方のＮＭＯＳ
トランジスタ１７のドレインから出力される。さらに、
一対のＮＭＯＳトランジスタ１７、１８の一方のトラン
ジスタ１７のドレインは、ＮＭＯＳトランジスタからな
る第２の出力トランジスタ２１ｂのゲートに接続され
る。この第２の出力トランジスタ２１ｂは、図１に示し
た第２の出力トランジスタ４とほぼ同じ機能を有する。
【００５８】さらに、図２において、第１の出力トラン
ジスタ２１ａのソースは、上記基準電圧Ｖref より高い
電源電圧Ｖccを有する第１の電源に接続され、第１の出
力トランジスタ２１ａのドレインは、共通のノードに接
続される。また一方で、第２の出力トランジスタ２１ｂ
のソースは、上記基準電圧Ｖref より低い電源電圧Ｖss
を有する第２の電源に接続され、第２の出力トランジス
タ２１ｂのドレインは、共通のノードに接続される。さ
らに、この共通のノードは、第１のカレントミラー回路
付きオペアンプ内の他方のＮＭＯＳトランジスタ１３の
ゲート、および第２のカレントミラー回路付きオペアン
プ内の他方のＮＭＯＳトランジスタ１８のゲートに接続
される。上記第１の出力トランジスタ２１ａのゲートに
入力される電圧の電圧レベルに応じて第１の出力トラン
ジスタ２１ａのソースから出力電圧Ｖprが出力される。
この出力電圧Ｖprは、共通のノードからＮＭＯＳトラン
ジスタ１３のゲートへフィードバックされる。また一方
で、上記第２の出力トランジスタ２２ｂのゲートに入力
される電圧の電圧レベルに応じて第２の出力トランジス
タ２２ｂのソースから出力電圧Ｖprが出力される。この
出力電圧Ｖprは、共通のノードからＮＭＯＳトランジス
タ１８のゲートへフィードバックされる。
ジスタ２１ａのソースは、上記基準電圧Ｖref より高い
電源電圧Ｖccを有する第１の電源に接続され、第１の出
力トランジスタ２１ａのドレインは、共通のノードに接
続される。また一方で、第２の出力トランジスタ２１ｂ
のソースは、上記基準電圧Ｖref より低い電源電圧Ｖss
を有する第２の電源に接続され、第２の出力トランジス
タ２１ｂのドレインは、共通のノードに接続される。さ
らに、この共通のノードは、第１のカレントミラー回路
付きオペアンプ内の他方のＮＭＯＳトランジスタ１３の
ゲート、および第２のカレントミラー回路付きオペアン
プ内の他方のＮＭＯＳトランジスタ１８のゲートに接続
される。上記第１の出力トランジスタ２１ａのゲートに
入力される電圧の電圧レベルに応じて第１の出力トラン
ジスタ２１ａのソースから出力電圧Ｖprが出力される。
この出力電圧Ｖprは、共通のノードからＮＭＯＳトラン
ジスタ１３のゲートへフィードバックされる。また一方
で、上記第２の出力トランジスタ２２ｂのゲートに入力
される電圧の電圧レベルに応じて第２の出力トランジス
タ２２ｂのソースから出力電圧Ｖprが出力される。この
出力電圧Ｖprは、共通のノードからＮＭＯＳトランジス
タ１８のゲートへフィードバックされる。
【００５９】さらに、図２において、上記出力電圧Ｖpr
の電圧レベルが、上記基準電圧Ｖref の電圧レベルより
も低くなった場合を想定する。この場合、第１のカレン
トミラー回路付きオペアンプ１０ａにおける他方のＮＭ
ＯＳトランジスタ１３のゲート−ソース間の電圧が小さ
くなってＰＭＯＳトランジスタ１１からＮＭＯＳトラン
ジスタ１３へ供給される電流が減少する。第１のカレン
トミラー回路付きオペアンプ１０ａ全体を流れる電流
は、電流源として機能するＮＭＯＳトランジスタ１４に
より決まっているために、ＰＭＯＳトランジスタ１１か
らＮＭＯＳトランジスタ１３へ供給される電流が減少し
たときは、ＰＭＯＳトランジスタ１０からＮＭＯＳトラ
ンジスタ１２へ供給される電流が増加する。このため
に、ＮＭＯＳトランジスタ１２のドレインの電位、すな
わち、ＰＭＯＳトランジスタからなる第１の出力トラン
ジスタ２１ａのゲートの電位が下がる。この結果、第１
の出力トランジスタ２１ａのゲート−ソース間の電圧が
しきい値電圧よりも大きくなって第１の出力トランジス
タ２１ａが動作状態（オン状態）になり、上記出力電圧
が上記基準電圧に等しくなるまで上記出力電圧の電圧レ
ベルを上げるように動作する。
の電圧レベルが、上記基準電圧Ｖref の電圧レベルより
も低くなった場合を想定する。この場合、第１のカレン
トミラー回路付きオペアンプ１０ａにおける他方のＮＭ
ＯＳトランジスタ１３のゲート−ソース間の電圧が小さ
くなってＰＭＯＳトランジスタ１１からＮＭＯＳトラン
ジスタ１３へ供給される電流が減少する。第１のカレン
トミラー回路付きオペアンプ１０ａ全体を流れる電流
は、電流源として機能するＮＭＯＳトランジスタ１４に
より決まっているために、ＰＭＯＳトランジスタ１１か
らＮＭＯＳトランジスタ１３へ供給される電流が減少し
たときは、ＰＭＯＳトランジスタ１０からＮＭＯＳトラ
ンジスタ１２へ供給される電流が増加する。このため
に、ＮＭＯＳトランジスタ１２のドレインの電位、すな
わち、ＰＭＯＳトランジスタからなる第１の出力トラン
ジスタ２１ａのゲートの電位が下がる。この結果、第１
の出力トランジスタ２１ａのゲート−ソース間の電圧が
しきい値電圧よりも大きくなって第１の出力トランジス
タ２１ａが動作状態（オン状態）になり、上記出力電圧
が上記基準電圧に等しくなるまで上記出力電圧の電圧レ
ベルを上げるように動作する。
【００６０】さらに、この場合、第２のカレントミラー
回路付きオペアンプ１０ｂにおける他方のＮＭＯＳトラ
ンジスタ１８のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ１６からＮＭＯＳトランジスタ１
８へ供給される電流が減少する。第２のカレントミラー
回路付きオペアンプ１０ｂ全体を流れる電流は、電流源
として機能するＮＭＯＳトランジスタ１９により決まっ
ているために、ＰＭＯＳトランジスタ１６からＮＭＯＳ
トランジスタ１８へ供給される電流が減少したときは、
ＰＭＯＳトランジスタ１５からＮＭＯＳトランジスタ１
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ１７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２１ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２１ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２１ｂが非
動作状態（オフ状態）になる。
回路付きオペアンプ１０ｂにおける他方のＮＭＯＳトラ
ンジスタ１８のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ１６からＮＭＯＳトランジスタ１
８へ供給される電流が減少する。第２のカレントミラー
回路付きオペアンプ１０ｂ全体を流れる電流は、電流源
として機能するＮＭＯＳトランジスタ１９により決まっ
ているために、ＰＭＯＳトランジスタ１６からＮＭＯＳ
トランジスタ１８へ供給される電流が減少したときは、
ＰＭＯＳトランジスタ１５からＮＭＯＳトランジスタ１
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ１７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２１ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２１ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２１ｂが非
動作状態（オフ状態）になる。
【００６１】また一方で、上記出力電圧Ｖprの電圧レベ
ルが、上記基準電圧Ｖref の電圧レベルよりも高くなっ
た場合を想定する。この場合、第２のカレントミラー回
路付きオペアンプ１０ｂにおける他方のＮＭＯＳトラン
ジスタ１８のゲート−ソース間の電圧が大きくなってＰ
ＭＯＳトランジスタ１６からＮＭＯＳトランジスタ１８
へ供給される電流が増加する。これによって、ＰＭＯＳ
トランジスタ１５からＮＭＯＳトランジスタ１７へ供給
される電流が減少する。このために、ＮＭＯＳトランジ
スタ１７のドレインの電位、すなわち、ＮＭＯＳトラン
ジスタからなる第２の出力トランジスタ２１ｂのゲート
の電位が上がる。この結果、第２の出力トランジスタ２
１ｂのゲート−ソース間の電圧がしきい値電圧よりも大
きくなって第２の出力トランジスタ２１ｂが動作状態
（オン状態）になり、上記出力電圧が上記基準電圧に等
しくなるまで上記出力電圧の電圧レベルを下げるように
動作する。
ルが、上記基準電圧Ｖref の電圧レベルよりも高くなっ
た場合を想定する。この場合、第２のカレントミラー回
路付きオペアンプ１０ｂにおける他方のＮＭＯＳトラン
ジスタ１８のゲート−ソース間の電圧が大きくなってＰ
ＭＯＳトランジスタ１６からＮＭＯＳトランジスタ１８
へ供給される電流が増加する。これによって、ＰＭＯＳ
トランジスタ１５からＮＭＯＳトランジスタ１７へ供給
される電流が減少する。このために、ＮＭＯＳトランジ
スタ１７のドレインの電位、すなわち、ＮＭＯＳトラン
ジスタからなる第２の出力トランジスタ２１ｂのゲート
の電位が上がる。この結果、第２の出力トランジスタ２
１ｂのゲート−ソース間の電圧がしきい値電圧よりも大
きくなって第２の出力トランジスタ２１ｂが動作状態
（オン状態）になり、上記出力電圧が上記基準電圧に等
しくなるまで上記出力電圧の電圧レベルを下げるように
動作する。
【００６２】さらに、この場合、第１のカレントミラー
回路付きオペアンプ１０ａにおける他方のＮＭＯＳトラ
ンジスタ１３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ１１からＮＭＯＳトランジスタ１
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ１０からＮＭＯＳトランジスタ１２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ１２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２１ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２１ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２１ａが非動作状
態（オフ状態）になる。
回路付きオペアンプ１０ａにおける他方のＮＭＯＳトラ
ンジスタ１３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ１１からＮＭＯＳトランジスタ１
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ１０からＮＭＯＳトランジスタ１２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ１２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２１ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２１ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２１ａが非動作状
態（オフ状態）になる。
【００６３】上記の第１の実施例では、電源電圧Ｖccの
１／２の電圧にほぼ等しい基準電圧Ｖref から、第１の
カレントミラー回路付きオペアンプ１０ａ内のＮＭＯＳ
トランジスタ１２のゲート−ソース間のしきい値電圧Ｖ
thを差し引いた電圧が、ＮＭＯＳトランジスタ１２の入
力電圧となる。換言すれば、Ｖcc／２の入力電圧に影響
を与えるのは、一つのＭＯＳトランジスタのしきい値電
圧Ｖthのみである。それゆえに、上記の第１の実施例で
は、ＭＯＳトランジスタのゲート−ソース間のしきい値
電圧の影響が従来の半導体集積回路よりも小さくなり、
電源電圧が２Ｖ以下になっても第１および第２の出力ト
ランジスタが安定に動作するので、出力トランジスタの
動作マージンが広くなる。
１／２の電圧にほぼ等しい基準電圧Ｖref から、第１の
カレントミラー回路付きオペアンプ１０ａ内のＮＭＯＳ
トランジスタ１２のゲート−ソース間のしきい値電圧Ｖ
thを差し引いた電圧が、ＮＭＯＳトランジスタ１２の入
力電圧となる。換言すれば、Ｖcc／２の入力電圧に影響
を与えるのは、一つのＭＯＳトランジスタのしきい値電
圧Ｖthのみである。それゆえに、上記の第１の実施例で
は、ＭＯＳトランジスタのゲート−ソース間のしきい値
電圧の影響が従来の半導体集積回路よりも小さくなり、
電源電圧が２Ｖ以下になっても第１および第２の出力ト
ランジスタが安定に動作するので、出力トランジスタの
動作マージンが広くなる。
【００６４】図３は、本発明の第２の実施例の構成を示
す回路図である。ここでは、前述の第１の実施例の構成
に、基準電圧Ｖref より低い出力電圧Ｖprを取り出すた
めの複数の定電圧生成用抵抗（分割抵抗）３ａ、４ａお
よび５ａが付加されている。前述の第１の実施例では、
基準電圧Ｖref がごく低い場合にカレントミラー回路付
きオペアンプが動作しなくなる場合が考えられるので、
図３に示す第２の実施例では、このような場合に対処す
るために、複数の定電圧生成用抵抗３ａ〜５ａを設ける
ようにしている。
す回路図である。ここでは、前述の第１の実施例の構成
に、基準電圧Ｖref より低い出力電圧Ｖprを取り出すた
めの複数の定電圧生成用抵抗（分割抵抗）３ａ、４ａお
よび５ａが付加されている。前述の第１の実施例では、
基準電圧Ｖref がごく低い場合にカレントミラー回路付
きオペアンプが動作しなくなる場合が考えられるので、
図３に示す第２の実施例では、このような場合に対処す
るために、複数の定電圧生成用抵抗３ａ〜５ａを設ける
ようにしている。
【００６５】図３の実施例において、第１のカレントミ
ラー回路付きオペアンプ３０ａおよび第２のカレントミ
ラー回路付きオペアンプ３０ｂの構成は、前述の第１の
実施例のカレントミラー回路付きオペアンプの構成と同
じである。すなわち、本発明の第１のオペアンプ１は、
入力電圧と基準電圧Ｖref との電位差を増幅する第１の
カレントミラー回路付きオペアンプ３０ａにより構成さ
れる。また一方で、本発明の第２のオペアンプ２は、入
力電圧と基準電圧Ｖref との電位差を増幅する第２のカ
レントミラー回路付きオペアンプ３０ｂにより構成され
る。上記の第１のカレントミラー回路付きオペアンプ３
０ａおよび第２のカレントミラー回路付きオペアンプ３
０ｂは、同じ回路構成を有している。
ラー回路付きオペアンプ３０ａおよび第２のカレントミ
ラー回路付きオペアンプ３０ｂの構成は、前述の第１の
実施例のカレントミラー回路付きオペアンプの構成と同
じである。すなわち、本発明の第１のオペアンプ１は、
入力電圧と基準電圧Ｖref との電位差を増幅する第１の
カレントミラー回路付きオペアンプ３０ａにより構成さ
れる。また一方で、本発明の第２のオペアンプ２は、入
力電圧と基準電圧Ｖref との電位差を増幅する第２のカ
レントミラー回路付きオペアンプ３０ｂにより構成され
る。上記の第１のカレントミラー回路付きオペアンプ３
０ａおよび第２のカレントミラー回路付きオペアンプ３
０ｂは、同じ回路構成を有している。
【００６６】さらに、図３において、第１のカレントミ
ラー回路付きオペアンプ３０ａは、差動増幅器として機
能する一対のＮＭＯＳトランジスタ３２、３３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ３４と、一対のＮＭＯＳトラ
ンジスタ３２、３３の一方のＮＭＯＳトランジスタ３２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ３０、３１とを備えてい
る。また一方で、第２のカレントミラー回路付きオペア
ンプ３０ｂは、差動増幅器として機能する一対のＮＭＯ
Ｓトランジスタ３７、３８と、カレントミラー回路付き
オペアンプ全体の電流源として機能するＮＭＯＳトラン
ジスタ３９と、一対のＮＭＯＳトランジスタ３７、３８
の一方のＮＭＯＳトランジスタ３７に流れる電流を調整
するためのカレントミラー接続形式の２つのＰＭＯＳト
ランジスタ３５、３６とを備えている。
ラー回路付きオペアンプ３０ａは、差動増幅器として機
能する一対のＮＭＯＳトランジスタ３２、３３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ３４と、一対のＮＭＯＳトラ
ンジスタ３２、３３の一方のＮＭＯＳトランジスタ３２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ３０、３１とを備えてい
る。また一方で、第２のカレントミラー回路付きオペア
ンプ３０ｂは、差動増幅器として機能する一対のＮＭＯ
Ｓトランジスタ３７、３８と、カレントミラー回路付き
オペアンプ全体の電流源として機能するＮＭＯＳトラン
ジスタ３９と、一対のＮＭＯＳトランジスタ３７、３８
の一方のＮＭＯＳトランジスタ３７に流れる電流を調整
するためのカレントミラー接続形式の２つのＰＭＯＳト
ランジスタ３５、３６とを備えている。
【００６７】さらに、図３においては、基準電圧Ｖref
が、第１のカレントミラー回路付きオペアンプ３０ａに
おける一対のＮＭＯＳトランジスタ３２、３３の一方の
ＮＭＯＳトランジスタ３２のゲートに入力され、ノード
Ｎ２１の電圧（例えば、電源電圧Ｖccの１／２の電圧）
と基準電圧Ｖref との電位差が増幅される。さらに、こ
のようにして増幅された電圧が、一方のＮＭＯＳトラン
ジスタ３２のドレインから出力される。さらに、一対の
ＮＭＯＳトランジスタ３２、３３の一方のトランジスタ
３２のドレインは、ＰＭＯＳトランジスタからなる第１
の出力トランジスタ２２ａのゲートに接続される。この
第１の出力トランジスタ２２ａは、図２に示した第１の
出力トランジスタ２１ａとほぼ同じ機能を有する。
が、第１のカレントミラー回路付きオペアンプ３０ａに
おける一対のＮＭＯＳトランジスタ３２、３３の一方の
ＮＭＯＳトランジスタ３２のゲートに入力され、ノード
Ｎ２１の電圧（例えば、電源電圧Ｖccの１／２の電圧）
と基準電圧Ｖref との電位差が増幅される。さらに、こ
のようにして増幅された電圧が、一方のＮＭＯＳトラン
ジスタ３２のドレインから出力される。さらに、一対の
ＮＭＯＳトランジスタ３２、３３の一方のトランジスタ
３２のドレインは、ＰＭＯＳトランジスタからなる第１
の出力トランジスタ２２ａのゲートに接続される。この
第１の出力トランジスタ２２ａは、図２に示した第１の
出力トランジスタ２１ａとほぼ同じ機能を有する。
【００６８】また一方で、上記基準電圧と同じ基準電圧
Ｖref が、第２のカレントミラー回路付きオペアンプ３
０ｂにおける一対のＮＭＯＳトランジスタ３７、３８の
一方のＮＭＯＳトランジスタ３７のゲートに入力され、
ノードＮ２１の電圧と基準電圧Ｖref との電位差が増幅
される。このようにして増幅された電圧が、一方のＮＭ
ＯＳトランジスタ３７のドレインから出力される。さら
に、一対のＮＭＯＳトランジスタ３７、３８の一方のト
ランジスタ３７のドレインは、ＮＭＯＳトランジスタか
らなる第２の出力トランジスタ２２ｂのゲートに接続さ
れる。この第２の出力トランジスタ２２ｂは、図２に示
した第２の出力トランジスタ２１ｂとほぼ同じ機能を有
する。
Ｖref が、第２のカレントミラー回路付きオペアンプ３
０ｂにおける一対のＮＭＯＳトランジスタ３７、３８の
一方のＮＭＯＳトランジスタ３７のゲートに入力され、
ノードＮ２１の電圧と基準電圧Ｖref との電位差が増幅
される。このようにして増幅された電圧が、一方のＮＭ
ＯＳトランジスタ３７のドレインから出力される。さら
に、一対のＮＭＯＳトランジスタ３７、３８の一方のト
ランジスタ３７のドレインは、ＮＭＯＳトランジスタか
らなる第２の出力トランジスタ２２ｂのゲートに接続さ
れる。この第２の出力トランジスタ２２ｂは、図２に示
した第２の出力トランジスタ２１ｂとほぼ同じ機能を有
する。
【００６９】さらに、図３において、第１の出力トラン
ジスタ２２ａのソースは、上記基準電圧Ｖref より高い
電源電圧Ｖccを有する第１の電源に接続され、第１の出
力トランジスタ２２ａのドレインは、共通のノードＮ２
２に接続される。また一方で、第２の出力トランジスタ
２２ｂのソースは、上記基準電圧Ｖref より低い電源電
圧Ｖssを有する第２の電源に接続され、第２の出力トラ
ンジスタ２２ｂのドレインは、共通のノードＮ２２に接
続される。さらに、この共通のノードＮ２２は、定電圧
生成用抵抗４ａを介して、第１のカレントミラー回路付
きオペアンプ内の他方のＮＭＯＳトランジスタ３３のゲ
ート、および第２のカレントミラー回路付きオペアンプ
内の他方のＮＭＯＳトランジスタ３８のゲートに接続さ
れる。上記第１の出力トランジスタ２２ａのゲートに入
力される電圧の電圧レベルに応じて第１の出力トランジ
スタ２２ａのドレインから出力電圧Ｖprが出力される。
この出力電圧Ｖprは、定電圧生成用抵抗４ａを介して、
共通のノードＮ２２からＮＭＯＳトランジスタ３３のゲ
ート（ノードＮ２１）へフィードバックされる。また一
方で、上記第２の出力トランジスタ２２ｂのゲートに入
力される電圧の電圧レベルに応じて第２の出力トランジ
スタ２２ｂのソースから出力電圧Ｖprが出力される。こ
の出力電圧Ｖprは、定電圧生成用抵抗４ａを介して、共
通のノードＮ２２からＮＭＯＳトランジスタ３８のゲー
トへフィードバックされる。
ジスタ２２ａのソースは、上記基準電圧Ｖref より高い
電源電圧Ｖccを有する第１の電源に接続され、第１の出
力トランジスタ２２ａのドレインは、共通のノードＮ２
２に接続される。また一方で、第２の出力トランジスタ
２２ｂのソースは、上記基準電圧Ｖref より低い電源電
圧Ｖssを有する第２の電源に接続され、第２の出力トラ
ンジスタ２２ｂのドレインは、共通のノードＮ２２に接
続される。さらに、この共通のノードＮ２２は、定電圧
生成用抵抗４ａを介して、第１のカレントミラー回路付
きオペアンプ内の他方のＮＭＯＳトランジスタ３３のゲ
ート、および第２のカレントミラー回路付きオペアンプ
内の他方のＮＭＯＳトランジスタ３８のゲートに接続さ
れる。上記第１の出力トランジスタ２２ａのゲートに入
力される電圧の電圧レベルに応じて第１の出力トランジ
スタ２２ａのドレインから出力電圧Ｖprが出力される。
この出力電圧Ｖprは、定電圧生成用抵抗４ａを介して、
共通のノードＮ２２からＮＭＯＳトランジスタ３３のゲ
ート（ノードＮ２１）へフィードバックされる。また一
方で、上記第２の出力トランジスタ２２ｂのゲートに入
力される電圧の電圧レベルに応じて第２の出力トランジ
スタ２２ｂのソースから出力電圧Ｖprが出力される。こ
の出力電圧Ｖprは、定電圧生成用抵抗４ａを介して、共
通のノードＮ２２からＮＭＯＳトランジスタ３８のゲー
トへフィードバックされる。
【００７０】さらに、図３において、ノードＮ２１にお
ける電圧の電圧レベルが、上記基準電圧Ｖref の電圧レ
ベルよりも低くなった場合を想定する。この場合、第１
のカレントミラー回路付きオペアンプ３０ａにおける他
方のＮＭＯＳトランジスタ３３のゲート−ソース間の電
圧が小さくなってＰＭＯＳトランジスタ３１からＮＭＯ
Ｓトランジスタ３３へ供給される電流が減少する。第１
のカレントミラー回路付きオペアンプ３０ａ全体を流れ
る電流は、電流源として機能するＮＭＯＳトランジスタ
３４により決まっているために、ＰＭＯＳトランジスタ
３１からＮＭＯＳトランジスタ３３へ供給される電流が
減少したときは、ＰＭＯＳトランジスタ３０からＮＭＯ
Ｓトランジスタ３２へ供給される電流が増加する。この
ために、ＮＭＯＳトランジスタ３２のドレインの電位、
すなわち、ＰＭＯＳトランジスタからなる第１の出力ト
ランジスタ２２ａのゲートの電位が下がる。この結果、
第１の出力トランジスタ２２ａのゲート−ソース間の電
圧がしきい値電圧よりも大きくなって第１の出力トラン
ジスタ２２ａが動作状態になり、上記ノードＮ２１にお
ける電圧が上記基準電圧に等しくなるまで上記ノードＮ
２１における電圧の電圧レベルを上げるように動作す
る。
ける電圧の電圧レベルが、上記基準電圧Ｖref の電圧レ
ベルよりも低くなった場合を想定する。この場合、第１
のカレントミラー回路付きオペアンプ３０ａにおける他
方のＮＭＯＳトランジスタ３３のゲート−ソース間の電
圧が小さくなってＰＭＯＳトランジスタ３１からＮＭＯ
Ｓトランジスタ３３へ供給される電流が減少する。第１
のカレントミラー回路付きオペアンプ３０ａ全体を流れ
る電流は、電流源として機能するＮＭＯＳトランジスタ
３４により決まっているために、ＰＭＯＳトランジスタ
３１からＮＭＯＳトランジスタ３３へ供給される電流が
減少したときは、ＰＭＯＳトランジスタ３０からＮＭＯ
Ｓトランジスタ３２へ供給される電流が増加する。この
ために、ＮＭＯＳトランジスタ３２のドレインの電位、
すなわち、ＰＭＯＳトランジスタからなる第１の出力ト
ランジスタ２２ａのゲートの電位が下がる。この結果、
第１の出力トランジスタ２２ａのゲート−ソース間の電
圧がしきい値電圧よりも大きくなって第１の出力トラン
ジスタ２２ａが動作状態になり、上記ノードＮ２１にお
ける電圧が上記基準電圧に等しくなるまで上記ノードＮ
２１における電圧の電圧レベルを上げるように動作す
る。
【００７１】さらに、この場合、第２のカレントミラー
回路付きオペアンプ３０ｂにおける他方のＮＭＯＳトラ
ンジスタ３８のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ３６からＮＭＯＳトランジスタ３
８へ供給される電流が減少する。第２のカレントミラー
回路付きオペアンプ３０ｂ全体を流れる電流は、電流源
として機能するＮＭＯＳトランジスタ３９により決まっ
ているために、ＰＭＯＳトランジスタ３６からＮＭＯＳ
トランジスタ３８へ供給される電流が減少したときは、
ＰＭＯＳトランジスタ３５からＮＭＯＳトランジスタ３
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ３７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２２ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２２ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２２ｂが非
動作状態になる。
回路付きオペアンプ３０ｂにおける他方のＮＭＯＳトラ
ンジスタ３８のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ３６からＮＭＯＳトランジスタ３
８へ供給される電流が減少する。第２のカレントミラー
回路付きオペアンプ３０ｂ全体を流れる電流は、電流源
として機能するＮＭＯＳトランジスタ３９により決まっ
ているために、ＰＭＯＳトランジスタ３６からＮＭＯＳ
トランジスタ３８へ供給される電流が減少したときは、
ＰＭＯＳトランジスタ３５からＮＭＯＳトランジスタ３
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ３７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２２ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２２ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２２ｂが非
動作状態になる。
【００７２】また一方で、上記ノードＮ２１における電
圧の電圧レベルが、上記基準電圧Ｖref の電圧レベルよ
りも高くなった場合を想定する。この場合、第２のカレ
ントミラー回路付きオペアンプ３０ｂにおける他方のＮ
ＭＯＳトランジスタ３８のゲート−ソース間の電圧が大
きくなってＰＭＯＳトランジスタ３６からＮＭＯＳトラ
ンジスタ３８へ供給される電流が増加する。これによっ
て、ＰＭＯＳトランジスタ３５からＮＭＯＳトランジス
タ３７へ供給される電流が減少する。このために、ＮＭ
ＯＳトランジスタ３７のドレインの電位、すなわち、Ｎ
ＭＯＳトランジスタからなる第２の出力トランジスタ２
２ｂのゲートの電位が上がる。この結果、第２の出力ト
ランジスタ２２ｂのゲート−ソース間の電圧がしきい値
電圧よりも大きくなって第２の出力トランジスタ２２ｂ
が動作状態になり、上記ノードＮ２１における電圧が上
記基準電圧に等しくなるまで上記ノードＮ２１における
電圧の電圧レベルを下げるように動作する。
圧の電圧レベルが、上記基準電圧Ｖref の電圧レベルよ
りも高くなった場合を想定する。この場合、第２のカレ
ントミラー回路付きオペアンプ３０ｂにおける他方のＮ
ＭＯＳトランジスタ３８のゲート−ソース間の電圧が大
きくなってＰＭＯＳトランジスタ３６からＮＭＯＳトラ
ンジスタ３８へ供給される電流が増加する。これによっ
て、ＰＭＯＳトランジスタ３５からＮＭＯＳトランジス
タ３７へ供給される電流が減少する。このために、ＮＭ
ＯＳトランジスタ３７のドレインの電位、すなわち、Ｎ
ＭＯＳトランジスタからなる第２の出力トランジスタ２
２ｂのゲートの電位が上がる。この結果、第２の出力ト
ランジスタ２２ｂのゲート−ソース間の電圧がしきい値
電圧よりも大きくなって第２の出力トランジスタ２２ｂ
が動作状態になり、上記ノードＮ２１における電圧が上
記基準電圧に等しくなるまで上記ノードＮ２１における
電圧の電圧レベルを下げるように動作する。
【００７３】さらに、この場合、第１のカレントミラー
回路付きオペアンプ３０ａにおける他方のＮＭＯＳトラ
ンジスタ３３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ３１からＮＭＯＳトランジスタ３
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ３０からＮＭＯＳトランジスタ３２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ３２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２２ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２２ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２２ａが非動作状
態になる。
回路付きオペアンプ３０ａにおける他方のＮＭＯＳトラ
ンジスタ３３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ３１からＮＭＯＳトランジスタ３
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ３０からＮＭＯＳトランジスタ３２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ３２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２２ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２２ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２２ａが非動作状
態になる。
【００７４】さらに、図３の実施例においては、直列に
接続された３つの定電圧生成用抵抗３ａ、４ａおよび５
ａにより内部電源電圧Ｖint を分圧することによって、
基準電圧Ｖref よりも低い電圧値の出力電圧Ｖprを生成
するようにしている。より詳しくいえば、抵抗値ｒ１の
定電圧生成用抵抗３ａと抵抗値ｒ２の定電圧生成用抵抗
４ａとの接続点に対応するノードＮ２１が、基準電圧Ｖ
ref に概ね等しい電圧になっている。また一方で、抵抗
値ｒ２の定電圧生成用抵抗４ａと抵抗値ｒ３の定電圧生
成用抵抗５ａとの接続点に対応する共通のノードＮ２２
から、基準電圧Ｖref よりも低い出力電圧Ｖprが取り出
される。換言すれば、３つの定電圧生成用抵抗３ａ、４
ａおよび５ａからなる調整用抵抗によって共通のノード
Ｎ２２の出力電圧Ｖprのレベルをシフトし、ノードＮ２
１に供給するようにしている。
接続された３つの定電圧生成用抵抗３ａ、４ａおよび５
ａにより内部電源電圧Ｖint を分圧することによって、
基準電圧Ｖref よりも低い電圧値の出力電圧Ｖprを生成
するようにしている。より詳しくいえば、抵抗値ｒ１の
定電圧生成用抵抗３ａと抵抗値ｒ２の定電圧生成用抵抗
４ａとの接続点に対応するノードＮ２１が、基準電圧Ｖ
ref に概ね等しい電圧になっている。また一方で、抵抗
値ｒ２の定電圧生成用抵抗４ａと抵抗値ｒ３の定電圧生
成用抵抗５ａとの接続点に対応する共通のノードＮ２２
から、基準電圧Ｖref よりも低い出力電圧Ｖprが取り出
される。換言すれば、３つの定電圧生成用抵抗３ａ、４
ａおよび５ａからなる調整用抵抗によって共通のノード
Ｎ２２の出力電圧Ｖprのレベルをシフトし、ノードＮ２
１に供給するようにしている。
【００７５】要約すれば、上記ノードＮ２１における電
圧が基準電圧Ｖref よりも低い場合には、上記第１のカ
レントミラー回路付きオペアンプ３０ａ内のＮＭＯＳト
ランジスタ３２のドレインの電位が下がってノードＮ２
２の出力電圧が上昇するように上記第１の出力トランジ
スタ２２ａが動作する。また一方で、上記ノードＮ２１
における電圧が基準電圧Ｖref よりも高い場合には、上
記第２のカレントミラー回路付きオペアンプ３０ｂ内の
ＮＭＯＳトランジスタ３７のドレインの電位が上がって
ノードＮ２２の出力電圧が下降するように上記第２の出
力トランジスタ２２ｂが動作する。
圧が基準電圧Ｖref よりも低い場合には、上記第１のカ
レントミラー回路付きオペアンプ３０ａ内のＮＭＯＳト
ランジスタ３２のドレインの電位が下がってノードＮ２
２の出力電圧が上昇するように上記第１の出力トランジ
スタ２２ａが動作する。また一方で、上記ノードＮ２１
における電圧が基準電圧Ｖref よりも高い場合には、上
記第２のカレントミラー回路付きオペアンプ３０ｂ内の
ＮＭＯＳトランジスタ３７のドレインの電位が上がって
ノードＮ２２の出力電圧が下降するように上記第２の出
力トランジスタ２２ｂが動作する。
【００７６】ここで、ノードＮ２１の電圧をＶg とした
場合、Ｖg ＝Ｖref なので、基準電圧Ｖref と出力電圧
Ｖprとの関係は、次の式（１）により表される。 Ｖpr＝ｒ３・Ｖref ／（ｒ２＋ｒ３） …（１） 換言すれば、上記の第２の実施例では、第１のカレント
ミラー回路付きオペアンプ３０ａおよび第２のカレント
ミラー回路付きオペアンプ３０ｂは、ノードＮ２１の電
圧Ｖg と基準電圧Ｖref とが等しくなるように、第１の
出力トランジスタ２２ａおよび第２の出力トランジスタ
２２ｂをそれぞれ駆動することになる。このときに、ノ
ードＮ２１の電圧Ｖg と、共通のノードＮ２２の定電圧
生成用抵抗３ａ〜５ａを選定することによって、カレン
トミラー回路付きオペアンプが動作しやすい基準電圧Ｖ
ref を設定すると共に、基準電圧Ｖref よりも低い電圧
値を有する所望の出力電圧Ｖprを正確に得ることができ
る。
場合、Ｖg ＝Ｖref なので、基準電圧Ｖref と出力電圧
Ｖprとの関係は、次の式（１）により表される。 Ｖpr＝ｒ３・Ｖref ／（ｒ２＋ｒ３） …（１） 換言すれば、上記の第２の実施例では、第１のカレント
ミラー回路付きオペアンプ３０ａおよび第２のカレント
ミラー回路付きオペアンプ３０ｂは、ノードＮ２１の電
圧Ｖg と基準電圧Ｖref とが等しくなるように、第１の
出力トランジスタ２２ａおよび第２の出力トランジスタ
２２ｂをそれぞれ駆動することになる。このときに、ノ
ードＮ２１の電圧Ｖg と、共通のノードＮ２２の定電圧
生成用抵抗３ａ〜５ａを選定することによって、カレン
トミラー回路付きオペアンプが動作しやすい基準電圧Ｖ
ref を設定すると共に、基準電圧Ｖref よりも低い電圧
値を有する所望の出力電圧Ｖprを正確に得ることができ
る。
【００７７】図４は、本発明の第３の実施例の構成を示
す回路図である。この第３の実施例に係る半導体集積回
路は、前述の第２の実施例において、出力電圧Ｖprの電
圧レベルを検出する際に不感帯を設けるようにしたもの
である。図４に示したように、第１のオペアンプおよび
第２のオペアンプに共通の基準電圧Ｖref を付与する
と、第１の出力トランジスタおよび第２の出力トランジ
スタを貫通する貫通電流が流れてしまうおそれが生ず
る。このような事態に対処するために、図４に示す第３
の実施例では、互いに電圧値が異なる第１の基準電圧Ｖ
ref1および第２の基準電圧Ｖref2を第１および第２のオ
ペアンプにそれぞれ供給することによって、出力電圧Ｖ
prの電圧レベルがある範囲に入った場合には、２つの出
力トランジスタのいずれの動作も停止するようになって
いる。ここで、上記の不感帯を確実に設けるためには、
Ｖref1＜Ｖref2の関係にすることが必要である。
す回路図である。この第３の実施例に係る半導体集積回
路は、前述の第２の実施例において、出力電圧Ｖprの電
圧レベルを検出する際に不感帯を設けるようにしたもの
である。図４に示したように、第１のオペアンプおよび
第２のオペアンプに共通の基準電圧Ｖref を付与する
と、第１の出力トランジスタおよび第２の出力トランジ
スタを貫通する貫通電流が流れてしまうおそれが生ず
る。このような事態に対処するために、図４に示す第３
の実施例では、互いに電圧値が異なる第１の基準電圧Ｖ
ref1および第２の基準電圧Ｖref2を第１および第２のオ
ペアンプにそれぞれ供給することによって、出力電圧Ｖ
prの電圧レベルがある範囲に入った場合には、２つの出
力トランジスタのいずれの動作も停止するようになって
いる。ここで、上記の不感帯を確実に設けるためには、
Ｖref1＜Ｖref2の関係にすることが必要である。
【００７８】図４の実施例において、第１のカレントミ
ラー回路付きオペアンプ４０ａおよび第２のカレントミ
ラー回路付きオペアンプ４０ｂの構成は、前述の第２の
実施例のカレントミラー回路付きオペアンプの構成と同
じである。すなわち、本発明の第１のオペアンプ１は、
入力電圧と第１の基準電圧Ｖref1との電位差を増幅する
第１のカレントミラー回路付きオペアンプ４０ａにより
構成される。また一方で、本発明の第２のオペアンプ２
は、入力電圧と第２の基準電圧Ｖref2との電位差を増幅
する第２のカレントミラー回路付きオペアンプ４０ｂに
より構成される。上記の第１のカレントミラー回路付き
オペアンプ４０ａおよび第２のカレントミラー回路付き
オペアンプ４０ｂは、同じ回路構成を有している。
ラー回路付きオペアンプ４０ａおよび第２のカレントミ
ラー回路付きオペアンプ４０ｂの構成は、前述の第２の
実施例のカレントミラー回路付きオペアンプの構成と同
じである。すなわち、本発明の第１のオペアンプ１は、
入力電圧と第１の基準電圧Ｖref1との電位差を増幅する
第１のカレントミラー回路付きオペアンプ４０ａにより
構成される。また一方で、本発明の第２のオペアンプ２
は、入力電圧と第２の基準電圧Ｖref2との電位差を増幅
する第２のカレントミラー回路付きオペアンプ４０ｂに
より構成される。上記の第１のカレントミラー回路付き
オペアンプ４０ａおよび第２のカレントミラー回路付き
オペアンプ４０ｂは、同じ回路構成を有している。
【００７９】さらに、図４において、第１のカレントミ
ラー回路付きオペアンプ４０ａは、差動増幅器として機
能する一対のＮＭＯＳトランジスタ４２、４３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ４４と、一対のＮＭＯＳトラ
ンジスタ４２、４３の一方のＮＭＯＳトランジスタ４２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ４０、４１とを備えてい
る。また一方で、第２のカレントミラー回路付きオペア
ンプ４０ｂは、増幅器として機能する一対のＮＭＯＳト
ランジスタ４７、４８と、カレントミラー回路付きオペ
アンプ全体の電流源として機能するＮＭＯＳトランジス
タ４９と、一対のＮＭＯＳトランジスタ４７、４８の一
方のＮＭＯＳトランジスタ４７に流れる電流を調整する
ためのカレントミラー接続形式の２つのＰＭＯＳトラン
ジスタ４５、４６とを備えている。
ラー回路付きオペアンプ４０ａは、差動増幅器として機
能する一対のＮＭＯＳトランジスタ４２、４３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ４４と、一対のＮＭＯＳトラ
ンジスタ４２、４３の一方のＮＭＯＳトランジスタ４２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ４０、４１とを備えてい
る。また一方で、第２のカレントミラー回路付きオペア
ンプ４０ｂは、増幅器として機能する一対のＮＭＯＳト
ランジスタ４７、４８と、カレントミラー回路付きオペ
アンプ全体の電流源として機能するＮＭＯＳトランジス
タ４９と、一対のＮＭＯＳトランジスタ４７、４８の一
方のＮＭＯＳトランジスタ４７に流れる電流を調整する
ためのカレントミラー接続形式の２つのＰＭＯＳトラン
ジスタ４５、４６とを備えている。
【００８０】さらに、図４においては、第１の基準電圧
Ｖref1が、第１のカレントミラー回路付きオペアンプ４
０ａにおける一対のＮＭＯＳトランジスタ４２、４３の
一方のＮＭＯＳトランジスタ４２のゲートに入力され、
ノードＮ２１の電圧（例えば、電源電圧Ｖccの１／２の
電圧）と第１の基準電圧Ｖref1との電位差が増幅され
る。さらに、このようにして増幅された電圧が、一方の
ＮＭＯＳトランジスタ４２のドレインから出力される。
さらに、一対のＮＭＯＳトランジスタ４２、４３の一方
のトランジスタ４２のドレインは、ＰＭＯＳトランジス
タからなる第１の出力トランジスタ２３ａのゲートに接
続される。この第１の出力トランジスタ２３ａは、図２
に示した第１の出力トランジスタ２１ａとほぼ同じ機能
を有する。
Ｖref1が、第１のカレントミラー回路付きオペアンプ４
０ａにおける一対のＮＭＯＳトランジスタ４２、４３の
一方のＮＭＯＳトランジスタ４２のゲートに入力され、
ノードＮ２１の電圧（例えば、電源電圧Ｖccの１／２の
電圧）と第１の基準電圧Ｖref1との電位差が増幅され
る。さらに、このようにして増幅された電圧が、一方の
ＮＭＯＳトランジスタ４２のドレインから出力される。
さらに、一対のＮＭＯＳトランジスタ４２、４３の一方
のトランジスタ４２のドレインは、ＰＭＯＳトランジス
タからなる第１の出力トランジスタ２３ａのゲートに接
続される。この第１の出力トランジスタ２３ａは、図２
に示した第１の出力トランジスタ２１ａとほぼ同じ機能
を有する。
【００８１】また一方で、第２の基準電圧Ｖref2が、第
２のカレントミラー回路付きオペアンプ４０ｂにおける
一対のＮＭＯＳトランジスタ４７、４８の一方のＮＭＯ
Ｓトランジスタ４７のゲートに入力され、ノードＮ２１
の電圧と第２の基準電圧Ｖref2との電位差が増幅され
る。このようにして増幅された電圧が、一方のＮＭＯＳ
トランジスタ４７のドレインから出力される。さらに、
一対のＮＭＯＳトランジスタ４７、４８の一方のトラン
ジスタ４７のドレインは、ＮＭＯＳトランジスタからな
る第２の出力トランジスタ２３ｂのゲートに接続され
る。この第２の出力トランジスタ２３ｂは、図２に示し
た第２の出力トランジスタ２１ｂとほぼ同じ機能を有す
る。
２のカレントミラー回路付きオペアンプ４０ｂにおける
一対のＮＭＯＳトランジスタ４７、４８の一方のＮＭＯ
Ｓトランジスタ４７のゲートに入力され、ノードＮ２１
の電圧と第２の基準電圧Ｖref2との電位差が増幅され
る。このようにして増幅された電圧が、一方のＮＭＯＳ
トランジスタ４７のドレインから出力される。さらに、
一対のＮＭＯＳトランジスタ４７、４８の一方のトラン
ジスタ４７のドレインは、ＮＭＯＳトランジスタからな
る第２の出力トランジスタ２３ｂのゲートに接続され
る。この第２の出力トランジスタ２３ｂは、図２に示し
た第２の出力トランジスタ２１ｂとほぼ同じ機能を有す
る。
【００８２】さらに、図４において、第１の出力トラン
ジスタ２３ａのソースは、上記第２の基準電圧Ｖref2よ
り高い電源電圧Ｖccを有する第１の電源に接続され、第
１の出力トランジスタ２２ａのドレインは、共通のノー
ドＮ２２に接続される。また一方で、第２の出力トラン
ジスタ２３ｂのソースは、上記第１の基準電圧Ｖref1よ
り低い電源電圧Ｖssを有する第２の電源に接続され、第
２の出力トランジスタ２３ｂのドレインは、共通のノー
ドＮ２２に接続される。さらに、この共通のノードＮ２
２は、後述の定電圧生成用抵抗４ｂを介して、第１のカ
レントミラー回路付きオペアンプ内の他方のＮＭＯＳト
ランジスタ４３のゲート、および第２のカレントミラー
回路付きオペアンプ内の他方のＮＭＯＳトランジスタ４
８のゲートに接続される。上記第１の出力トランジスタ
２３ａのゲートに入力される電圧の電圧レベルに応じて
第１の出力トランジスタ２３ａのソースから出力電圧Ｖ
prが出力される。この出力電圧Ｖprは、後述の定電圧生
成用抵抗４ｂを介して、共通のノードＮ２２からＮＭＯ
Ｓトランジスタ４３のゲート（ノードＮ２１）へフィー
ドバックされる。また一方で、上記第２の出力トランジ
スタ２３ｂのゲートに入力される電圧の電圧レベルに応
じて第２の出力トランジスタ２３ｂのソースから出力電
圧Ｖprが出力される。この出力電圧Ｖprは、後述の定電
圧生成用抵抗４ｂを介して、共通のノードＮ２２からＮ
ＭＯＳトランジスタ４８のゲートへフィードバックされ
る。
ジスタ２３ａのソースは、上記第２の基準電圧Ｖref2よ
り高い電源電圧Ｖccを有する第１の電源に接続され、第
１の出力トランジスタ２２ａのドレインは、共通のノー
ドＮ２２に接続される。また一方で、第２の出力トラン
ジスタ２３ｂのソースは、上記第１の基準電圧Ｖref1よ
り低い電源電圧Ｖssを有する第２の電源に接続され、第
２の出力トランジスタ２３ｂのドレインは、共通のノー
ドＮ２２に接続される。さらに、この共通のノードＮ２
２は、後述の定電圧生成用抵抗４ｂを介して、第１のカ
レントミラー回路付きオペアンプ内の他方のＮＭＯＳト
ランジスタ４３のゲート、および第２のカレントミラー
回路付きオペアンプ内の他方のＮＭＯＳトランジスタ４
８のゲートに接続される。上記第１の出力トランジスタ
２３ａのゲートに入力される電圧の電圧レベルに応じて
第１の出力トランジスタ２３ａのソースから出力電圧Ｖ
prが出力される。この出力電圧Ｖprは、後述の定電圧生
成用抵抗４ｂを介して、共通のノードＮ２２からＮＭＯ
Ｓトランジスタ４３のゲート（ノードＮ２１）へフィー
ドバックされる。また一方で、上記第２の出力トランジ
スタ２３ｂのゲートに入力される電圧の電圧レベルに応
じて第２の出力トランジスタ２３ｂのソースから出力電
圧Ｖprが出力される。この出力電圧Ｖprは、後述の定電
圧生成用抵抗４ｂを介して、共通のノードＮ２２からＮ
ＭＯＳトランジスタ４８のゲートへフィードバックされ
る。
【００８３】さらに、図４において、ノードＮ２１にお
ける電圧の電圧レベルが、第１の基準電圧Ｖref1の電圧
レベルよりも低くなった場合を想定する。この場合、第
１のカレントミラー回路付きオペアンプ４０ａにおける
他方のＮＭＯＳトランジスタ４３のゲート−ソース間の
電圧が小さくなってＰＭＯＳトランジスタ４１からＮＭ
ＯＳトランジスタ４３へ供給される電流が減少する。第
１のカレントミラー回路付きオペアンプ４０ａ全体を流
れる電流は、電流源として機能するＮＭＯＳトランジス
タ４４により決まっているために、ＰＭＯＳトランジス
タ４１からＮＭＯＳトランジスタ４３へ供給される電流
が減少したときは、ＰＭＯＳトランジスタ４０からＮＭ
ＯＳトランジスタ４２へ供給される電流が増加する。こ
のために、ＮＭＯＳトランジスタ４２のドレインの電
位、すなわち、ＰＭＯＳトランジスタからなる第１の出
力トランジスタ２３ａのゲートの電位が下がる。この結
果、第１の出力トランジスタ２３ａのゲート−ソース間
の電圧がしきい値電圧よりも大きくなって第１の出力ト
ランジスタ２３ａが動作状態になり、上記ノードＮ２１
における電圧が上記第１の基準電圧Ｖref1に等しくなる
まで上記ノードＮ２２における電圧の電圧レベルを上げ
るように動作する。
ける電圧の電圧レベルが、第１の基準電圧Ｖref1の電圧
レベルよりも低くなった場合を想定する。この場合、第
１のカレントミラー回路付きオペアンプ４０ａにおける
他方のＮＭＯＳトランジスタ４３のゲート−ソース間の
電圧が小さくなってＰＭＯＳトランジスタ４１からＮＭ
ＯＳトランジスタ４３へ供給される電流が減少する。第
１のカレントミラー回路付きオペアンプ４０ａ全体を流
れる電流は、電流源として機能するＮＭＯＳトランジス
タ４４により決まっているために、ＰＭＯＳトランジス
タ４１からＮＭＯＳトランジスタ４３へ供給される電流
が減少したときは、ＰＭＯＳトランジスタ４０からＮＭ
ＯＳトランジスタ４２へ供給される電流が増加する。こ
のために、ＮＭＯＳトランジスタ４２のドレインの電
位、すなわち、ＰＭＯＳトランジスタからなる第１の出
力トランジスタ２３ａのゲートの電位が下がる。この結
果、第１の出力トランジスタ２３ａのゲート−ソース間
の電圧がしきい値電圧よりも大きくなって第１の出力ト
ランジスタ２３ａが動作状態になり、上記ノードＮ２１
における電圧が上記第１の基準電圧Ｖref1に等しくなる
まで上記ノードＮ２２における電圧の電圧レベルを上げ
るように動作する。
【００８４】さらに、この場合、第２のカレントミラー
回路付きオペアンプ４０ｂにおける他方のＮＭＯＳトラ
ンジスタ４８のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ４６からＮＭＯＳトランジスタ４
８へ供給される電流が減少する。第２のカレントミラー
回路付きオペアンプ４０ｂ全体を流れる電流は、電流源
として機能するＮＭＯＳトランジスタ４９により決まっ
ているために、ＰＭＯＳトランジスタ４６からＮＭＯＳ
トランジスタ４８へ供給される電流が減少したときは、
ＰＭＯＳトランジスタ４５からＮＭＯＳトランジスタ４
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ４７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２３ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２３ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２３ｂが非
動作状態になる。
回路付きオペアンプ４０ｂにおける他方のＮＭＯＳトラ
ンジスタ４８のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ４６からＮＭＯＳトランジスタ４
８へ供給される電流が減少する。第２のカレントミラー
回路付きオペアンプ４０ｂ全体を流れる電流は、電流源
として機能するＮＭＯＳトランジスタ４９により決まっ
ているために、ＰＭＯＳトランジスタ４６からＮＭＯＳ
トランジスタ４８へ供給される電流が減少したときは、
ＰＭＯＳトランジスタ４５からＮＭＯＳトランジスタ４
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ４７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２３ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２３ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２３ｂが非
動作状態になる。
【００８５】また一方で、上記ノードＮ２１における電
圧の電圧レベルが、第２の基準電圧Ｖref2の電圧レベル
よりも高くなった場合を想定する。この場合、第２のカ
レントミラー回路付きオペアンプ４０ｂにおける他方の
ＮＭＯＳトランジスタ４８のゲート−ソース間の電圧が
大きくなってＰＭＯＳトランジスタ４６からＮＭＯＳト
ランジスタ４８へ供給される電流が増加する。これによ
って、ＰＭＯＳトランジスタ４５からＮＭＯＳトランジ
スタ４７へ供給される電流が減少する。このために、Ｎ
ＭＯＳトランジスタ４７のドレインの電位、すなわち、
ＮＭＯＳトランジスタからなる第２の出力トランジスタ
２３ｂのゲートの電位が上がる。この結果、第２の出力
トランジスタ２３ｂのゲート−ソース間の電圧がしきい
値電圧よりも大きくなって第２の出力トランジスタ２３
ｂが動作状態になり、上記ノードＮ２１における電圧が
上記第２の基準電圧Ｖref2に等しくなるまで上記ノード
Ｎ２２における電圧の出力電圧の電圧レベルを下げるよ
うに動作する。
圧の電圧レベルが、第２の基準電圧Ｖref2の電圧レベル
よりも高くなった場合を想定する。この場合、第２のカ
レントミラー回路付きオペアンプ４０ｂにおける他方の
ＮＭＯＳトランジスタ４８のゲート−ソース間の電圧が
大きくなってＰＭＯＳトランジスタ４６からＮＭＯＳト
ランジスタ４８へ供給される電流が増加する。これによ
って、ＰＭＯＳトランジスタ４５からＮＭＯＳトランジ
スタ４７へ供給される電流が減少する。このために、Ｎ
ＭＯＳトランジスタ４７のドレインの電位、すなわち、
ＮＭＯＳトランジスタからなる第２の出力トランジスタ
２３ｂのゲートの電位が上がる。この結果、第２の出力
トランジスタ２３ｂのゲート−ソース間の電圧がしきい
値電圧よりも大きくなって第２の出力トランジスタ２３
ｂが動作状態になり、上記ノードＮ２１における電圧が
上記第２の基準電圧Ｖref2に等しくなるまで上記ノード
Ｎ２２における電圧の出力電圧の電圧レベルを下げるよ
うに動作する。
【００８６】さらに、この場合、第１のカレントミラー
回路付きオペアンプ４０ａにおける他方のＮＭＯＳトラ
ンジスタ４３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ４１からＮＭＯＳトランジスタ４
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ４０からＮＭＯＳトランジスタ４２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ４２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２３ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２３ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２３ａが非動作状
態になる。
回路付きオペアンプ４０ａにおける他方のＮＭＯＳトラ
ンジスタ４３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ４１からＮＭＯＳトランジスタ４
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ４０からＮＭＯＳトランジスタ４２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ４２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２３ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２３ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２３ａが非動作状
態になる。
【００８７】さらに、図４の実施例においては、直列に
接続された３つの定電圧生成用抵抗３ｂ、４ｂおよび５
ｂにより内部電源電圧Ｖint を分圧することによって、
第１の基準電圧Ｖref1よりも低い電圧値の出力電圧Ｖpr
を生成するようにしている。これらの定電圧生成用抵抗
３ｂ、４ｂおよび５ｂは、前述の図３の定電圧生成用抵
抗３ａ、４ａおよび５ａとほぼ同じ機能を有する。より
詳しくいえば、定電圧生成用抵抗３ｂと定電圧生成用抵
抗４ｂとの接続点に対応するノードＮ２１の電圧は、第
１の基準電圧Ｖref1と第２の基準電圧Ｖref2との間の電
圧値を有する電圧になる。また一方で、定電圧生成用抵
抗４ｂと定電圧生成用抵抗５ｂとの接続点に対応する共
通のノードＮ２２から、上記の電圧値を有する電圧より
も低い出力電圧Ｖprが取り出される。
接続された３つの定電圧生成用抵抗３ｂ、４ｂおよび５
ｂにより内部電源電圧Ｖint を分圧することによって、
第１の基準電圧Ｖref1よりも低い電圧値の出力電圧Ｖpr
を生成するようにしている。これらの定電圧生成用抵抗
３ｂ、４ｂおよび５ｂは、前述の図３の定電圧生成用抵
抗３ａ、４ａおよび５ａとほぼ同じ機能を有する。より
詳しくいえば、定電圧生成用抵抗３ｂと定電圧生成用抵
抗４ｂとの接続点に対応するノードＮ２１の電圧は、第
１の基準電圧Ｖref1と第２の基準電圧Ｖref2との間の電
圧値を有する電圧になる。また一方で、定電圧生成用抵
抗４ｂと定電圧生成用抵抗５ｂとの接続点に対応する共
通のノードＮ２２から、上記の電圧値を有する電圧より
も低い出力電圧Ｖprが取り出される。
【００８８】要約すれば、上記ノードＮ２１における電
圧が第１の基準電圧Ｖref1よりも低い場合には、上記第
１のカレントミラー回路付きオペアンプ４０ａ内のＮＭ
ＯＳトランジスタ４２のドレインの電位が下がってノー
ドＮ２２の出力電圧が上昇するように上記第１の出力ト
ランジスタ２３ａが動作する。また一方で、上記ノード
Ｎ２１における電圧が第２の基準電圧Ｖref2よりも高い
場合には、上記第２のカレントミラー回路付きオペアン
プ４０ｂ内のＮＭＯＳトランジスタ４７のドレインの電
位が上がってノードＮ２２の出力電圧が下降するように
上記第２の出力トランジスタ２３ｂが動作する。
圧が第１の基準電圧Ｖref1よりも低い場合には、上記第
１のカレントミラー回路付きオペアンプ４０ａ内のＮＭ
ＯＳトランジスタ４２のドレインの電位が下がってノー
ドＮ２２の出力電圧が上昇するように上記第１の出力ト
ランジスタ２３ａが動作する。また一方で、上記ノード
Ｎ２１における電圧が第２の基準電圧Ｖref2よりも高い
場合には、上記第２のカレントミラー回路付きオペアン
プ４０ｂ内のＮＭＯＳトランジスタ４７のドレインの電
位が上がってノードＮ２２の出力電圧が下降するように
上記第２の出力トランジスタ２３ｂが動作する。
【００８９】前述したように、上記の第１のカレントミ
ラー回路付きオペアンプ４０ａおよび第２のカレントミ
ラー回路付きオペアンプ４０ｂにより検出された電圧レ
ベルが第１の基準電圧Ｖref1と第２の基準電圧Ｖref2と
の間にある場合には、不感帯となって２つの出力トラン
ジスタのいずれの動作も停止するようになる。図５は、
図４の実施例の構成に使用される基準電圧発生回路の一
例を示す回路図である。
ラー回路付きオペアンプ４０ａおよび第２のカレントミ
ラー回路付きオペアンプ４０ｂにより検出された電圧レ
ベルが第１の基準電圧Ｖref1と第２の基準電圧Ｖref2と
の間にある場合には、不感帯となって２つの出力トラン
ジスタのいずれの動作も停止するようになる。図５は、
図４の実施例の構成に使用される基準電圧発生回路の一
例を示す回路図である。
【００９０】図５に示す基準電圧発生回路においては、
直列に接続された３つの基準電圧生成用抵抗（分割抵
抗）６、７および８により内部電源電圧Ｖint を分圧す
ることによって、Ｖref1＜Ｖref2の関係がいつでも保証
されるような第１の基準電圧Ｖref1および第１の基準電
圧Ｖref2を生成するようにしている。より詳しくいえ
ば、最も高い電圧レベルの位置にある基準電圧生成用抵
抗６と基準電圧生成用抵抗７との接続点から、第２の基
準電圧Ｖref2が確実に取り出される。また一方で、最も
低い電圧レベルの位置にある基準電圧生成用抵抗８と基
準電圧生成用抵抗７との接続点から、第２の基準電圧Ｖ
ref2よりも低い第１の基準電圧Ｖref1が確実に取り出さ
れる。さらに、これらの基準電圧生成用抵抗６〜８を同
じ材料（例えば、拡散抵抗やポリシリコン等）により作
製すれば、内部電源電圧Ｖint に対して、温度や製造上
のばらつきに関係なく、一定の比で第１の基準電圧Ｖre
f1および第２の基準電圧Ｖref2を生成することが可能に
なる。
直列に接続された３つの基準電圧生成用抵抗（分割抵
抗）６、７および８により内部電源電圧Ｖint を分圧す
ることによって、Ｖref1＜Ｖref2の関係がいつでも保証
されるような第１の基準電圧Ｖref1および第１の基準電
圧Ｖref2を生成するようにしている。より詳しくいえ
ば、最も高い電圧レベルの位置にある基準電圧生成用抵
抗６と基準電圧生成用抵抗７との接続点から、第２の基
準電圧Ｖref2が確実に取り出される。また一方で、最も
低い電圧レベルの位置にある基準電圧生成用抵抗８と基
準電圧生成用抵抗７との接続点から、第２の基準電圧Ｖ
ref2よりも低い第１の基準電圧Ｖref1が確実に取り出さ
れる。さらに、これらの基準電圧生成用抵抗６〜８を同
じ材料（例えば、拡散抵抗やポリシリコン等）により作
製すれば、内部電源電圧Ｖint に対して、温度や製造上
のばらつきに関係なく、一定の比で第１の基準電圧Ｖre
f1および第２の基準電圧Ｖref2を生成することが可能に
なる。
【００９１】図６は、本発明の第４の実施例の構成を示
す回路図である。この第４の実施例では、本発明のオペ
アンプを、前述の図２〜図４のカレントミラー回路付き
オペアンプとは異なる種類のオペアンプにより実現して
いる。図６に示す第４の実施例においても、図５に示し
た基準電圧発生回路と同じように、直列に接続された３
つの基準電圧生成用抵抗６ａ、７ａおよび８ａにより内
部電源電圧Ｖint を分圧することによって、Ｖref1＜Ｖ
ref2の関係がいつでも保証されるような第１の基準電圧
Ｖref1および第１の基準電圧Ｖref2を生成するようにし
ている。これらの基準電圧生成用抵抗６ａ、７ａおよび
８ａは、図５に示した基準電圧生成用抵抗６、７および
８とほぼ同じ機能を有する。
す回路図である。この第４の実施例では、本発明のオペ
アンプを、前述の図２〜図４のカレントミラー回路付き
オペアンプとは異なる種類のオペアンプにより実現して
いる。図６に示す第４の実施例においても、図５に示し
た基準電圧発生回路と同じように、直列に接続された３
つの基準電圧生成用抵抗６ａ、７ａおよび８ａにより内
部電源電圧Ｖint を分圧することによって、Ｖref1＜Ｖ
ref2の関係がいつでも保証されるような第１の基準電圧
Ｖref1および第１の基準電圧Ｖref2を生成するようにし
ている。これらの基準電圧生成用抵抗６ａ、７ａおよび
８ａは、図５に示した基準電圧生成用抵抗６、７および
８とほぼ同じ機能を有する。
【００９２】図６の実施例において、本発明の第１およ
び第２のオペアンプは、それぞれ、入力電圧と第１の基
準電圧Ｖref1との電位差を増幅する第１のカレントミラ
ー回路付きオペアンプ５０ａ、および入力電圧と第２の
基準電圧Ｖref2との電位差を増幅する第２のカレントミ
ラー回路付きオペアンプ５０ｂによって実現される。た
だし、これらの第１のカレントミラー回路付きオペアン
プ５０ａおよび第２のカレントミラー回路付きオペアン
プ５０ｂの構成は、前述の図２〜図４のカレントミラー
回路付きオペアンプとは異なる。
び第２のオペアンプは、それぞれ、入力電圧と第１の基
準電圧Ｖref1との電位差を増幅する第１のカレントミラ
ー回路付きオペアンプ５０ａ、および入力電圧と第２の
基準電圧Ｖref2との電位差を増幅する第２のカレントミ
ラー回路付きオペアンプ５０ｂによって実現される。た
だし、これらの第１のカレントミラー回路付きオペアン
プ５０ａおよび第２のカレントミラー回路付きオペアン
プ５０ｂの構成は、前述の図２〜図４のカレントミラー
回路付きオペアンプとは異なる。
【００９３】さらに、第１のカレントミラー回路付きオ
ペアンプ５０ａは、差動増幅器として機能し、かつ、カ
レントミラー接続形式にて接続される一対のＮＭＯＳト
ランジスタ５２、５３を備えている。これらのＮＭＯＳ
トランジスタ５２、５３は、それぞれＰＭＯＳトランジ
スタ５０、５１を介して、第２の基準電圧Ｖref2よりも
高い電源電圧Ｖccを有する第１の電源に接続される。ま
た一方で、第２のカレントミラー回路付きオペアンプ５
０ｂは、差動増幅器として機能し、かつ、カレントミラ
ー接続形式にて接続される一対のＮＭＯＳトランジスタ
５６、５７を備えている。これらのＮＭＯＳトランジス
タ５６、５７は、それぞれＰＭＯＳトランジスタ５４、
５５を介して、電源電圧Ｖccを有する第１の電源に接続
される。
ペアンプ５０ａは、差動増幅器として機能し、かつ、カ
レントミラー接続形式にて接続される一対のＮＭＯＳト
ランジスタ５２、５３を備えている。これらのＮＭＯＳ
トランジスタ５２、５３は、それぞれＰＭＯＳトランジ
スタ５０、５１を介して、第２の基準電圧Ｖref2よりも
高い電源電圧Ｖccを有する第１の電源に接続される。ま
た一方で、第２のカレントミラー回路付きオペアンプ５
０ｂは、差動増幅器として機能し、かつ、カレントミラ
ー接続形式にて接続される一対のＮＭＯＳトランジスタ
５６、５７を備えている。これらのＮＭＯＳトランジス
タ５６、５７は、それぞれＰＭＯＳトランジスタ５４、
５５を介して、電源電圧Ｖccを有する第１の電源に接続
される。
【００９４】さらに、図６においては、第１の基準電圧
Ｖref1が、第１のカレントミラー回路付きオペアンプ５
０ａにおける一対のＮＭＯＳトランジスタ５２、５３の
一方のＮＭＯＳトランジスタ５２のソースに入力され、
出力電圧Ｖpr（例えば、電源電圧Ｖccの１／２の電圧）
と第１の基準電圧Ｖref1との電位差が増幅される。さら
に、このようにして増幅された電圧が、一方のＮＭＯＳ
トランジスタ５２のドレインから出力される。さらに、
一対のＮＭＯＳトランジスタ５２、５３の一方のトラン
ジスタ５２のドレインは、ＰＭＯＳトランジスタからな
る第１の出力トランジスタ２４ａのゲートに接続され
る。この第１の出力トランジスタ２４ａは、図２に示し
た第１の出力トランジスタ２１ａとほぼ同じ機能を有す
る。
Ｖref1が、第１のカレントミラー回路付きオペアンプ５
０ａにおける一対のＮＭＯＳトランジスタ５２、５３の
一方のＮＭＯＳトランジスタ５２のソースに入力され、
出力電圧Ｖpr（例えば、電源電圧Ｖccの１／２の電圧）
と第１の基準電圧Ｖref1との電位差が増幅される。さら
に、このようにして増幅された電圧が、一方のＮＭＯＳ
トランジスタ５２のドレインから出力される。さらに、
一対のＮＭＯＳトランジスタ５２、５３の一方のトラン
ジスタ５２のドレインは、ＰＭＯＳトランジスタからな
る第１の出力トランジスタ２４ａのゲートに接続され
る。この第１の出力トランジスタ２４ａは、図２に示し
た第１の出力トランジスタ２１ａとほぼ同じ機能を有す
る。
【００９５】また一方で、第２の基準電圧Ｖref2が、第
２のカレントミラー回路付きオペアンプ５０ｂにおける
一対のＮＭＯＳトランジスタ５６、５７の一方のＮＭＯ
Ｓトランジスタ５６のゲートに入力され、出力電圧Ｖpr
と第２の基準電圧Ｖref2との電位差が増幅される。この
ようにして増幅された電圧が、一方のＮＭＯＳトランジ
スタ５７のドレインから出力される。さらに、一対のＮ
ＭＯＳトランジスタ５６、５７の一方のトランジスタ５
６のドレインは、ＮＭＯＳトランジスタからなる第２の
出力トランジスタ２４ｂのゲートに接続される。この第
２の出力トランジスタ２４ｂは、図２に示した第２の出
力トランジスタ２１ｂとほぼ同じ機能を有する。
２のカレントミラー回路付きオペアンプ５０ｂにおける
一対のＮＭＯＳトランジスタ５６、５７の一方のＮＭＯ
Ｓトランジスタ５６のゲートに入力され、出力電圧Ｖpr
と第２の基準電圧Ｖref2との電位差が増幅される。この
ようにして増幅された電圧が、一方のＮＭＯＳトランジ
スタ５７のドレインから出力される。さらに、一対のＮ
ＭＯＳトランジスタ５６、５７の一方のトランジスタ５
６のドレインは、ＮＭＯＳトランジスタからなる第２の
出力トランジスタ２４ｂのゲートに接続される。この第
２の出力トランジスタ２４ｂは、図２に示した第２の出
力トランジスタ２１ｂとほぼ同じ機能を有する。
【００９６】さらに、図６において、第１の出力トラン
ジスタ２４ａのソースは、電源電圧Ｖccを有する第１の
電源に接続され、第１の出力トランジスタ２４ａのドレ
インは、共通のノードに接続される。また一方で、第２
の出力トランジスタ２４ｂのソースは、電源電圧Ｖssを
有する第２の電源に接続され、第２の出力トランジスタ
２４ｂのドレインは、共通のノードに接続される。さら
に、この共通のノードは、第１のカレントミラー回路付
きオペアンプ内の他方のＮＭＯＳトランジスタ５３のソ
ース、および第２のカレントミラー回路付きオペアンプ
内の他方のＮＭＯＳトランジスタ５７のソースに接続さ
れる。上記第１の出力トランジスタ２４ａのゲートに入
力される電圧の電圧レベルに応じて第１の出力トランジ
スタ２４ａのドレインから出力電圧Ｖprが出力される。
この出力電圧Ｖprは、ＮＭＯＳトランジスタ５３のソー
スへフィードバックされる。また一方で、上記第２の出
力トランジスタ２４ｂのゲートに入力される電圧の電圧
レベルに応じて第２の出力トランジスタ２４ｂのドレイ
ンから出力電圧Ｖprが出力される。この出力電圧Ｖpr
は、ＮＭＯＳトランジスタ５７のソースへフィードバッ
クされる。
ジスタ２４ａのソースは、電源電圧Ｖccを有する第１の
電源に接続され、第１の出力トランジスタ２４ａのドレ
インは、共通のノードに接続される。また一方で、第２
の出力トランジスタ２４ｂのソースは、電源電圧Ｖssを
有する第２の電源に接続され、第２の出力トランジスタ
２４ｂのドレインは、共通のノードに接続される。さら
に、この共通のノードは、第１のカレントミラー回路付
きオペアンプ内の他方のＮＭＯＳトランジスタ５３のソ
ース、および第２のカレントミラー回路付きオペアンプ
内の他方のＮＭＯＳトランジスタ５７のソースに接続さ
れる。上記第１の出力トランジスタ２４ａのゲートに入
力される電圧の電圧レベルに応じて第１の出力トランジ
スタ２４ａのドレインから出力電圧Ｖprが出力される。
この出力電圧Ｖprは、ＮＭＯＳトランジスタ５３のソー
スへフィードバックされる。また一方で、上記第２の出
力トランジスタ２４ｂのゲートに入力される電圧の電圧
レベルに応じて第２の出力トランジスタ２４ｂのドレイ
ンから出力電圧Ｖprが出力される。この出力電圧Ｖpr
は、ＮＭＯＳトランジスタ５７のソースへフィードバッ
クされる。
【００９７】さらに、図６において、上記出力電圧Ｖpr
の電圧レベルが、第１の基準電圧Ｖref1の電圧レベルよ
りも低くなった場合を想定する。この場合、第１のカレ
ントミラー回路付きオペアンプ５０ａにおける他方のＮ
ＭＯＳトランジスタ５３のソースの電位が下がってゲー
ト−ソース間の電圧が大きくなるので、ＰＭＯＳトラン
ジスタ５１からＮＭＯＳトランジスタ５３へ供給される
電流が増加する。このために、ＮＭＯＳトランジスタ５
３のドレインの電位、すなわち、ＰＭＯＳトランジスタ
からなる第１の出力トランジスタ２４ａのゲートの電位
が下がる。この結果、第１の出力トランジスタ２４ａの
ゲート−ソース間の電圧がしきい値電圧よりも大きくな
って第１の出力トランジスタ２４ａが動作状態になり、
上記出力電圧の電圧レベルを上げるように動作する。
の電圧レベルが、第１の基準電圧Ｖref1の電圧レベルよ
りも低くなった場合を想定する。この場合、第１のカレ
ントミラー回路付きオペアンプ５０ａにおける他方のＮ
ＭＯＳトランジスタ５３のソースの電位が下がってゲー
ト−ソース間の電圧が大きくなるので、ＰＭＯＳトラン
ジスタ５１からＮＭＯＳトランジスタ５３へ供給される
電流が増加する。このために、ＮＭＯＳトランジスタ５
３のドレインの電位、すなわち、ＰＭＯＳトランジスタ
からなる第１の出力トランジスタ２４ａのゲートの電位
が下がる。この結果、第１の出力トランジスタ２４ａの
ゲート−ソース間の電圧がしきい値電圧よりも大きくな
って第１の出力トランジスタ２４ａが動作状態になり、
上記出力電圧の電圧レベルを上げるように動作する。
【００９８】さらに、この場合、第２のカレントミラー
回路付きオペアンプ５０ｂにおける他方のＮＭＯＳトラ
ンジスタ５７のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ５５からＮＭＯＳトランジスタ５
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ５７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２４ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２３ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２４ｂが非
動作状態になる。
回路付きオペアンプ５０ｂにおける他方のＮＭＯＳトラ
ンジスタ５７のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ５５からＮＭＯＳトランジスタ５
７へ供給される電流が増加する。このために、ＮＭＯＳ
トランジスタ５７のドレインの電位、すなわち、ＮＭＯ
Ｓトランジスタからなる第２の出力トランジスタ２４ｂ
のゲートの電位が下がる。この結果、第２の出力トラン
ジスタ２３ｂのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第２の出力トランジスタ２４ｂが非
動作状態になる。
【００９９】また一方で、上記出力電圧Ｖprの電圧レベ
ルが、第２の基準電圧Ｖref2の電圧レベルよりも高くな
った場合を想定する。この場合、第２のカレントミラー
回路付きオペアンプ５０ｂにおける他方のＮＭＯＳトラ
ンジスタ５７のソースの電位が上がってゲート−ソース
間の電圧が小さくなるので、ＰＭＯＳトランジスタ５５
からＮＭＯＳトランジスタ５７へ供給される電流が減少
する。このために、ＮＭＯＳトランジスタ５７のドレイ
ンの電位、すなわち、ＮＭＯＳトランジスタからなる第
２の出力トランジスタ２４ｂのゲートの電位が上がる。
この結果、第２の出力トランジスタ２４ｂのゲート−ソ
ース間の電圧がしきい値電圧よりも大きくなって第２の
出力トランジスタ２４ｂが動作状態になり、上記出力電
圧の電圧レベルを下げるように動作する。
ルが、第２の基準電圧Ｖref2の電圧レベルよりも高くな
った場合を想定する。この場合、第２のカレントミラー
回路付きオペアンプ５０ｂにおける他方のＮＭＯＳトラ
ンジスタ５７のソースの電位が上がってゲート−ソース
間の電圧が小さくなるので、ＰＭＯＳトランジスタ５５
からＮＭＯＳトランジスタ５７へ供給される電流が減少
する。このために、ＮＭＯＳトランジスタ５７のドレイ
ンの電位、すなわち、ＮＭＯＳトランジスタからなる第
２の出力トランジスタ２４ｂのゲートの電位が上がる。
この結果、第２の出力トランジスタ２４ｂのゲート−ソ
ース間の電圧がしきい値電圧よりも大きくなって第２の
出力トランジスタ２４ｂが動作状態になり、上記出力電
圧の電圧レベルを下げるように動作する。
【０１００】さらに、この場合、第１のカレントミラー
回路付きオペアンプ５０ａにおける他方のＮＭＯＳトラ
ンジスタ５３のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ５１からＮＭＯＳトランジスタ５
３へ供給される電流が減少する。このために、ＮＭＯＳ
トランジスタ５３のドレインの電位、すなわち、ＰＭＯ
Ｓトランジスタからなる第１の出力トランジスタ２４ａ
のゲートの電位が上がる。この結果、第１の出力トラン
ジスタ２４ａのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第１の出力トランジスタ２４ａが非
動作状態になる。
回路付きオペアンプ５０ａにおける他方のＮＭＯＳトラ
ンジスタ５３のゲート−ソース間の電圧が小さくなって
ＰＭＯＳトランジスタ５１からＮＭＯＳトランジスタ５
３へ供給される電流が減少する。このために、ＮＭＯＳ
トランジスタ５３のドレインの電位、すなわち、ＰＭＯ
Ｓトランジスタからなる第１の出力トランジスタ２４ａ
のゲートの電位が上がる。この結果、第１の出力トラン
ジスタ２４ａのゲート−ソース間の電圧がしきい値電圧
よりも小さくなって第１の出力トランジスタ２４ａが非
動作状態になる。
【０１０１】要約すれば、上記の第１のカレントミラー
回路付きオペアンプ４０ａおよび第２のカレントミラー
回路付きオペアンプ４０ｂにより検出された電圧レベル
が第１の基準電圧Ｖref1よりも低い場合には、上記第１
のカレントミラー回路付きオペアンプ５０ａ内のＮＭＯ
Ｓトランジスタ５３のドレインの電位が下がって出力電
圧が上昇するように上記第１の出力トランジスタ２４ａ
が動作する。
回路付きオペアンプ４０ａおよび第２のカレントミラー
回路付きオペアンプ４０ｂにより検出された電圧レベル
が第１の基準電圧Ｖref1よりも低い場合には、上記第１
のカレントミラー回路付きオペアンプ５０ａ内のＮＭＯ
Ｓトランジスタ５３のドレインの電位が下がって出力電
圧が上昇するように上記第１の出力トランジスタ２４ａ
が動作する。
【０１０２】また一方で、上記の第１のカレントミラー
回路付きオペアンプ４０ａおよび第２のカレントミラー
回路付きオペアンプ４０ｂにより検出された電圧レベル
が第２の基準電圧Ｖref2よりも高い場合には、上記第２
のカレントミラー回路付きオペアンプ５０ｂ内のＮＭＯ
Ｓトランジスタ５７のドレインの電位が上がって出力電
圧が下降するように上記第２の出力トランジスタ２４ｂ
が動作する。
回路付きオペアンプ４０ａおよび第２のカレントミラー
回路付きオペアンプ４０ｂにより検出された電圧レベル
が第２の基準電圧Ｖref2よりも高い場合には、上記第２
のカレントミラー回路付きオペアンプ５０ｂ内のＮＭＯ
Ｓトランジスタ５７のドレインの電位が上がって出力電
圧が下降するように上記第２の出力トランジスタ２４ｂ
が動作する。
【０１０３】上記の第４の実施例においても、前述の第
３の実施例の場合と同じように、上記の第１のカレント
ミラー回路付きオペアンプ５０ａおよび第２のカレント
ミラー回路付きオペアンプ５０ｂにより検出された電圧
レベルが第１の基準電圧Ｖref1と第２の基準電圧Ｖref2
との間にある場合には、不感帯となって２つの出力トラ
ンジスタのいずれの動作も停止するようになる。
３の実施例の場合と同じように、上記の第１のカレント
ミラー回路付きオペアンプ５０ａおよび第２のカレント
ミラー回路付きオペアンプ５０ｂにより検出された電圧
レベルが第１の基準電圧Ｖref1と第２の基準電圧Ｖref2
との間にある場合には、不感帯となって２つの出力トラ
ンジスタのいずれの動作も停止するようになる。
【０１０４】図７は、本発明の第５の実施例の構成を示
す回路図である。この第５の実施例に係る半導体集積回
路は、図６に示した第４の実施例に貫通電流防止用ダイ
オード２５ｃを追加したものである。この貫通電流防止
用ダイオード２５ｃ以外の回路構成は、図６の第４の実
施例の回路構成と同じなので、ここでは、貫通電流防止
用ダイオード２５ｃ以外のカレントミラー回路付きオペ
アンプおよび出力トランジスタの詳細な構成を再度説明
することは省略する。
す回路図である。この第５の実施例に係る半導体集積回
路は、図６に示した第４の実施例に貫通電流防止用ダイ
オード２５ｃを追加したものである。この貫通電流防止
用ダイオード２５ｃ以外の回路構成は、図６の第４の実
施例の回路構成と同じなので、ここでは、貫通電流防止
用ダイオード２５ｃ以外のカレントミラー回路付きオペ
アンプおよび出力トランジスタの詳細な構成を再度説明
することは省略する。
【０１０５】一般に、ＮＭＯＳトランジスタのドレイン
の電位が“Ｈ”レベルになっている場合、このドレイン
の電位は、ほぼ電源電圧Ｖccの電圧レベルにほぼ等しく
なる。これに対し、ＮＭＯＳトランジスタのドレインの
電位が“Ｌ”レベルになっている場合、このドレインの
電位は、出力電圧Ｖprより少し高いレベルになる。また
一方で、ＰＭＯＳトランジスタのドレインの電位が
“Ｈ”レベルになっている場合、このドレインの電位
は、電源電圧Ｖccの電圧レベルより少し低いレベルにな
る。これに対し、ＰＭＯＳトランジスタのドレインの電
位が“Ｌ”レベルである場合、この出力側の“Ｌ”レベ
ルは、グランドレベル（０Ｖ）にほぼ等しくなる。
の電位が“Ｈ”レベルになっている場合、このドレイン
の電位は、ほぼ電源電圧Ｖccの電圧レベルにほぼ等しく
なる。これに対し、ＮＭＯＳトランジスタのドレインの
電位が“Ｌ”レベルになっている場合、このドレインの
電位は、出力電圧Ｖprより少し高いレベルになる。また
一方で、ＰＭＯＳトランジスタのドレインの電位が
“Ｈ”レベルになっている場合、このドレインの電位
は、電源電圧Ｖccの電圧レベルより少し低いレベルにな
る。これに対し、ＰＭＯＳトランジスタのドレインの電
位が“Ｌ”レベルである場合、この出力側の“Ｌ”レベ
ルは、グランドレベル（０Ｖ）にほぼ等しくなる。
【０１０６】より具体的にいえば、図７において、第２
のカレントミラー回路付きオペアンプ５０ｂにおけるＮ
ＭＯＳトランジスタ５７が非動作状態になった場合で
も、このＮＭＯＳトランジスタ５７のドレインのレベル
が出力電圧Ｖprよりも少し高くなっている。このため
に、第２のカレントミラー回路付きオペアンプ５０ｂの
出力側におけるＮＭＯＳトランジスタ５７のドレインに
接続された第２の出力トランジスタ２４ｂの入力側のゲ
ートの電位が充分下がらなくなる。この結果、第１の出
力トランジスタ２４ｂのゲート−ソース間の電圧がしき
い値電圧より小さくならず、上記第２の出力トランジス
タ２４ｂが動作状態から非動作状態にならない場合が生
じる。これによって、上記第１の出力トランジスタ２４
ａが動作状態になっているときに、電源電圧Ｖccの第１
の電源から第１の出力トランジスタ２４ａおよび第２の
出力トランジスタ２４ｂを通過して電源電圧Ｖssの第１
の電源に向かって貫通電流が流れるという不都合が生じ
てくる。
のカレントミラー回路付きオペアンプ５０ｂにおけるＮ
ＭＯＳトランジスタ５７が非動作状態になった場合で
も、このＮＭＯＳトランジスタ５７のドレインのレベル
が出力電圧Ｖprよりも少し高くなっている。このため
に、第２のカレントミラー回路付きオペアンプ５０ｂの
出力側におけるＮＭＯＳトランジスタ５７のドレインに
接続された第２の出力トランジスタ２４ｂの入力側のゲ
ートの電位が充分下がらなくなる。この結果、第１の出
力トランジスタ２４ｂのゲート−ソース間の電圧がしき
い値電圧より小さくならず、上記第２の出力トランジス
タ２４ｂが動作状態から非動作状態にならない場合が生
じる。これによって、上記第１の出力トランジスタ２４
ａが動作状態になっているときに、電源電圧Ｖccの第１
の電源から第１の出力トランジスタ２４ａおよび第２の
出力トランジスタ２４ｂを通過して電源電圧Ｖssの第１
の電源に向かって貫通電流が流れるという不都合が生じ
てくる。
【０１０７】図７の第５の実施例は、このような不都合
な事態に対処するために考え出されたものであり、第２
の出力トランジスタ２４ｂと第２の電源との間に貫通電
流防止用ダイオード２５ｃを挿入するようにしたもので
ある。このようにすれば、貫通電流防止用ダイオード２
５ｃによって第１の出力トランジスタ２４ｂのソースの
電位をグランドレベルから少し高くすることができるの
で、第１の出力トランジスタ２４ｂのゲートの電位がグ
ランドレベルから少し高くなっていた場合でも、第１の
出力トランジスタ２４ｂのゲート−ソース間の電圧が実
質的にしきい値電圧より小さくなるので、第２の出力ト
ランジスタ２４ｂを確実に非動作状態にすることが可能
になる。
な事態に対処するために考え出されたものであり、第２
の出力トランジスタ２４ｂと第２の電源との間に貫通電
流防止用ダイオード２５ｃを挿入するようにしたもので
ある。このようにすれば、貫通電流防止用ダイオード２
５ｃによって第１の出力トランジスタ２４ｂのソースの
電位をグランドレベルから少し高くすることができるの
で、第１の出力トランジスタ２４ｂのゲートの電位がグ
ランドレベルから少し高くなっていた場合でも、第１の
出力トランジスタ２４ｂのゲート−ソース間の電圧が実
質的にしきい値電圧より小さくなるので、第２の出力ト
ランジスタ２４ｂを確実に非動作状態にすることが可能
になる。
【０１０８】この結果、ＰＭＯＳトランジスタからなる
第１の出力トランジスタ２４ａが動作状態のときにＮＭ
ＯＳトランジスタからなる第２の出力トランジスタ２４
ｂも動作状態になって、第１の電源から第１の出力トラ
ンジスタ２４ａおよび第２の出力トランジスタ２４ｂを
通過して第２の電源へ貫通電流が流れるのを防止するこ
とが可能になる。
第１の出力トランジスタ２４ａが動作状態のときにＮＭ
ＯＳトランジスタからなる第２の出力トランジスタ２４
ｂも動作状態になって、第１の電源から第１の出力トラ
ンジスタ２４ａおよび第２の出力トランジスタ２４ｂを
通過して第２の電源へ貫通電流が流れるのを防止するこ
とが可能になる。
【０１０９】図８は、本発明の第６の実施例の構成を示
す回路図である。この第６の実施例では、ＮＭＯＳトラ
ンジスタからなる第２の出力トランジスタ２６ｂのゲー
トに、第２のカレントミラー回路付きオペアンプ７０ｂ
内のＰＭＯＳトランジスタ７７のドレインを接続するよ
うにしている。前述したように、ＰＭＯＳトランジスタ
が非動作状態になってそのドレインが“Ｌ”レベルであ
る場合、この“Ｌ”レベルは、グランドレベルにほぼ等
しくなる。したがって、上記のような回路構成にすれ
ば、ＮＭＯＳトランジスタからなる第２の出力トランジ
スタ２６ｂが非動作状態になるときに、上記第２の出力
トランジスタ２６ｂのゲートの電位がグランドレベルに
ほぼ等しくなる。それゆえに、第１の出力トランジスタ
２４ｂのゲート−ソース間の電圧がしきい値電圧より小
さくなり、上記第２の出力トランジスタ２６ｂが確実に
非動作状態になる。
す回路図である。この第６の実施例では、ＮＭＯＳトラ
ンジスタからなる第２の出力トランジスタ２６ｂのゲー
トに、第２のカレントミラー回路付きオペアンプ７０ｂ
内のＰＭＯＳトランジスタ７７のドレインを接続するよ
うにしている。前述したように、ＰＭＯＳトランジスタ
が非動作状態になってそのドレインが“Ｌ”レベルであ
る場合、この“Ｌ”レベルは、グランドレベルにほぼ等
しくなる。したがって、上記のような回路構成にすれ
ば、ＮＭＯＳトランジスタからなる第２の出力トランジ
スタ２６ｂが非動作状態になるときに、上記第２の出力
トランジスタ２６ｂのゲートの電位がグランドレベルに
ほぼ等しくなる。それゆえに、第１の出力トランジスタ
２４ｂのゲート−ソース間の電圧がしきい値電圧より小
さくなり、上記第２の出力トランジスタ２６ｂが確実に
非動作状態になる。
【０１１０】この結果、ＰＭＯＳトランジスタからなる
第１の出力トランジスタ２６ａが動作状態のときにＮＭ
ＯＳトランジスタからなる第２の出力トランジスタ２６
ｂは非動作状態になり、第１の電源から第１の出力トラ
ンジスタ２６ａおよび第２の出力トランジスタ２６ｂを
通過して第２の電源へ貫通電流が流れるのを確実に防止
することができる。
第１の出力トランジスタ２６ａが動作状態のときにＮＭ
ＯＳトランジスタからなる第２の出力トランジスタ２６
ｂは非動作状態になり、第１の電源から第１の出力トラ
ンジスタ２６ａおよび第２の出力トランジスタ２６ｂを
通過して第２の電源へ貫通電流が流れるのを確実に防止
することができる。
【０１１１】ついで、図８の実施例における第１のカレ
ントミラー回路付きオペアンプ７０ａおよび第２のカレ
ントミラー回路付きオペアンプ７０ｂや、その他の関連
する回路の構成を詳しく説明する。図８の実施例におい
て、第１のカレントミラー回路付きオペアンプ７０ａの
構成は、前述の第３の実施例のカレントミラー回路付き
オペアンプの構成と同じである。ただし、第２のカレン
トミラー回路付きオペアンプ７０ｂは、前述の第３の実
施例の場合と異なり、差動増幅器として機能する一対の
トランジスタとして、ＮＭＯＳトランジスタの代わりに
ＰＭＯＳトランジスタを用いている。
ントミラー回路付きオペアンプ７０ａおよび第２のカレ
ントミラー回路付きオペアンプ７０ｂや、その他の関連
する回路の構成を詳しく説明する。図８の実施例におい
て、第１のカレントミラー回路付きオペアンプ７０ａの
構成は、前述の第３の実施例のカレントミラー回路付き
オペアンプの構成と同じである。ただし、第２のカレン
トミラー回路付きオペアンプ７０ｂは、前述の第３の実
施例の場合と異なり、差動増幅器として機能する一対の
トランジスタとして、ＮＭＯＳトランジスタの代わりに
ＰＭＯＳトランジスタを用いている。
【０１１２】さらに、図８において、第１のカレントミ
ラー回路付きオペアンプ７０ａは、差動増幅器として機
能する一対のＰＭＯＳトランジスタ７２、７３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ７４と、一対のＮＭＯＳトラ
ンジスタ７２、７３の一方のＮＭＯＳトランジスタ７２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ７０、７１とを備えてい
る。また一方で、第２のカレントミラー回路付きオペア
ンプ７０ｂは、差動増幅器として機能する一対のＰＭＯ
Ｓトランジスタ７７、７８と、カレントミラー回路付き
オペアンプ全体の電流源として機能するＰＭＯＳトラン
ジスタ７９と、一対のＰＭＯＳトランジスタ７７、７８
の一方のＰＭＯＳトランジスタ７７に流れる電流を調整
するためのカレントミラー接続形式の２つのＮＭＯＳト
ランジスタ７５、７６とを備えている。
ラー回路付きオペアンプ７０ａは、差動増幅器として機
能する一対のＰＭＯＳトランジスタ７２、７３と、カレ
ントミラー回路付きオペアンプ全体の電流源として機能
するＮＭＯＳトランジスタ７４と、一対のＮＭＯＳトラ
ンジスタ７２、７３の一方のＮＭＯＳトランジスタ７２
に流れる電流を調整するためのカレントミラー接続形式
の２つのＰＭＯＳトランジスタ７０、７１とを備えてい
る。また一方で、第２のカレントミラー回路付きオペア
ンプ７０ｂは、差動増幅器として機能する一対のＰＭＯ
Ｓトランジスタ７７、７８と、カレントミラー回路付き
オペアンプ全体の電流源として機能するＰＭＯＳトラン
ジスタ７９と、一対のＰＭＯＳトランジスタ７７、７８
の一方のＰＭＯＳトランジスタ７７に流れる電流を調整
するためのカレントミラー接続形式の２つのＮＭＯＳト
ランジスタ７５、７６とを備えている。
【０１１３】さらに、図８において、第１の基準電圧Ｖ
ref1が、第１のカレントミラー回路付きオペアンプ７０
ａにおける一対のＮＭＯＳトランジスタ７２、７３の一
方のＮＭＯＳトランジスタ７２のゲートに入力され、ノ
ードＮ２１における電圧と第１の基準電圧Ｖref1との電
位差が増幅される。このようにして増幅された電圧が、
一方のＮＭＯＳトランジスタ７２のドレインから出力さ
れる。さらに、一対のＮＭＯＳトランジスタ７２、７３
の一方のＮＭＯＳトランジスタ７２のドレインは、ＰＭ
ＯＳトランジスタからなる第１の出力トランジスタ２６
ａのゲートに接続される。
ref1が、第１のカレントミラー回路付きオペアンプ７０
ａにおける一対のＮＭＯＳトランジスタ７２、７３の一
方のＮＭＯＳトランジスタ７２のゲートに入力され、ノ
ードＮ２１における電圧と第１の基準電圧Ｖref1との電
位差が増幅される。このようにして増幅された電圧が、
一方のＮＭＯＳトランジスタ７２のドレインから出力さ
れる。さらに、一対のＮＭＯＳトランジスタ７２、７３
の一方のＮＭＯＳトランジスタ７２のドレインは、ＰＭ
ＯＳトランジスタからなる第１の出力トランジスタ２６
ａのゲートに接続される。
【０１１４】また一方で、第２の基準電圧Ｖref2が、第
２のカレントミラー回路付きオペアンプ７０ｂにおける
一対のＰＭＯＳトランジスタ７７、７８の一方のＰＭＯ
Ｓトランジスタ７７のゲートに入力され、ノードＮ２１
における電圧と第２の基準電圧Ｖref2との電位差が増幅
される。このようにして増幅された電圧が、一方のＰＭ
ＯＳトランジスタ７７のドレインから出力される。さら
に、一対のＰＭＯＳトランジスタ７７、７８の一方のＰ
ＭＯＳトランジスタ７７のドレインは、ＮＭＯＳトラン
ジスタからなる第２の出力トランジスタ２６ｂのゲート
に接続される。
２のカレントミラー回路付きオペアンプ７０ｂにおける
一対のＰＭＯＳトランジスタ７７、７８の一方のＰＭＯ
Ｓトランジスタ７７のゲートに入力され、ノードＮ２１
における電圧と第２の基準電圧Ｖref2との電位差が増幅
される。このようにして増幅された電圧が、一方のＰＭ
ＯＳトランジスタ７７のドレインから出力される。さら
に、一対のＰＭＯＳトランジスタ７７、７８の一方のＰ
ＭＯＳトランジスタ７７のドレインは、ＮＭＯＳトラン
ジスタからなる第２の出力トランジスタ２６ｂのゲート
に接続される。
【０１１５】さらに、図８において、第１の出力トラン
ジスタ２６ａのソースは、上記第２の基準電圧Ｖref2よ
り高い電源電圧Ｖccを有する第１の電源に接続され、第
１の出力トランジスタ２６ａのドレインは、共通のノー
ドＮ２２に接続される。また一方で、第２の出力トラン
ジスタ２６ｂのソースは、上記第１の基準電圧Ｖref1よ
り低い電源電圧Ｖssを有する第２の電源に接続され、第
２の出力トランジスタ２６ｂのドレインは、共通のノー
ドＮ２２に接続される。さらに、この共通のノードＮ２
２は、定電圧生成用抵抗４ｃおよび４ｄを介して、第１
のカレントミラー回路付きオペアンプ内の他方のＮＭＯ
Ｓトランジスタ７３のゲート、および第２のカレントミ
ラー回路付きオペアンプ内の他方のＰＭＯＳトランジス
タ７８のゲートに接続される。上記第１の出力トランジ
スタ２６ａのゲートに入力される電圧の電圧レベルに応
じて第１の出力トランジスタ２６ａのドレインから出力
電圧Ｖprが出力される。この出力電圧Ｖprは、共通のノ
ードＮ２２から定電圧生成用抵抗４ｄおよび４ｃを介し
てＮＭＯＳトランジスタ７３のゲート（ノードＮ２１）
へフィードバックされる。また一方で、上記第２の出力
トランジスタ２６ｂのゲートに入力される電圧の電圧レ
ベルに応じて第２の出力トランジスタ２６ｂのドレイン
から出力電圧Ｖprが出力される。この出力電圧Ｖprは、
共通のノードＮ２２から定電圧生成用抵抗４ｄおよび４
ｃを介してＰＭＯＳトランジスタ７８のゲートへフィー
ドバックされる。
ジスタ２６ａのソースは、上記第２の基準電圧Ｖref2よ
り高い電源電圧Ｖccを有する第１の電源に接続され、第
１の出力トランジスタ２６ａのドレインは、共通のノー
ドＮ２２に接続される。また一方で、第２の出力トラン
ジスタ２６ｂのソースは、上記第１の基準電圧Ｖref1よ
り低い電源電圧Ｖssを有する第２の電源に接続され、第
２の出力トランジスタ２６ｂのドレインは、共通のノー
ドＮ２２に接続される。さらに、この共通のノードＮ２
２は、定電圧生成用抵抗４ｃおよび４ｄを介して、第１
のカレントミラー回路付きオペアンプ内の他方のＮＭＯ
Ｓトランジスタ７３のゲート、および第２のカレントミ
ラー回路付きオペアンプ内の他方のＰＭＯＳトランジス
タ７８のゲートに接続される。上記第１の出力トランジ
スタ２６ａのゲートに入力される電圧の電圧レベルに応
じて第１の出力トランジスタ２６ａのドレインから出力
電圧Ｖprが出力される。この出力電圧Ｖprは、共通のノ
ードＮ２２から定電圧生成用抵抗４ｄおよび４ｃを介し
てＮＭＯＳトランジスタ７３のゲート（ノードＮ２１）
へフィードバックされる。また一方で、上記第２の出力
トランジスタ２６ｂのゲートに入力される電圧の電圧レ
ベルに応じて第２の出力トランジスタ２６ｂのドレイン
から出力電圧Ｖprが出力される。この出力電圧Ｖprは、
共通のノードＮ２２から定電圧生成用抵抗４ｄおよび４
ｃを介してＰＭＯＳトランジスタ７８のゲートへフィー
ドバックされる。
【０１１６】さらに、図８において、上記ノードＮ２１
における電圧の電圧レベルが、第１の基準電圧Ｖref1の
電圧レベルよりも低くなった場合を想定する。この場
合、第１のカレントミラー回路付きオペアンプ７０ａに
おける他方のＮＭＯＳトランジスタ７３のゲート−ソー
ス間の電圧が小さくなってＰＭＯＳトランジスタ７１か
らＮＭＯＳトランジスタ７３へ供給される電流が減少す
る。第１のカレントミラー回路付きオペアンプ７０ａ全
体を流れる電流は、電流源として機能するＮＭＯＳトラ
ンジスタ７４により決まっているために、ＰＭＯＳトラ
ンジスタ７１からＮＭＯＳトランジスタ７３へ供給され
る電流が減少したときは、ＰＭＯＳトランジスタ７０か
らＮＭＯＳトランジスタ７２へ供給される電流が増加す
る。このために、ＮＭＯＳトランジスタ７２のドレイン
の電位、すなわち、ＰＭＯＳトランジスタからなる第１
の出力トランジスタ２６ａのゲートの電位が下がる。こ
の結果、第１の出力トランジスタ２６ａのゲート−ソー
ス間の電圧がしきい値電圧よりも大きくなって第１の出
力トランジスタ２６ａが動作状態になり、上記出力電圧
Ｖprの電圧レベルを上げるように動作する。
における電圧の電圧レベルが、第１の基準電圧Ｖref1の
電圧レベルよりも低くなった場合を想定する。この場
合、第１のカレントミラー回路付きオペアンプ７０ａに
おける他方のＮＭＯＳトランジスタ７３のゲート−ソー
ス間の電圧が小さくなってＰＭＯＳトランジスタ７１か
らＮＭＯＳトランジスタ７３へ供給される電流が減少す
る。第１のカレントミラー回路付きオペアンプ７０ａ全
体を流れる電流は、電流源として機能するＮＭＯＳトラ
ンジスタ７４により決まっているために、ＰＭＯＳトラ
ンジスタ７１からＮＭＯＳトランジスタ７３へ供給され
る電流が減少したときは、ＰＭＯＳトランジスタ７０か
らＮＭＯＳトランジスタ７２へ供給される電流が増加す
る。このために、ＮＭＯＳトランジスタ７２のドレイン
の電位、すなわち、ＰＭＯＳトランジスタからなる第１
の出力トランジスタ２６ａのゲートの電位が下がる。こ
の結果、第１の出力トランジスタ２６ａのゲート−ソー
ス間の電圧がしきい値電圧よりも大きくなって第１の出
力トランジスタ２６ａが動作状態になり、上記出力電圧
Ｖprの電圧レベルを上げるように動作する。
【０１１７】さらに、この場合、第２のカレントミラー
回路付きオペアンプ７０ｂにおける他方のＰＭＯＳトラ
ンジスタ７８のゲート−ソース間の電圧が大きくなって
ＮＭＯＳトランジスタ７６からＰＭＯＳトランジスタ７
８へ供給される電流が増加する。これによって、ＮＭＯ
Ｓトランジスタ７５からＰＭＯＳトランジスタ７７へ供
給される電流が減少する。このために、ＰＭＯＳトラン
ジスタ７７のドレインの電位、すなわち、ＮＭＯＳトラ
ンジスタからなる第２の出力トランジスタ２６ｂのゲー
トの電位が下がる。この結果、第２の出力トランジスタ
２６ｂのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第２の出力トランジスタ２６ｂが非動作状
態になる。前述したように、ここでは、ＮＭＯＳトラン
ジスタからなる第２の出力トランジスタ２６ｂのゲート
に、ＰＭＯＳトランジスタ７７のドレインを接続してい
るので、第２の出力トランジスタ２６ｂを確実に非動作
状態にすることが可能になる。
回路付きオペアンプ７０ｂにおける他方のＰＭＯＳトラ
ンジスタ７８のゲート−ソース間の電圧が大きくなって
ＮＭＯＳトランジスタ７６からＰＭＯＳトランジスタ７
８へ供給される電流が増加する。これによって、ＮＭＯ
Ｓトランジスタ７５からＰＭＯＳトランジスタ７７へ供
給される電流が減少する。このために、ＰＭＯＳトラン
ジスタ７７のドレインの電位、すなわち、ＮＭＯＳトラ
ンジスタからなる第２の出力トランジスタ２６ｂのゲー
トの電位が下がる。この結果、第２の出力トランジスタ
２６ｂのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第２の出力トランジスタ２６ｂが非動作状
態になる。前述したように、ここでは、ＮＭＯＳトラン
ジスタからなる第２の出力トランジスタ２６ｂのゲート
に、ＰＭＯＳトランジスタ７７のドレインを接続してい
るので、第２の出力トランジスタ２６ｂを確実に非動作
状態にすることが可能になる。
【０１１８】また一方で、上記ノードＮ２１における電
圧の電圧レベルが、第２の基準電圧Ｖref2の電圧レベル
よりも高くなった場合を想定する。この場合、第２のカ
レントミラー回路付きオペアンプ７０ｂにおける他方の
ＰＭＯＳトランジスタ７８のゲート−ソース間の電圧が
小さくなってＮＭＯＳトランジスタ７６からＰＭＯＳト
ランジスタ７８へ供給される電流が減少する。これによ
って、ＮＭＯＳトランジスタ７５からＰＭＯＳトランジ
スタ７７へ供給される電流が増加する。このために、Ｐ
ＭＯＳトランジスタ７７のドレインの電位、すなわち、
ＮＭＯＳトランジスタからなる第２の出力トランジスタ
２６ｂのゲートの電位が上がる。この結果、第２の出力
トランジスタ２６ｂのゲート−ソース間の電圧がしきい
値電圧よりも大きくなって第２の出力トランジスタ２６
ｂが動作状態になり、上記出力電圧Ｖprの電圧レベルを
下げるように動作する。
圧の電圧レベルが、第２の基準電圧Ｖref2の電圧レベル
よりも高くなった場合を想定する。この場合、第２のカ
レントミラー回路付きオペアンプ７０ｂにおける他方の
ＰＭＯＳトランジスタ７８のゲート−ソース間の電圧が
小さくなってＮＭＯＳトランジスタ７６からＰＭＯＳト
ランジスタ７８へ供給される電流が減少する。これによ
って、ＮＭＯＳトランジスタ７５からＰＭＯＳトランジ
スタ７７へ供給される電流が増加する。このために、Ｐ
ＭＯＳトランジスタ７７のドレインの電位、すなわち、
ＮＭＯＳトランジスタからなる第２の出力トランジスタ
２６ｂのゲートの電位が上がる。この結果、第２の出力
トランジスタ２６ｂのゲート−ソース間の電圧がしきい
値電圧よりも大きくなって第２の出力トランジスタ２６
ｂが動作状態になり、上記出力電圧Ｖprの電圧レベルを
下げるように動作する。
【０１１９】さらに、この場合、第１のカレントミラー
回路付きオペアンプ７０ａにおける他方のＮＭＯＳトラ
ンジスタ７３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ７１からＮＭＯＳトランジスタ７
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ７０からＮＭＯＳトランジスタ７２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ７２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２３ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２６ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２６ａが非動作状
態になる。
回路付きオペアンプ７０ａにおける他方のＮＭＯＳトラ
ンジスタ７３のゲート−ソース間の電圧が大きくなって
ＰＭＯＳトランジスタ７１からＮＭＯＳトランジスタ７
３へ供給される電流が増加する。これによって、ＰＭＯ
Ｓトランジスタ７０からＮＭＯＳトランジスタ７２へ供
給される電流が減少する。このために、ＮＭＯＳトラン
ジスタ７２のドレインの電位、すなわち、ＰＭＯＳトラ
ンジスタからなる第１の出力トランジスタ２３ａのゲー
トの電位が上がる。この結果、第１の出力トランジスタ
２６ａのゲート−ソース間の電圧がしきい値電圧よりも
小さくなって第１の出力トランジスタ２６ａが非動作状
態になる。
【０１２０】さらに、図８において、直列に接続された
５つの基準電圧生成用抵抗６ｃ、６ｄ、７ｃ、８ｃおよ
び８ｄにより内部電源電圧Ｖint を分圧することによっ
て、Ｖref1＜Ｖref2の関係がいつでも保証されるような
第１の基準電圧Ｖref1および第１の基準電圧Ｖref2を生
成するようにしている。より詳しくいえば、基準電圧生
成用抵抗６ｄと基準電圧生成用抵抗７ｃとの接続点か
ら、第２の基準電圧Ｖref2が確実に取り出される。また
一方で、より低い電圧レベルの位置にある基準電圧生成
用抵抗７ｃと基準電圧生成用抵抗８ｃとの接続点から、
第２の基準電圧Ｖref2よりも低い第１の基準電圧Ｖref1
が確実に取り出される。
５つの基準電圧生成用抵抗６ｃ、６ｄ、７ｃ、８ｃおよ
び８ｄにより内部電源電圧Ｖint を分圧することによっ
て、Ｖref1＜Ｖref2の関係がいつでも保証されるような
第１の基準電圧Ｖref1および第１の基準電圧Ｖref2を生
成するようにしている。より詳しくいえば、基準電圧生
成用抵抗６ｄと基準電圧生成用抵抗７ｃとの接続点か
ら、第２の基準電圧Ｖref2が確実に取り出される。また
一方で、より低い電圧レベルの位置にある基準電圧生成
用抵抗７ｃと基準電圧生成用抵抗８ｃとの接続点から、
第２の基準電圧Ｖref2よりも低い第１の基準電圧Ｖref1
が確実に取り出される。
【０１２１】さらに、図８において、直列に接続された
４つの定電圧生成用抵抗３ｃ、４ｃ、４ｄおよび５ｃに
より内部電源電圧Ｖint を分圧することによって、第１
の基準電圧Ｖref1よりも低い電圧値の出力電圧Ｖprを生
成するようにしている。これらの定電圧生成用抵抗３ｃ
〜５ｃは、前述の図４の定電圧生成用抵抗３ｂ、４ｂお
よび５ｂとほぼ同じ機能を有する。ここでは、定電圧生
成用抵抗４ｄと定電圧生成用抵抗５ｃとの接続点に対応
する共通のノードＮ２２から、第１の基準電圧Ｖref1よ
りも低い出力電圧Ｖprが取り出される。
４つの定電圧生成用抵抗３ｃ、４ｃ、４ｄおよび５ｃに
より内部電源電圧Ｖint を分圧することによって、第１
の基準電圧Ｖref1よりも低い電圧値の出力電圧Ｖprを生
成するようにしている。これらの定電圧生成用抵抗３ｃ
〜５ｃは、前述の図４の定電圧生成用抵抗３ｂ、４ｂお
よび５ｂとほぼ同じ機能を有する。ここでは、定電圧生
成用抵抗４ｄと定電圧生成用抵抗５ｃとの接続点に対応
する共通のノードＮ２２から、第１の基準電圧Ｖref1よ
りも低い出力電圧Ｖprが取り出される。
【０１２２】要約すれば、上記の第１のカレントミラー
回路付きオペアンプ７０ａおよび第２のカレントミラー
回路付きオペアンプ７０ｂにより検出された電圧レベル
が第１の基準電圧Ｖref1よりも低い場合には、上記第１
のカレントミラー回路付きオペアンプ７０ａ内のＮＭＯ
Ｓトランジスタ７２のドレインの電位が下がってノード
Ｎ２２の出力電圧が上昇するように上記第１の出力トラ
ンジスタ２６ａが動作する。
回路付きオペアンプ７０ａおよび第２のカレントミラー
回路付きオペアンプ７０ｂにより検出された電圧レベル
が第１の基準電圧Ｖref1よりも低い場合には、上記第１
のカレントミラー回路付きオペアンプ７０ａ内のＮＭＯ
Ｓトランジスタ７２のドレインの電位が下がってノード
Ｎ２２の出力電圧が上昇するように上記第１の出力トラ
ンジスタ２６ａが動作する。
【０１２３】また一方で、上記の第１のカレントミラー
回路付きオペアンプ７０ａおよび第２のカレントミラー
回路付きオペアンプ７０ｂにより検出された電圧レベル
が第２の基準電圧Ｖref2よりも高い場合には、上記第２
のカレントミラー回路付きオペアンプ７０ｂ内のＰＭＯ
Ｓトランジスタ７７のドレインの電位が上がってノード
Ｎ２２の出力電圧が下降するように上記第２の出力トラ
ンジスタ２６ｂが動作する。
回路付きオペアンプ７０ａおよび第２のカレントミラー
回路付きオペアンプ７０ｂにより検出された電圧レベル
が第２の基準電圧Ｖref2よりも高い場合には、上記第２
のカレントミラー回路付きオペアンプ７０ｂ内のＰＭＯ
Ｓトランジスタ７７のドレインの電位が上がってノード
Ｎ２２の出力電圧が下降するように上記第２の出力トラ
ンジスタ２６ｂが動作する。
【０１２４】上記の第６の実施例においても、前述の第
３および第４の実施例と同じように、第１の出力トラン
ジスタ２６ａおよび第２の出力トランジスタ２６ｂによ
りそれぞれ検出された電圧レベルが第１の基準電圧Ｖre
f1と第２の基準電圧Ｖref2との間にある場合には、不感
帯となって２つの出力トランジスタのいずれの動作も停
止するようになる。
３および第４の実施例と同じように、第１の出力トラン
ジスタ２６ａおよび第２の出力トランジスタ２６ｂによ
りそれぞれ検出された電圧レベルが第１の基準電圧Ｖre
f1と第２の基準電圧Ｖref2との間にある場合には、不感
帯となって２つの出力トランジスタのいずれの動作も停
止するようになる。
【０１２５】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、第１に、入力側の電圧と基準電圧との
電位差を一対のオペアンプにより増幅して得られる電圧
の電圧レベルに応じて出力トランジスタのオン・オフ動
作を行い、この出力トランジスタの出力電圧を上記オペ
アンプの入力側にフィードバックして目的とする電圧を
正確に生成するようにしているので、トランジスタのゲ
ート−ソース間のしきい値電圧の影響が従来よりも小さ
くなり、電源電圧が低くなった場合でも電源電圧の１／
２の電圧等の定電圧を安定に生成することが可能にな
る。
積回路によれば、第１に、入力側の電圧と基準電圧との
電位差を一対のオペアンプにより増幅して得られる電圧
の電圧レベルに応じて出力トランジスタのオン・オフ動
作を行い、この出力トランジスタの出力電圧を上記オペ
アンプの入力側にフィードバックして目的とする電圧を
正確に生成するようにしているので、トランジスタのゲ
ート−ソース間のしきい値電圧の影響が従来よりも小さ
くなり、電源電圧が低くなった場合でも電源電圧の１／
２の電圧等の定電圧を安定に生成することが可能にな
る。
【０１２６】さらに、本発明の半導体集積回路によれ
ば、第２に、一対のオペアンプをカレントミラー回路付
きオペアンプにより実現し、これらのカレントミラー回
路付きオペアンプにより出力トランジスタを駆動するよ
うにしているので、簡単な回路構成により、低電圧動作
環境の下で出力トランジスタの駆動能力を充分発揮させ
ることができるので、電源電圧の１／２の電圧等の定電
圧を安定に生成することが可能になる。
ば、第２に、一対のオペアンプをカレントミラー回路付
きオペアンプにより実現し、これらのカレントミラー回
路付きオペアンプにより出力トランジスタを駆動するよ
うにしているので、簡単な回路構成により、低電圧動作
環境の下で出力トランジスタの駆動能力を充分発揮させ
ることができるので、電源電圧の１／２の電圧等の定電
圧を安定に生成することが可能になる。
【０１２７】さらに、本発明の半導体集積回路によれ
ば、第３に、カレントミラー回路付きオペアンプが動作
しやすい基準電圧を使用してカレントミラー回路付きオ
ペアンプを動作させ、基準電圧より低い所望の出力電圧
を生成するようにしているので、電源電圧がごく低い場
合でもカレントミラー回路付きオペアンプを安定に動作
させ、比較的低い電圧値の定電圧を正確に生成すること
が可能になる。
ば、第３に、カレントミラー回路付きオペアンプが動作
しやすい基準電圧を使用してカレントミラー回路付きオ
ペアンプを動作させ、基準電圧より低い所望の出力電圧
を生成するようにしているので、電源電圧がごく低い場
合でもカレントミラー回路付きオペアンプを安定に動作
させ、比較的低い電圧値の定電圧を正確に生成すること
が可能になる。
【０１２８】さらに、本発明の半導体集積回路によれ
ば、第４に、一対のオペアンプに電圧値の異なる基準電
圧をそれぞれ入力して出力電圧の検出に不感帯を設ける
ようにしているので、出力トランジスタに貫通電流が流
れるのが防止され、電源電圧の１／２の電圧等の定電圧
を生成する回路の安定動作が保証される。さらに、本発
明の半導体集積回路によれば、第５に、分割抵抗を利用
して電源電圧を分圧することにより２つの基準電圧を生
成し、一方の基準電圧の電圧値を他方の基準電圧の電圧
値より常に小さく設定するようにしているので、温度や
製造上のばらつきに関係なく出力電圧の検出に不感帯を
設けることができるようになり、電源電圧の１／２の電
圧等の定電圧を生成する回路の安定動作が保証される。
ば、第４に、一対のオペアンプに電圧値の異なる基準電
圧をそれぞれ入力して出力電圧の検出に不感帯を設ける
ようにしているので、出力トランジスタに貫通電流が流
れるのが防止され、電源電圧の１／２の電圧等の定電圧
を生成する回路の安定動作が保証される。さらに、本発
明の半導体集積回路によれば、第５に、分割抵抗を利用
して電源電圧を分圧することにより２つの基準電圧を生
成し、一方の基準電圧の電圧値を他方の基準電圧の電圧
値より常に小さく設定するようにしているので、温度や
製造上のばらつきに関係なく出力電圧の検出に不感帯を
設けることができるようになり、電源電圧の１／２の電
圧等の定電圧を生成する回路の安定動作が保証される。
【０１２９】さらに、本発明の半導体集積回路によれ
ば、第６に、ＮＭＯＳトランジスタからなる一方の出力
トランジスタと電源との間にダイオードを挿入すること
により、当該出力トランジスタを確実に非動作状態にす
ることができるので、２つの出力トランジスタ間に貫通
電流が流れるのを確実に防止して電源電圧の１／２の電
圧等の定電圧を生成する回路を安定に動作させることが
可能になる。
ば、第６に、ＮＭＯＳトランジスタからなる一方の出力
トランジスタと電源との間にダイオードを挿入すること
により、当該出力トランジスタを確実に非動作状態にす
ることができるので、２つの出力トランジスタ間に貫通
電流が流れるのを確実に防止して電源電圧の１／２の電
圧等の定電圧を生成する回路を安定に動作させることが
可能になる。
【０１３０】さらに、本発明の半導体集積回路によれ
ば、第７に、ＮＭＯＳトランジスタからなる一方の出力
トランジスタの入力端子に、カレントミラー回路付きオ
ペアンプ内のＰＭＯＳトランジスタの出力端子を接続し
ているために、当該出力トランジスタを確実に非動作状
態にすることができるので、２つの出力トランジスタ間
に貫通電流が流れるのを確実に防止して電源電圧の１／
２の電圧等の定電圧を生成する回路を安定に動作させる
ことが可能になる。
ば、第７に、ＮＭＯＳトランジスタからなる一方の出力
トランジスタの入力端子に、カレントミラー回路付きオ
ペアンプ内のＰＭＯＳトランジスタの出力端子を接続し
ているために、当該出力トランジスタを確実に非動作状
態にすることができるので、２つの出力トランジスタ間
に貫通電流が流れるのを確実に防止して電源電圧の１／
２の電圧等の定電圧を生成する回路を安定に動作させる
ことが可能になる。
【図１】本発明の基本原理に基づく基本実施例の構成を
示す回路図である。
示す回路図である。
【図２】本発明の第１の実施例の構成を示す回路図であ
る。
る。
【図３】本発明の第２の実施例の構成を示す回路図であ
る。
る。
【図４】本発明の第３の実施例の構成を示す回路図であ
る。
る。
【図５】図４の実施例の構成に使用される基準電圧発生
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図６】本発明の第４の実施例の構成を示す回路図であ
る。
る。
【図７】本発明の第５の実施例の構成を示す回路図であ
る。
る。
【図８】本発明の第６の実施例の構成を示す回路図であ
る。
る。
【図９】一般のＤＲＡＭの概略的な構成を示すブロック
図である。
図である。
【図１０】図９のセンスアンプ内のビット線プリチャー
ジ回路の構成例を示す回路図である。
ジ回路の構成例を示す回路図である。
【図１１】図９のメモリセルアレイ内のメモリセルの構
成例を示す回路図である。
成例を示す回路図である。
【図１２】電源電圧の１／２の電圧でもってビット線を
プリチャージするときのビット線の電位の変化を示すタ
イミングチャートである。
プリチャージするときのビット線の電位の変化を示すタ
イミングチャートである。
【図１３】電源電圧でもってビット線をプリチャージす
るときのビット線の電位の変化を示すタイミングチャー
トである。
るときのビット線の電位の変化を示すタイミングチャー
トである。
【図１４】従来の定電圧発生回路を有する半導体集積回
路の一構成例を示す回路図である。
路の一構成例を示す回路図である。
１…第１のオペレーショナルアンプ ２…第２のオペレーショナルアンプ ３…第１の出力トランジスタ ４…第２の出力トランジスタ １０ａ…第１のカレントミラー回路付きオペアンプ １０ｂ…第２のカレントミラー回路付きオペアンプ １０、１１、１５および１６…ＰＭＯＳトランジスタ １２〜１４、および１７〜１９…ＮＭＯＳトランジスタ ２１ａ〜２４ａ、および２６ａ…第１の出力トランジス
タ ２１ｂ〜２４ｂ、および２６ｂ…第２の出力トランジス
タ ２５ｃ…貫通電流防止用ダイオード ３０ａ…第１のカレントミラー回路付きオペアンプ ３０ｂ…第２のカレントミラー回路付きオペアンプ ３０、３１、３５および３６…ＰＭＯＳトランジスタ ３２〜３４、および３７〜３９…ＮＭＯＳトランジスタ ４０ａ…第１のカレントミラー回路付きオペアンプ ４０ｂ…第２のカレントミラー回路付きオペアンプ ４０、４１、４５および４６…ＰＭＯＳトランジスタ ４２〜４４、および４７〜４９…ＮＭＯＳトランジスタ ５０ａ…第１のカレントミラー回路付きオペアンプ ５０ｂ…第２のカレントミラー回路付きオペアンプ ５０、５１、５４および５５…ＰＭＯＳトランジスタ ５２、５３、５６および５７…ＮＭＯＳトランジスタ ７０ａ…第１のカレントミラー回路付きオペアンプ ７０ｂ…第２のカレントミラー回路付きオペアンプ ７０、７１、および７７〜７９…ＰＭＯＳトランジスタ ７２〜７４、７５および７６…ＮＭＯＳトランジスタ １００…メモリセルアレイ ２００…センスアンプ ２１０、２２０および２３０…ビット線プリチャージ用
トランジスタ ３００…メインアンプ ４００…Ｉ／Ｏバッファ ５００…入力バッファ ６００…デコーダ
タ ２１ｂ〜２４ｂ、および２６ｂ…第２の出力トランジス
タ ２５ｃ…貫通電流防止用ダイオード ３０ａ…第１のカレントミラー回路付きオペアンプ ３０ｂ…第２のカレントミラー回路付きオペアンプ ３０、３１、３５および３６…ＰＭＯＳトランジスタ ３２〜３４、および３７〜３９…ＮＭＯＳトランジスタ ４０ａ…第１のカレントミラー回路付きオペアンプ ４０ｂ…第２のカレントミラー回路付きオペアンプ ４０、４１、４５および４６…ＰＭＯＳトランジスタ ４２〜４４、および４７〜４９…ＮＭＯＳトランジスタ ５０ａ…第１のカレントミラー回路付きオペアンプ ５０ｂ…第２のカレントミラー回路付きオペアンプ ５０、５１、５４および５５…ＰＭＯＳトランジスタ ５２、５３、５６および５７…ＮＭＯＳトランジスタ ７０ａ…第１のカレントミラー回路付きオペアンプ ７０ｂ…第２のカレントミラー回路付きオペアンプ ７０、７１、および７７〜７９…ＰＭＯＳトランジスタ ７２〜７４、７５および７６…ＮＭＯＳトランジスタ １００…メモリセルアレイ ２００…センスアンプ ２１０、２２０および２３０…ビット線プリチャージ用
トランジスタ ３００…メインアンプ ４００…Ｉ／Ｏバッファ ５００…入力バッファ ６００…デコーダ
フロントページの続き (72)発明者 瀧田 雅人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 長谷川 正智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 古賀 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 石井 祐樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (16)
- 【請求項１】 所定の出力電圧を生成する半導体集積回
路において、 入力端子に印加される電圧と、少なくとも一つの基準電
圧との差を検出する第１のオペレーショナルアンプおよ
び第２のオペレーショナルアンプと、 前記第１および第２のオペレーショナルアンプから出力
される電圧の電圧レベルに応じてオン・オフ動作を行う
第１のトランジスタおよび第２のトランジスタとを備
え、 前記第１のオペレーショナルアンプは、前記入力端子に
て前記出力電圧を受け、該出力電圧の電圧レベルが、前
記の少なくとも一つの基準電圧よりも低くなったとき
に、前記第１のトランジスタを動作させて前記出力電圧
の電圧レベルを上げるように制御し、 前記第２のオペレーショナルアンプは、前記入力端子に
て前記出力電圧を受け、前記出力電圧の電圧レベルが、
前記の少なくとも一つの基準電圧よりも高くなったとき
に、前記第２のトランジスタを動作させて前記出力電圧
の電圧レベルを下げるように制御することを特徴とする
半導体集積回路。 - 【請求項２】 前記第１および第２のオペレーショナル
アンプが、第１のカレントミラー回路および第２のカレ
ントミラー回路をそれぞれ有すると共に、前記第１およ
び第２のオペレーショナルアンプの各々は、差動増幅器
として機能する一対のトランジスタにそれぞれ接続さ
れ、 前記基準電圧は、前記第１および第２のオペレーショナ
ルアンプの各々における前記一対のトランジスタの一方
のトランジスタのゲートに入力され、かつ、前記出力電
圧は、該一対のトランジスタの他方のトランジスタのゲ
ートに入力され、前記第１および第２のオペレーショナ
ルアンプの各々の出力端子における前記電圧は、該一対
のトランジスタの一方のトランジスタのドレインから出
力され、 前記第１のトランジスタのゲートは、前記第１のオペレ
ーショナルアンプの前記出力端子に接続され、前記第１
のトランジスタのソースおよびドレインは、それぞれ、
前記基準電圧より高い電圧値を有する第１の電源、およ
び共通のノードに接続され、 前記第２のトランジスタのゲートは、前記第２のオペレ
ーショナルアンプの前記出力端子に接続され、前記第２
のトランジスタのドレインおよびソースは、それぞれ、
前記共通のノード、および前記基準電圧より低い電圧値
を有する第２の電源に接続され、 前記共通のノードは前記所定の出力電圧を出力し、前記
第１および第２のオペレーショナルアンプの各々におけ
る前記一対のトランジスタの他方のトランジスタのゲー
トに接続される請求項１記載の半導体集積回路。 - 【請求項３】 前記半導体集積回路は、さらに、前記出
力電圧のレベルをシフトする調整用抵抗を備え、 前記共通のノードは、前記調整用抵抗を介して、前記第
１および第２のオペレーショナルアンプの各々における
前記一対のトランジスタの他方のトランジスタのゲート
に接続されていることを特徴とする請求項２記載の半導
体集積回路。 - 【請求項４】 前記基準電圧が、互いに電圧値が異なる
第１の基準電圧および第２の基準電圧からなり、該第１
の基準電圧は、前記第１のオペレーショナルアンプの前
記一対のトランジスタの一方に入力され、該第２の基準
電圧は、前記第２のオペレーショナルアンプの前記一対
のトランジスタの一方に入力されることを特徴とする請
求項２記載の半導体集積回路。 - 【請求項５】 前記半導体集積回路は、さらに、前記出
力電圧のレベルをシフトする調整用抵抗を備え、 前記共通のノードは、前記調整用抵抗を介して、前記第
１および第２のオペレーショナルアンプの各々における
前記一対のトランジスタの他方のトランジスタのゲート
に接続され、前記第１の基準電圧の電圧値が、前記第２
の基準電圧の電圧値よりも常に低くなるように設定され
ることを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 前記第１および第２のオペレーショナル
アンプの各々における前記一対のトランジスタが、いず
れも第１の伝導型のトランジスタにより構成され、 前記第１のトランジスタが、第２の伝導型のトランジス
タにより構成され、また一方で、前記第２のトランジス
タが、第１の伝導型のトランジスタにより構成される請
求項２から５のいずれか一項に記載の半導体集積回路。 - 【請求項７】 前記第２のトランジスタと前記第２の電
源との間に貫通電流防止用ダイオードを挿入する請求項
６記載の半導体集積回路。 - 【請求項８】 前記第１のオペレーショナルアンプにお
ける前記一対のトランジスタが、いずれも第１の伝導型
のトランジスタにより構成され、また一方で、前記第２
のオペレーショナルアンプにおける前記一対のトランジ
スタが、いずれも第２の伝導型のトランジスタにより構
成され、 前記第１のトランジスタが、第２の伝導型のトランジス
タにより構成され、また一方で、前記第２のトランジス
タが、第１の伝導型のトランジスタにより構成され、 前記第１のトランジスタが動作状態のときに、前記第２
のオペレーショナルアンプは、前記第２のトランジスタ
が非動作状態になるように制御し、これによって、前記
第１の電源から前記第１のトランジスタおよび前記第２
のトランジスタを通過して前記第２の電源へ貫通電流が
流れるのを防止する請求項２から５のいずれか一項に記
載の半導体集積回路。 - 【請求項９】 基準電圧を生成する基準電圧発生回路
と、 出力信号を取り出すための出力端子と、 前記基準電圧と前記出力信号の電圧の差に基づき、第１
の制御信号および第２の制御信号をそれぞれ出力する第
１の検出回路および第２の検出回路と、 第１の電源と前記出力端子との間に設けられる第１のト
ランジスタと、 前記出力端子と第２の電源との間に設けられる第２のト
ランジスタとを備え、 前記第１のトランジスタのコンダクタンスは、前記第１
の制御信号により制御され、かつ、前記第２のトランジ
スタのコンダクタンスは、前記第２の制御信号により制
御されることを特徴とする定電圧発生回路。 - 【請求項１０】 前記第１および第２の検出回路の各々
が、一対のトランジスタと、前記第１の電源と前記一対
のトランジスタとの間に接続されるカレントミラー回路
とを有し、 前記一対のトランジスタの各々のゲートは前記基準電圧
および前記出力信号をそれぞれ受け、該一対のトランジ
スタのドレインは前記第２の電源に共通に接続され、 前記第１および第２の制御信号は、それぞれ対応する前
記カレントミラー回路と、それぞれ対応する前記一対の
トランジスタとの間の接続ノードから出力される請求項
９記載の定電圧発生回路。 - 【請求項１１】 前記定電圧発生回路が、さらに、前記
出力端子と、前記第１および第２の検出回路の各々の入
力端子との間に設けられる電圧シフト回路を備える請求
項９記載の定電圧発生回路。 - 【請求項１２】 前記基準電圧発生回路が、互いに電圧
値が異なる第１の基準電圧および第２の基準電圧を供給
し、 前記第１の検出回路は前記第１の基準電圧に応答し、前
記第２の検出回路は前記第２の基準電圧に応答する請求
項９記載の定電圧発生回路。 - 【請求項１３】 前記第１および第２の検出回路の各々
が、前記第１の電源に接続され、かつ、前記基準電圧お
よび前記出力信号をそれぞれ受けるカレントミラー回路
を有し、 前記第１および第２の制御信号は、前記第１の電源と、
それぞれ対応する前記カレントミラー回路との間の接続
ノードから出力される請求項９記載の定電圧発生回路。 - 【請求項１４】 前記第１の検出回路における前記一対
のトランジスタが、Ｎチャネル型ＭＯＳトランジスタに
より構成され、前記第２の検出回路における前記一対の
トランジスタが、Ｐチャネル型ＭＯＳトランジスタによ
り構成される請求項１０記載の定電圧発生回路。 - 【請求項１５】 前記出力端子が、ダイナミック・ラン
ダムアクセスメモリ内の少なくとも一つのビット線およ
びセルキャパシタに接続される請求項９記載の定電圧発
生回路。 - 【請求項１６】 前記出力電圧が、前記第１の電源と前
記第２の電源との間の電圧の１／２に相当する電圧値を
有する請求項９記載の定電圧発生回路。
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