KR100930409B1 - 반도체 메모리 장치의 내부 전압 생성 회로 - Google Patents

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Abstract

개시된 반도체 메모리 장치의 내부 전압 생성 회로는 제 1 기준 전압과 외부 전압을 대변하는 제 1 전압을 비교하여 얻어지는 제 1 감지 신호의 전위 레벨에 따라 턴온 정도가 가변되는 제 1 드라이버를 구비한 제 1 전압 생성부; 및 상기 제 1 기준 전압과 상이한 레벨을 갖는 제 2 기준 전압과 상기 외부 전압을 대변하는 제 2 전압을 비교하여 얻어지는 제 2 감지 신호의 전위 레벨에 따라 턴온 정도가 가변되는 제 2 드라이버를 구비한 제 2 전압 생성부를 포함하며, 상기 제 1 및 제 2 전압 생성부 각각의 출력단은 공통 노드에 연결되고, 상기 공통 노드에서 내부 전압이 생성된다. 본 발명은 제 1 기준 전압 레벨에 응답하여 생성된 제 1 출력 전압을 공통 노드로 출력하는 제 1 전압 생성부, 및 제 2 기준 전압 레벨에 응답하여 생성된 제 2 출력 전압을 상기 공통 노드로 출력하는 제 2 전압 생성부를 포함하며, 상기 공통 노드에서 내부 전압이 생성된다.
외부 전압, 내부 전압, 전류 소모

Description

반도체 메모리 장치의 내부 전압 생성 회로{Circuit for Generating Internal Voltage of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 전압 생성 회로에 관한 것이다.
반도체 메모리 장치는 외부 전압을 인가 받아 동작한다. 반도체 메모리 장치를 구성하는 내부 회로는 일정한 레벨의 전압을 인가 받아야 오동작하지 않는다. 따라서 반도체 메모리 장치는 상기 외부 전압으로 일정한 레벨의 전압인 내부 전압을 생성하는 내부 전압 생성 회로를 구비한다.
일반적인 내부 전압 생성 회로는 도 1에 도시된 바와 같이, 비교부(10), 드라이버(20), 및 전압 분배부(30)를 포함한다.
상기 비교부(10)는 기준 전압(Vref)과 분배 전압(V_dv)의 레벨을 비교하여 감지 신호(det)를 생성한다. 예를 들어 상기 비교부(10)는 상기 분배 전압(V_dv)이 상기 기준 전압(Vref) 레벨보다 낮으면 로우 레벨로 인에이블되는 상기 감지 신호(det)를 생성한다. 한편, 상기 비교부(10)는 상기 분배 전압(V_dv)이 상기 기준 전압(Vref) 레벨보다 높으면 하이 레벨로 디스에이블되는 상기 감지 신호(det)를 생성한다. 상기 비교부(10)는 일반적인 비교기(com)의 구조를 갖는다.
상기 드라이버(20)는 상기 감지 신호(det)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 내부 전압(V_int)으로서 출력한다. 예를 들어 상기 감지 신호(det)가 로우 레벨로 인에이블되면 드라이빙 동작을 수행하고, 하이 레벨로 디스에이블되면 드라이빙 동작을 수행하지 않는다.
상기 드라이버(20)는 트랜지스터(P1)로 구성되며, 상기 트랜지스터(P1)는 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 상기 외부 전압(VDD)을 인가 받으며 드레인에서 상기 내부 전압(V_int)을 출력한다.
상기 전압 분배부(30)는 상기 내부 전압(V_int)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다.
상기 전압 분배부(30)는 제 1 및 제 2 저항 소자(R1, R2)로 구성되며, 직렬로 연결된 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)는 상기 드라이버(20)의 출력단과 접지단(VSS) 사이에 연결된다. 또한 상기 제 1 저항 소자(R1)와 상기 제 2 저항 소자(R2)가 연결된 노드에서 상기 분배 전압(V_dv)이 출력된다.
저 전력을 소모하는 반도체 메모리 장치를 구현하기 위해 외부 전압 레벨은 점점 낮아지고 있다. 따라서 외부 전압(VDD)을 드라이빙하여 상기 내부 전압(V_int)을 생성하는 상기 드라이버(20)는 외부 전압(VDD) 레벨이 낮아질수록 상기내부 전압(V_int)을 인가 받는 내부 회로에 적은 양의 전류를 공급할 수 밖에 없다. 이로 인하여 내부 회로는 오동작이 유발될 수 있다.
또한, 상기 드라이버(20)가 공급하는 전류량이 작아 이를 해결하기 위하여 상기 드라이버(20)의 사이즈(size) 즉, 상기 트랜지스터(P1)의 사이즈를 크게 하면 상기 내부 전압(V_int)의 상승 폭이 켜진다. 따라서 타겟 레벨보다 높아진 상기 내부 전압(V_int)을 인가 받는 내부 회로는 오동작할 수 있다.
본 발명은 상기 상술한 문제점을 해결하기 위하여 안출된 것으로, 낮은 외부 전압 레벨에서도 충분한 전류 공급 능력을 보장하는 반도체 메모리 장치의 내부 전압 생성 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 제 1 기준 전압과 외부 전압을 대변하는 제 1 전압을 비교하여 얻어지는 제 1 감지 신호의 전위 레벨에 따라 턴온 정도가 가변되는 제 1 드라이버를 구비한 제 1 전압 생성부; 및 상기 제 1 기준 전압과 상이한 레벨을 갖는 제 2 기준 전압과 상기 외부 전압을 대변하는 제 2 전압을 비교하여 얻어지는 제 2 감지 신호의 전위 레벨에 따라 턴온 정도가 가변되는 제 2 드라이버를 구비한 제 2 전압 생성부를 포함하며, 상기 제 1 및 제 2 전압 생성부 각각의 출력단은 공통 노드에 연결되고, 상기 공통 노드에서 내부 전압이 생성된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 외부 전압의 레벨이 반영된 복수의 감지 신호의 전위 레벨에 따라, 외부 전압의 드라이빙하여, 내부 전압을 생성하는 복수개의 드라이버; 및 상기 내부 전압 레벨에 응답하여, 상기 내부 전압을 생성하는 상기 복수개의 드라이버 개수를 제어하는 드라이버 제어부를 포함하며, 상기 복수개의 드라이버의 출력단은 공통 노드에 연결되어, 상기 복수개의 드라이버들의 선택시, 선택된 상기 드라이버들의 내부 전압이 합산되어 상기 내부 전압으로 출력되고, 상기 각각의 드라이버는 각각의 감지 신호의 전위 레벨에 따라 외부 전압의 드라이빙 정도가 결정된다.
삭제
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 제 1 기준 전압과 내부 전압의 레벨을 비교하여 감지 신호를 생성하고 상기 감지 신호에 응답하여 상기 내부 전압을 생성하는 내부 전압 생성 회로로서, 제어 신호, 및 상기 감지 신호에 응답하여 외부 전압을 드라이빙하여 상기 내부 전압 생성 회로의 출력 노드에 출력하는 제어 드라이버; 상기 감지 신호의 전위 레벨에 응답하여, 상기 외부 전압을 드라이빙 정도를 제어하여 상기 출력 노드에 출력하는 드라이버; 및 상기 외부 전압 레벨에 응답하여 상기 제어 신호를 생성하는 제어부를 포함하는 것을 특징으로 한다.
삭제
본 발명에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 낮은 레벨의 외부 전압 레벨에서도 충분한 전류 공급 능력을 보장함으로써, 낮은 레벨의 외부 전압을 사용하는 반도체 메모리 장치의 동작 안정성을 확보할 수 있는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 도 2에 도시된 바와 같이, 제 1 전압 생성부(100), 및 제 2 전압 생성부(200)를 포함한다.
상기 제 1 전압 생성부(100)는 제 1 기준 전압(Vref1) 레벨에 응답하여 제 1 출력 전압(V_out1)을 생성한다. 이때, 상기 제 1 전압 생성부(100)는 상기 제 1 출력 전압(V_out1)이 일정한 레벨이 되도록 상기 제 1 기준 전압(Vref1)과 상기 제 1 출력 전압(V_out1)의 레벨을 비교하는 동작을 수행한다.
상기 제 1 전압 생성부(100)는 제 1 비교부(110), 제 1 드라이버(120), 및 제 1 전압 분배부(130)를 포함한다.
상기 제 1 비교부(110)는 상기 제 1 기준 전압(Vref1)과 제 1 분배 전압(V_dv1)의 레벨을 비교하여 제 1 감지 신호(det1)를 생성한다.
상기 제 1 비교부(110)는 제 1 비교기(com11)를 포함한다. 예를 들어, 상기 제 1 비교기(com11)는 상기 제 1 분배 전압(V_dv1)이 상기 제 1 기준 전압(Vref1)의 레벨보다 낮으면 로우 레벨의 상기 제 1 감지 신호(det1)를 생성한다. 한편, 상기 제 1 비교기(com11)는 상기 제 1 분배 전압(V_dv1)이 상기 제 1 기준 전압(Vref1)의 레벨보다 높으면 하이 레벨의 상기 제 1 감지 신호(det1)를 생성한다.
상기 제 1 드라이버(120)는 상기 제 1 감지 신호(det1)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 상기 제 1 출력 전압(V_out1)으로서 출력한다.
상기 제 1 드라이버(120)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 감지 신호(det1)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 1 드라이버의 출력단으로서 상기 제 1 출력 전압(V_out1)을 출력한다. 이에 따라, 상기 제 1 감지 신호(det1)의 전위 레벨이 가변됨에 따라, 제1 트랜지스터(P11)의 턴온 정도가 당연히 가변된다.
상기 제 1 전압 분배부(130)는 상기 제 1 출력 전압(V_out1)을 전압 분배하여 제 1 분배 전압(V_dv1)을 생성한다.
상기 제 1 전압 분배부(130)는 제 1 및 제 2 저항 소자(R11, R12)를 포함한다. 직렬로 연결된 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)는 상기 제 1 드라이버(120)의 출력단과 접지단(VSS) 사이에 연결된다. 또한 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드에서 상기 제 1 분배 전압(V_dv1)이 출력된다.
상기 제 2 전압 생성부(200)는 제 2 기준 전압(Vref2) 레벨에 응답하여 제 2 출력 전압(V_out2)을 생성한다. 이때, 상기 제 2 전압 생성부(200)는 상기 제 2 출력 전압(V_out2)이 일정한 레벨이 되도록 상기 제 2 기준 전압(Vref2)과 상기 제 2 출력 전압(V_out2)의 레벨을 비교하는 동작을 수행한다. 또한 상기 제 1 기준 전압(Vref1)은 상기 제 2 기준 전압(Vref2)의 레벨보다 높다.
상기 제 2 전압 생성부(200)는 제 2 비교부(210), 제 2 드라이버(220), 및 제 2 전압 분배부(230)를 포함한다.
상기 제 2 비교부(210)는 상기 제 2 기준 전압(Vref2)과 제 2 분배 전 압(V_dv2)의 레벨을 비교하여 제 2 감지 신호(det2)를 생성한다.
상기 제 2 비교부(210)는 제 2 비교기(com12)를 포함한다. 예를 들어, 상기 제 2 비교기(com12)는 상기 제 2 분배 전압(V_dv2)이 상기 제 2 기준 전압(Vref2)의 레벨보다 낮으면 로우 레벨로 인에이블된 상기 제 2 감지 신호(det2)를 생성한다. 한편, 상기 제 2 비교기(com12)는 상기 제 2 분배 전압(V_dv2)이 상기 제 2 기준 전압(Vref2)의 레벨보다 높으면 하이 레벨로 디스에이블된 상기 제 2 감지 신호(det2)를 생성한다.
상기 제 2 드라이버(220)는 상기 제 2 감지 신호(det2)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 상기 제 2 출력 전압(V_out2)으로서 출력한다.
상기 제 2 드라이버(220)는 제 2 트랜지스터(P12)를 포함한다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 제 2 감지 신호(det2)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 2 드라이버의 출력단으로서 상기 제 2 출력 전압(V_out2)을 출력한다.
상기 제 2 전압 분배부(230)는 상기 제 2 출력 전압(V_out2)을 전압 분배하여 상기 제 2 분배 전압(V_dv2)을 생성한다.
상기 제 2 전압 분배부(230)는 제 3 및 제 4 저항 소자(R13, R14)를 포함한다. 직렬로 연결된 상기 제 3 저항 소자(R13)와 상기 제 4 저항 소자(R14)는 상기 제 2 드라이버(220)의 출력단과 접지단(VSS) 사이에 연결된다. 또한 상기 제 3 저항 소자(R13)와 상기 제 4 저항 소자(R14)가 연결된 노드에서 상기 제 2 분배 전압(V_dv2)이 출력된다. 이때, 상기 제 1 전압 생성부(100)의 출력단 즉, 상기 제 1 드라이버(120)의 출력단과 상기 제 2 전압 생성부(200)의 출력단 즉, 상기 제 2 드라이버(220)의 출력단이 연결된 공통 노드(node A)에서 내부 전압(V_int)이 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
제 1 기준 전압(Vref1)은 제 2 기준 전압(Vref2) 레벨보다 높다고 가정한다. 또한 제 1 전압 분배부(130)와 제 2 전압 분배부(230)는 인가되는 전압 레벨의 1/2 전압을 분배 전압으로서 출력한다.
예를 들어, 상기 제 1 기준 전압(Vref1)이 4 볼트이고 상기 제 2 기준 전압(Vref2)가 2 볼트이다. 내부 전압(V_int)의 레벨이 접지 레벨(VSS)이라면 제 1 분배 전압(V_dv1)과 상기 제 2 분배 전압(V_dv2)은 접지 레벨(VSS)이 된다. 상기 제 1 분배 전압(V_dv1)은 상기 제 1 기준 전압(Vref1)의 레벨보다 낮으므로 제 1 감지 신호(det1)는 로우 레벨로 인에이블된다. 상기 제 2 분배 전압(V_dv2)은 상기 제 2 기준 전압(Vref2)의 레벨보다 낮으므로 제 2 감지 신호(det2) 또한 로우 레벨로 인에이블된다. 제 1 드라이버(120), 및 제 2 드라이버(220) 각각은 모두 로우 레벨로 인에이블된 상기 제 1 감지 신호(det1)와 상기 제 2 감지 신호(det2)를 입력 받아 제 1 출력 전압(V_out1)과 제 2 출력 전압(V_out2)을 출력한다. 상기 제 1 출력 전압(V_out1)과 상기 제 2 출력 전압(V_out2)은 공통 노드(node A)에서 내부 전압(V_int)으로서 출력된다. 즉, 상기 내부 전압(V_int)의 레벨은 상승한다.
상기 내부 전압(V_int) 레벨이 상승함에 따라 상기 제 1 분배 전압(V_dv1)과 상기 제 2 분배 전압(V_dv2) 또한 레벨이 상승한다.
상기 제 2 분배 전압(V_dv2) 레벨이 2볼트이상 되면 상기 제 2 감지 신호(det2)는 하이 레벨로 디스에이블된다. 따라서 상기 제 2 드라이버(220)는 드라이빙 동작을 수행하지 않는다. 결국, 상기 제 1 드라이버(120)의 출력 즉, 상기 제 1 출력 전압(V_out1)만이 상기 내부 전압(V_int)으로서 출력된다.
상기 제 1 분배 전압(V_dv1) 레벨이 4볼트이상 되면 제 1 감지 신호(det1)는 하이 레벨로 디스에이블된다. 따라서 상기 제 1 드라이버(120)는 드라이빙 동작을 수행하지 않는다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압 레벨에 따라 하나의 드라이버 또는 복수개의 드라이버가 드라이빙 동작을 수행하여 내부 전압을 생성하게 된다. 내부 전압을 사용하는 내부 회로가 전류를 많이 소모하게 되어 내부 전압 레벨이 소정 레벨이하로 낮아지면 복수개의 드라이버가 드라이빙 동작을 수행하여 하나의 드라이버가 공급하는 전류보다 많은 양의 전류를 내부 회로에 공급한다. 한편, 내부 회로가 전류를 많이 소모하지 않아 내부 전압 레벨이 상기 소정 레벨만큼 떨어지지 않으면 하나의 드라이버만이 드라이빙 동작을 수행하여 복수개의 드라이버가 공급하는 전류보다 적은 양의 전류를 내부 회로에 공급한다. 또한 외부 전압 레벨이 낮아짐으로써 내부 전압의 레벨이 낮아져 내부 전압의 전류 공급 능력이 떨어지는 것을 복수개의 드라이버를 사용하여 내부 전압의 전류 공급 능력을 확보 할 수 있다. 이로써, 반도체 메모리 장치는 안정적인 전류 공급으로 인하여 동작 안정성이 확보된다.
도 3은 본 발명에 따른 다른 실시예로서의 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸다.
다른 실시예의 내부 전압 생성 회로는 제 1 드라이버(300), 제 2 드라이버(400), 및 내부 전압(V_int) 레벨에 따라 상기 제 1 드라이버(300), 및 상기 제 2 드라이버(400)의 드라이빙 동작을 제어하는 드라이버 제어부(500)를 포함한다.
상기 제 1 드라이버(300)는 제 1 감지 신호(det1)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 제 1 출력 전압(V_out1)으로서 출력한다.
상기 제 2 드라이버(400)는 제 2 감지 신호(det2)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 제 2 출력 전압(V_out2)으로서 출력한다. 이때, 상기 제 1 출력 전압(V_out1)과 상기 제 2 출력 전압(V_out2)은 공통 노드(node A)에서 내부 전압(V_int)으로서 출력된다.
상기 드라이버 제어부(500)는 제 1 제어부(510), 및 제 2 제어부(520)를 포함한다.
상기 제 1 제어부(510)는 제 1 기준 전압(Vref1)과 상기 제 1 출력 전압(V_out1)의 레벨을 비교하여 상기 제 1 감지 신호(det1)를 생성한다.
상기 제 1 제어부(510)는 제 1 비교기(511) 및, 제 1 전압 분배부(512)를 포함한다.
상기 제 1 비교기(511)는 상기 제 1 기준 전압(Vref1)과 제 1 분배 전압(V_dv1)의 레벨을 비교하여 상기 제 1 감지 신호(det1)를 생성한다.
상기 제 1 전압 분배부(512)는 상기 제 1 출력 전압(V_out1)을 전압 분배하 여 상기 제 1 분배 전압(V_dv1)을 생성한다.
상기 제 2 제어부(520)는 상기 제 2 기준 전압(Vref2)과 상기 제 2 출력 전압(V_out2)의 레벨을 비교하여 상기 제 2 감지 신호(det2)를 생성한다.
상기 제 2 제어부(510)는 제 2 비교기(521), 및 제 2 전압 분배부(522)를 포함한다.
상기 제 2 비교기(521)는 상기 제 2 기준 전압(Vref2)과 상기 제 2 분배 전압(V_dv2)의 레벨을 비교하여 상기 제 2 감지 신호(det2)를 생성한다. 상기 제 1 기준 전압(Vref1)은 상기 제 2 기준 전압(Vref2)의 레벨보다 높다.
상기 제 2 전압 분배부(522)는 상기 제 2 출력 전압(V_out2)을 전압 분배하여 상기 제 2 분배 전압(V_dv2)을 생성한다.
이때, 상기 제 1 및 제 2 비교부(511, 521), 상기 제 1 및 제 2 전압 분배부(512, 522) 및, 상기 제 1 및 제 2 드라이버(300, 400)는 도 2에 도시된 내부 전압 생성 회로의 구성과 동일하여 상세한 설명은 생략하기로 한다.
이와 같이 구성된 본 발명에 따른 다른 실시예의 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
제 1 기준 전압(Vref1)은 4볼트이고 제 2 기준 전압(Vref2)은 2볼트라고 가정하며, 제 1 및 제 2 전압 분배부(512, 522)는 인가되는 전압 레벨의 1/2를 분배 전압으로서 출력한다.
따라서 제 1 제어부(510)는 상기 제 1 출력 전압(V_out1)을 전압 분배한 상기 제 1 분배 전압(V_dv1) 레벨이 4볼트 이하이면 로우 레벨로 인에이블된 제 1 감 지 신호(det1)를 출력한다. 또한 제 2 제어부(520)는 상기 제 2 출력 전압(V_out2)을 전압 분배한 상기 제 2 분배 전압(V_dv2) 레벨이 2 볼트이하이면 로우 레벨로 인에이이블된 제 2 감지 신호(det2)를 출력한다.
결국, 제 1 드라이버(300)는 내부 전압(V_int)의 레벨이 8볼트이하에서 드라이빙 동작을 수행하고, 제 2 드라이버(400)는 상기 내부 전압(V_int)의 레벨이 4볼트이하에서 드라이빙 동작을 수행한다. 즉, 상기 내부 전압(V_int)의 레벨이 4볼트이하이면 상기 제 1 및 제 2 드라이버(300, 400)가 모두 드라이빙 동작을 수행하고, 상기 내부 전압(V_int)의 레벨이 4볼트이상 8볼트이하일 경우 상기 제 1 드라이버(300)만이 드라이빙 동작을 수행한다. 한편, 상기 내부 전압(V_int)의 레벨이 8볼트이상이면 상기 제 1 및 제 2 드라이버(300, 400)는 모두 드라이빙 동작을 수행하지 않는다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 상기 내부 전압(V_int) 레벨이 소정 레벨이하로(4볼트 이하로) 낮아지면 복수개의 드라이버를 동작시켜 상기 내부 전압(V_int)의 레벨을 상승시킨다. 또한 상기 내부 전압(V_int) 레벨이 상기 소정 레벨이상으로 낮아지면(4볼트 이상 8볼트 이하로 낮아지면) 상기 복수개의 드라이버보다 적은 개수의 드라이버를 동작시켜 상기 내부 전압(V_int)의 레벨을 상승시킨다.
본 발명의 다른 실시예에 따른 내부 전압 생성 회로는 내부 전압을 인가 받는 내부 회로가 전류를 많이 소모하여 내부 전압이 소정 레벨이하로 낮아지면 복수개의 드라이버를 동작시켜 많은 양의 전류를 내부 회로에 공급하고, 내부 회로가 보다 적은 전류를 소모할 경우 복수개의 드라이버중 기설정된 개수만큼의 드라이버를 동작시켜 전류를 공급할 수 있다. 또한 외부 전압 레벨이 낮아져 내부 전압의 레벨이 소정 레벨만큼 낮아지면 복수개의 드라이버를 동작시켜 내부 전압의 전류 공급량을 높일 수 있다. 본 발명은 충분한 전류 공급량을 확보할 수 있는 내부 전압 생성 회로를 제공함으로써, 반도체 메모리 장치의 동작 안정화에 기여한다.
도 4는 본 발명에 따른 다른 실시예로서 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸다.
다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 비교부(501), 드라이버(502), 전압 분배부(503), 제어부(504), 및 제어 드라이버(505)를 포함한다.
상기 비교부(501)는 제 1 비교기(com21)를 포함한다.
상기 제 1 비교기(com21)는 제 1 기준 전압(Vref1)과 분배 전압(V_dv)의 레벨을 비교하여 감지 신호(det)를 생성한다.
상기 드라이버(502)는 상기 감지 신호(det)의 전위 레벨에 응답하여 외부 전압(VDD)을 드라이빙하여 출력한다.
상기 드라이버(502)는 제 1 트랜지스터(P21)를 포함하며, 상기 제 1 트랜지스터(P21)는 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 드라이버(502)의 출력단이다.
상기 전압 분배부(503)는 상기 내부 전압(V_int)을 전압 분배하여 상기 분배 전압(V_dv)을 생성한다. 상기 전압 분배부(503)는 제 1 및 제 2 저항 소자(R21, R22)를 포함한다. 직렬로 연결된 상기 제 1 및 제 2 저항 소자(R21, R22)는 상기 드라이버(502)의 출력단과 접지단(VSS) 사이에 연결된다. 이때, 상기 제 1 저항 소자(R21)와 상기 제 2 저항 소자(R22)가 연결된 노드에서 상기 분배 전압(V_dv)이 출력된다.
상기 제어부(504)는 제 2 기준 전압(Vref2)과 상기 분배 전압(V_dv)을 레벨 비교하여 제어 신호(ctrl)를 생성한다.
상기 제어부(504)는 제 2 비교기(com22)를 포함하며, 상기 제 2 비교기(com22)는 상기 제 2 기준 전압(Vref2)과 상기 분배 전압(V_dv)을 비교하여 상기 제어 신호(ctrl)를 출력한다.
상기 제어 드라이버(505)는 상기 제어 신호(ctrl)가 인에이블되면 외부 전압(VDD)을 인가 받고 상기 감지 신호(det)가 인에이블되면 인가 받은 외부 전압(VDD)을 드라이빙하여 출력한다.
상기 제어 드라이버(505)는 제 2 트랜지스터(P22), 및 제 3 트랜지스터(P23)를 포함한다. 상기 제 2 트랜지스터(P22)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받아 드레인에서 출력한다. 상기 제 3 트랜지스터(P23)는 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 상기 제 2 트랜지스터(P22)의 드레인이 연결되며 드레인이 상기 제어 드라이버(505)의 출력단이다. 이때, 상기 드라이버(502)와 상기 제어 드라이버(505)의 출력단이 공통 연결된 노드에서 상기 내부 전압(V_int)이 출력된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
제 1 기준 전압(Vref1)이 제 2 기준 전압(Vref2) 레벨보다 높다.
내부 전압(Vref)이 전압 분배된 분배 전압(V_dv) 레벨이 상기 제 2 기준 전압(Vref2) 레벨보다 낮으면 감지 신호(det)와 제어 신호(ctrl)는 모두 로우 레벨로 인에이블된다. 결국, 상기 드라이버(502)와 상기 제어 드라이버(505)는 모두 외부 전압(VDD)을 드라이빙하여 상기 내부 전압(V_int)을 생성한다.
상기 분배 전압(V_dv) 레벨이 상기 제 1 기준 전압(Vref1) 레벨보다는 낮고 상기 제 2 기준 전압(Vref2) 레벨보다는 높을 경우 상기 감지 신호(det)는 로우 레벨로 인에이블되고 상기 제어 신호(ctrl)는 하이 레벨로 디스에이블된다. 결국, 상기 드라이버(502)만이 외부 전압(VDD)을 드라이빙하여 상기 내부 전압(V_int)을 생성한다.
상기 분배 전압(V_dv) 레벨이 상기 제 1 기준 전압(Vref1) 레벨보다 높을 경우 상기 감지 신호(det)와 상기 제어 신호(ctrl)는 모두 하이 레벨로 디스에이블된다. 결국, 상기 드라이버(502)와 상기 제어 드라이버(505)는 모두 드라이빙 동작을 수행하지 않는다.
본 발명은 내부 전압 레벨에 따라 내부 전압을 생성하는 드라이버의 개수를 제어한다. 내부 전압 레벨이 소정 레벨이하이면(제 2 기준 전압(Vref2) 레벨 이하이면) 드라이빙 동작을 수행하는 드라이버 개수를 늘리고, 내부 전압 레벨이 소정 레벨이상이면(제 2 기준 전압(Vref2) 레벨 이상이면) 드라이빙 동작을 수행하는 드라이버 개수를 줄인다. 따라서 외부 전압 레벨이 낮아져 내부 전압이 소정 레벨이 하로 낮아지면 드라이빙 동작을 수행하는 드라이버 개수를 늘리고, 내부 전압 레벨이 소정 레벨이상이면 드라이빙 동작을 수행하는 드라이버의 개수를 줄인다. 따라서 본 발명은 외부 전압 레벨과는 무관하게 일정한 레벨의 내부 전압을 생성함으로써 내부 전압의 전류 공급 능력을 충분히 보장할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸다.
본 발명의 내부 전압 생성 회로는 내부 전압 생성부(600), 제어부(700), 및 제어 드라이버(800)를 포함한다.
상기 내부 전압 생성부(600)는 제 1 기준 전압(Vref1)과 제 1 분배 전압(V_dv1)의 레벨을 비교하여 감지 신호(det)를 생성하고 상기 감지 신호(det)에 응답하여 외부 전압(VDD)을 드라이빙하여 내부 전압(V_int)으로서 출력한다.
상기 내부 전압 생성부(600)는 제 1 비교부(610), 드라이버(620), 및 제 1 전압 분배부(630)를 포함한다.
상기 제 1 비교부(610)는 제 1 비교기(com31)로서, 상기 제 1 기준 전압(Vref1)과 상기 제 1 분배 전압(V_dv1)의 레벨을 비교하여 상기 감지 신호(det)를 생선한다.
상기 드라이버(620)는 상기 감지 신호(det)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 상기 내부 전압(V_int)으로서 출력한다. 상기 드라이버(620)는 제 1 트랜지스터(P31)를 포함하며, 상기 제 1 트랜지스터(P31)는 게이트에 상기 감지 신호(det)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레 인이 상기 드라이버(620)의 출력단이다.
상기 제 1 전압 분배부(630)는 상기 내부 전압(V_int)을 전압 분배하여 상기 제 1 분배 전압(V_dv1)을 생성한다. 상기 제 1 전압 분배부(630)는 제 1 및 제 2 저항 소자(R31, R32)를 포함하며, 직렬로 연결된 상기 제 1 및 제 2 저항 소자(R31, R32)는 상기 드라이버(620)의 출력단과 접지단(VSS) 사이에 연결된다. 이때, 상기 제 1 분배 전압(V_dv1)은 상기 제 1 저항 소자(R31)와 상기 제 2 저항 소자(R32)가 연결된 노드에서 출력된다.
상기 제어부(700)는 제 2 기준 전압(Vref2)과 외부 전압(VDD)의 레벨을 비교하여 제어 신호(ctrl)를 생성한다.
상기 제어부(700)는 제 2 비교부(710), 및 제 2 전압 분배부(720)를 포함한다.
상기 제 2 비교부(710)는 제 2 비교기(com31)로서, 상기 제 2 기준 전압(Vref2)과 제 2 분배 전압(V_dv2)의 레벨을 비교하여 상기 제어 신호(ctrl)를 생성한다.
상기 제 2 전압 분배부(720)는 외부 전압(VDD)을 전압 분배하여 상기 제 2 분배 전압(V_dv2)을 생성한다. 상기 제 2 전압 분배부(720)는 직렬로 연결된 제 3 및 제 4 저항 소자(R33, R34)를 포함하며 외부 전압(VDD)과 접지 전압(VSS)을 인가 받는다. 이때, 상기 제 3 저항 소자(R33)와 상기 제 4 저항 소자(R34)가 연결된 노드에서 상기 제 2 분배 전압(V_dv2)이 출력된다.
상기 제어 드라이버(800)는 상기 제어 신호(ctrl)가 인에이블되면 외부 전 압(VDD)을 인가 받고 상기 감지 신호(det)에 응답하여 인가 받은 외부 전압(VDD)을 드라이빙하여 상기 드라이버(620)의 출력단에 인가시킨다.
상기 제어 드라이버(800)는 제 2 및 제 3 트랜지스터(P32, P33)를 포함한다. 상기 제 2 트랜지스터(P32)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 3 트랜지스터(P33)의 소오스에 연결된다. 상기 제 3 트랜지스터(P33)는 소오스에 상기 제 2 트랜지스터(P22)의 드레인이 연결되고 게이트에 상기 감지 신호(det)를 입력 받으며 드레인이 상기 제어 드라이버(800)의 출력단이다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
내부 전압 생성부(600)는 상기 제 1 기준 전압(Vref1)과 내부 전압(V_int) 레벨을 전압 분배시킨 제 1 분배 전압(V_dv1)의 레벨을 비교하고 그 결과 감지 신호(det)를 생성하여 상기 내부 전압(V_int)을 생성한다.
외부 전압(VDD) 레벨이 낮아져 제 2 분배 전압(V_dv2)이 제 2 기준 전압(Vref2)레벨보다 낮아지면 제어 신호(ctrl)는 로우 레벨로 인에이블된다.
제어 드라이버(800)는 상기 제어 신호(ctrl)가 인에이블되면 상기 감지 신호(det)의 전위 레벨에 따라 외부 전압(VDD)을 드라이빙하여 상기 내부 전압 생성부(800)의 출력단에 인가시킨다. 결국, 본 발명은 외부 전압 레벨이 소정 레벨이하로 내려가면 감지 신호를 인가 받아 외부 전압을 드라이빙하여 내부 전압을 생성하는 드라이버의 개수를 늘리고, 외부 전압 레벨이 소정 레벨이상으로 올라가면 감지 신호를 인가 받아 외부 전압을 드라이빙하여 내부 전압을 생성하는 드라이버의 개수를 줄인다. 따라서 본 발명은 외부 전압이 낮아짐에 따라 내부 전압 레벨이 더불어 낮아지는 것을 방지할 뿐만 아니라 내부 전압을 사용하는 내부 회로에 외부 전압 레벨이 낮아져도 충분한 양의 전류를 공급할 수 있는 내부 전압 생성 회로를 제공한다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로를 나타낸다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 제 1 및 제 2 드라이버(901, 902), 제 1 및 제 2 비교부(903, 904), 및 전압 분배부(905)를 포함한다.
상기 제 1 드라이버(901)는 제 1 감지 신호(det1)에 응답하여 드라이빙 동작을 수행한다.
상기 제 1 드라이버(901)는 제 1 트랜지스터(P41)를 포함한다. 상기 제 1 트랜지스터(P41)는 게이트에 상기 제 1 감지 신호(det1)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 1 드라이버(901)의 출력단이다.
상기 제 2 드라이버(902)는 제 2 감지 신호(det2)에 응답하여 드라이빙 동작을 수행한다.
상기 제 2 드라이버(902)는 제 2 트랜지스터(P42)를 포함한다. 상기 제 2 트랜지스터(P42)는 게이트에 상기 제 2 감지 신호(det2)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인이 상기 제 2 드라이버(902)의 출력단이다. 이때, 상기 제 1 및 제 2 드라이버(901, 902)의 출력단은 공통 노드(node A)에 연결되고 상기 공통 노드(node A)에서 내부 전압(V_int)이 출력된다.
상기 제 1 비교부(903)는 기준 전압(Vref)과 제 1 분배 전압(V_dv1)의 레벨을 비교하여 상기 제 1 감지 신호(det1)를 생성한다. 예를 들어, 상기 제 1 비교부(903)는 상기 제 1 분배 전압(V_dv1)이 상기 기준 전압(Vref)의 레벨보다 낮으면 로우 레벨로 인에이블된 상기 제 1 감지 신호(det1)를 생성한다. 한편, 상기 제 1 비교부(903)는 상기 제 1 분배 전압(V_dv1)이 상기 기준 전압(Vref)의 레벨보다 높으면 하이 레벨로 디스에이블된 상기 제 1 감지 신호(det1)를 생성한다.
상기 제 1 비교부(903)는 제 1 비교기(com41)를 포함한다. 상기 제 1 비교기(com41)는 상기 기준 전압(Vref)과 상기 제 1 분배 전압(V_dv1)을 인가 받아 상기 제 1 감지 신호(det1)를 생성한다.
상기 제 2 비교부(904)는 상기 기준 전압(Vref)과 제 2 분배 전압(V_dv2)의 레벨을 비교하여 상기 제 2 감지 신호(det2)를 생성한다. 예를 들어, 상기 제 2 비교부(904)는 상기 제 2 분배 전압(V_dv2)이 상기 기준 전압(Vref)의 레벨보다 낮으면 로우 레벨로 인에이블된 상기 제 2 감지 신호(det2)를 생성한다. 한편, 상기 제 2 비교부(904)는 상기 제 2 분배 전압(V_dv2)이 상기 기준 전압(Vref)의 레벨보다 높으면 하이 레벨로 디스에이블된 상기 제 2 감지 신호(det2)를 생성한다.
상기 제 2 비교부(904)는 제 2 비교기(com42)를 포함한다. 상기 제 2 비교기(com42)는 상기 기준 전압(Vref)과 상기 제 2 분배 전압(V_dv2)을 인가 받아 상기 제 2 감지 신호(det2)를 생성한다.
상기 전압 분배부(905)는 상기 제 1 및 제 2 드라이버(901, 902)의 출력단이 연결된 상기 공통 노드(node A)와 접지단(VSS) 사이에 연결되어 상기 제 1 및 제 2 분배 전압(V_dv1, V_dv2)을 생성한다. 이때, 상기 제 1 분배 전압(V_dv1)이 상기 제 2 분배 전압(V_dv2)의 레벨보다 높다.
상기 전압 분배부(905)는 직렬로 연결된 제 1 내지 제 3 저항 소자(R41~R43)를 포함한다. 또한 직렬로 연결된 상기 제 1 내지 제 3 저항 소자(R41~R43)는 상기 공통 노드(node A)와 접지단(VSS) 사이에 연결된다. 상기 제 1 및 제 2 저항 소자(R41, R42)가 연결된 노드에서 상기 제 1 분배 전압(V_dv1)이 출력되고, 상기 제 2 및 제 3 저항 소자(R42, R43)가 연결된 노드에서 상기 제 2 분배 전압(V_dv2)이 출력된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 다음과 같이 동작한다.
전압 분배부(905)는 예를 들어, 내부 전압(V_int)의 레벨에 2/3 레벨을 갖는 제 1 분배 전압(V_dv1)과 상기 내부 전압(V_int)의 레벨에 1/3 레벨을 갖는 제 2 분배 전압(V_dv2)을 출력한다.
제 1 비교부(903)는 상기 제 1 분배 전압(V_dv1)과 기준 전압(Vref)의 레벨을 감지하여 제 1 감지 신호(det1)를 생성한다.
제 2 비교부(904)는 상기 제 2 분배 전압(V_dv2)과 상기 기준 전압(Vref)의 레벨을 감지하여 제 2 감지 신호(det2)를 생성한다.
예를 들어, 상기 기준 전압(Vref)의 레벨이 3볼트 상기 내부 전압(V_int)의 타겟 레벨이 6볼트라고 가정한다.
따라서 상기 내부 전압(V_int)이 6볼트이고, 상기 전압 분배부(905)를 구성하는 제 1 내지 제 3 저항 소자(R41~R43)의 저항값이 동일하다고 가정하면, 상기 제 1 분배 전압(V_dv1)은 4볼트가 되고 상기 제 2 분배 전압(V_dv2)은 2볼트가 된다.
결국, 상기 제 1 비교부(903)는 3볼트인 상기 기준 전압(Vref)과 4볼트인 상기 제 1 분배 전압(V_dv1)을 인가 받아 하이 레벨로 디스에이블된 상기 제 1 감지 신호(det1)를 생성한다. 또한 상기 제 2 비교부(904)는 3볼트인 상기 기준 전압(Vref)과 2볼트인 상기 제 2 분배 전압(V_dv2)을 인가 받아 로우 레벨로 인에이블된 상기 제 2 감지 신호(det2)를 생성한다. 상기 제 1 감지 신호(det1)를 입력 받는 제 1 드라이버(901)는 드라이빙 동작을 수행하지 않고, 상기 제 2 감지 신호(det2)를 입력 받는 제 2 드라이버(902)만이 드라이빙 동작을 수행한다. 즉, 상기 내부 전압(V_int)은 하나의 드라이버(902)만이 드라이빙 동작을 수행하여 생성된다.
상기 내부 전압(V_int)의 레벨이 3볼트로 내려가면 상기 제 1 분배 전압(V_dv1)은 2볼트가 되고, 상기 제 2 분배 전압(V_dv1)은 1볼트가 된다.
결국, 3볼트의 상기 기준 전압(Vref)을 인가 받는 상기 제 1 및 제 2 비교부(903, 904)는 모두 로우 레벨로 디스에이블된 상기 제 1 및 제 2 감지 신호(det1, det2)를 생성한다. 상기 제 1 및 제 2 드라이버(901, 902)는 모두 드라이빙 동작을 수행하여 상기 내부 전압(V_int)을 생성한다.
상기 내부 전압(V_int)의 레벨이 12볼트로 상승하면 상기 제 1 분배 전압(V_dv1)은 9볼트가 되고, 상기 제 2 분배 전압(V_dv2)은 6볼트가 된다.
결국, 상기 제 1 및 제 2 비교부(903, 904)는 모두 하이 레벨로 디스에이블된 상기 제 1 및 제 2 감지 신호(det1, det2)를 생성한다. 따라서 상기 제 1 및 제 2 드라이버(901, 902)는 모두 드라이빙 동작을 수행하지 않는다.
이상에서 살펴본 바와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로는 내부 전압 레벨에 따라 드라이빙되는 드라이버의 개수를 조절함으로써, 외부 전압 레벨이 낮아져 내부 전압 레벨이 낮아질 경우 드라이버 개수를 제어하여 내부 전압의 전류 공급을 원활히 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도,
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전압 생성 회로의 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제 1 전압 출력부 200: 제 2 전압 출력부
300: 제 1 드라이버 400: 제 2 드라이버
500: 드라이버 제어부 501: 비교부
502: 드라이버 503: 전압 분배부
504: 제어부 505: 제어 드라이버
600: 내부 전압 생성부 700: 제어부
800: 제어 드라이버

Claims (22)

  1. 제 1 기준 전압과 외부 전압을 대변하는 제 1 전압을 비교하여 얻어지는 제 1 감지 신호의 전위 레벨에 따라 턴온 정도가 가변되는 제 1 드라이버를 구비한 제 1 전압 생성부; 및
    상기 제 1 기준 전압과 상이한 레벨을 갖는 제 2 기준 전압과 상기 외부 전압을 대변하는 제 2 전압을 비교하여 얻어지는 제 2 감지 신호의 전위 레벨에 따라 턴온 정도가 가변되는 제 2 드라이버를 구비한 제 2 전압 생성부를 포함하며,
    상기 제 1 및 제 2 전압 생성부 각각의 출력단은 공통 노드에 연결되고, 상기 공통 노드에서 내부 전압이 생성되는 반도체 메모리 장치의 내부 전압 생성 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 전압 생성부는 상기 외부 전압을 대변하는 제 1 전압을 생성하는 제 1 전압 분배부를 더 포함하는 반도체 메모리 장치의 내부 전압 생성 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전압 생성부는
    상기 제 1 기준 전압과 상기 제 1 전압 분배부의 출력 전압을 비교하여 제 1 감지 신호를 생성하는 비교부, 및
    상기 제 1 감지 신호의 전위 레벨에 따라 상기 외부 전압을 드라이빙하여 제 1 출력 전압을 출력하는 트랜지스터를 포함하며,
    상기 제 1 전압 분배부는 상기 제 1 출력 전압을 분배하여 상기 외부 전압을 대변하는 제 1 전압인 분배 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 2 전압 생성부는 상기 외부 전압을 대변하는 제 2 전압을 생성하는 제 2 전압 분배부를 더 포함하는 반도체 메모리 장치의 내부 전압 생성 회로.
  6. 제 5 항에 있어서,
    상기 제 2 전압 생성부는
    상기 제 2 기준 전압과 상기 제 2 전압 분배부의 출력 전압을 비교하여 상기 제 2 감지 신호를 생성하는 비교부, 및
    상기 제 2 감지 신호의 전위 레벨에 따라 상기 외부 전압을 드라이빙하여 제 2 출력 전압을 출력하는 트랜지스터를 포함하며,
    상기 제 2 전압 분배부는 상기 제 2 출력 전압을 분배하여 상기 외부 전압을 대변하는 제 2 전압인 분배 전압을 생성하는 반도체 메모리 장치의 내부 전압 생성 회로.
  7. 외부 전압의 레벨이 반영된 복수의 감지 신호의 전위 레벨에 따라, 외부 전압을 드라이빙하여, 내부 전압을 생성하는 복수개의 드라이버; 및
    상기 내부 전압 레벨에 응답하여, 상기 내부 전압을 생성하는 상기 복수개의 드라이버 개수를 제어하는 드라이버 제어부를 포함하며,
    상기 복수개의 드라이버의 출력단은 공통 노드에 연결되어, 상기 복수개의 드라이버들의 선택시, 선택된 상기 드라이버들의 내부 전압이 합산되어 상기 내부 전압으로 출력되고,
    상기 각각의 드라이버는 각각의 감지 신호의 전위 레벨에 따라 외부 전압의 드라이빙 정도가 결정되는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  8. 제 7 항에 있어서,
    상기 복수개의 드라이버는 제 1 드라이버, 및 제 2 드라이버를 포함하며,
    상기 제 1 드라이버는 제 1 감지 신호의 전위 레벨에 따라 턴온 정도가 조절되는 트랜지스터이고,
    상기 제 2 드라이버는 제 2 감지 신호의 전위 레벨에 따라 턴온 정도가 조절되는 트랜지스터인 반도체 메모리 장치의 내부 전압 생성 회로.
  9. 제 8 항에 있어서,
    상기 드라이버 제어부는
    제 1 기준 전압과 상기 제 1 드라이버의 출력 전압 레벨을 비교하여 상기 제 1 감지 신호를 생성하는 제 1 제어부, 및
    제 2 기준 전압과 상기 제 2 드라이버의 출력 전압 레벨을 비교하여 상기 제 2 감지 신호를 생성하는 제 2 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  10. 제 9 항에 있어서,
    상기 제 1 기준 전압과 상기 제 2 기준 전압은 서로 전압 레벨이 다른 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  11. 제 10 항에 있어서,
    상기 제 1 제어부는
    상기 제 1 드라이버의 출력 전압을 전압 분배하여 분배 전압을 생성하는 전압 분배부, 및
    상기 제 1 기준 전압과 상기 분배 전압의 전압 레벨을 비교하여 상기 제 1 감지 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
  12. 제 10 항에 있어서,
    상기 제 2 제어부는
    상기 제 2 드라이버의 출력 전압을 전압 분배하여 분배 전압을 생성하는 전압 분배부, 및
    상기 제 2 기준 전압과 상기 분배 전압의 전압 레벨을 비교하여 상기 제 2 감지 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 생성 회로.
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