KR100802073B1

KR100802073B1 - 반도체메모리소자의 내부전압 공급장치

Info

Publication number: KR100802073B1
Application number: KR1020060049123A
Authority: KR
Inventors: 변상진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-05-31
Filing date: 2006-05-31
Publication date: 2008-02-12
Also published as: US7646652B2; KR20070115140A; US20070280008A1

Abstract

본 발명은 안정적인 내부전원을 공급하기 위한 내부전원 공급장치를 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 외부전압을 인가받아 제1 기준전압에 대응하는 레벨인 코어전압(VCORE)을 생성하기 위한 코어전압 생성부; 상기 외부전압을 인가받아 제2 기준전압에 대응하는 레벨인 보조 코어전압(VCORE_HC) - 상기 코어전압과 동일한 레벨이나 코어영역에서는 사용되지 않음 -을 생성하기 위한 보조 코어전압 생성부; 및 전압구동을 위한 전압원으로 상기 코어전압을 사용하고, 전압검출 및 구동제어를 위한 전압원으로 상기 보조 코어전압을 사용하여 내부전압을 생성하기 위한 내부전압 생성부를 구비하는 반도체메모리소자의 내부전압 공급장치가 제공된다.

공급원, 내부전원, 안정, 비트라인, 셀 플레이트(Plate)

Description

반도체메모리소자의 내부전압 공급장치{INTERNAL VOLTAGE GENERATOR IN SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 내부전원 공급장치의 개념도.

도 2는 도 1의 VCP 전압 생성부의 내부 회로도.

도 3은 다른 종래기술에 따른 VCP 전압 생성부의 내부 회로도.

도 4는 또 다른 종래기술에 따른 VCP 전압 생성부의 내부 회로도.

도 5는 본 발명에 따른 내부전압 공급장치의 블럭 다이어그램.

도 6은 제1 실시 예에 따른 VCP 전압 생성부의 내부 회로도.

도 7은 본 발명의 제2 실시 예에 따른 VCP 전압 생성부의 내부 회로도.

도 8은 제3 실시 예에 따른 VCP 전압 생성부의 내부 회로도.

* 도면의 주요 부분에 대한 부호의 설명

100 : VCORE 전압 생성부

200 : VCORE_HC 전압 생성부

300 : VCP 전압 생성부

400 : VBLP 전압 생성부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 안정적인 내부전압을 공급하는 내부전압 생성장치에 관한 것이다.

일반적으로 내부전원 공급장치는 공급하는 내부전원의 레벨을 안정적을 유지하기 위해, 원하는 레벨의 내부전원을 갖는 기준전원보다 내부전원의 레벨이 하강하는 경우 이를 감지하여 구동량을 향상시키므로써, 내부전원의 레벨이 안정적으로 공급되도록 한다.

도 1은 종래기술에 따른 내부전원 공급장치의 개념도이다.

도 1을 참조하면, 내부전원 공급장치는 외부전압(VDD)을 코어-기준전압(VREFC)에 대응되는 레벨인 코어전압(VCORE)으로 공급하기 위한 VCORE 전압 생성부(10)와, 코어전압(VCORE)을 인가받아 1/2의 전압 비율을 갖는 내부전압 VCP를 생성하기 위한 VCP 전압 생성부(20)와, 코어전압(VCORE)을 인가받아 1/2의 전압 비율을 갖는 내부전압 VBLP를 생성하기 위한 VBLP 전압 생성부(30)를 포함한다.

참고적으로, 내부전압 VCP는 데이터가 저장되는 단위메모리셀 내 커패시터의 셀 플레이트(Cell Plate)에 인가되는 전압이다. 이는 단위메모리셀에 저장되는 데이터의 논리레벨에 무관하게 커패시터의 플레이트 노드에 코어전압(VCORE)에 대해 1/2 전압 비율을 갖는 내부전압 VCP를 인가함으로써 데이터의 신뢰성 확보하기 위한 것이다.

또한, 내부전압 VBLP는 단위메모리셀로부터 데이터가 전달되는 비트라인을 프리차지시키기 위해 인가되는 전압이다.

또한, 코어전압(VCORE)은 데이터 '1'에 대응하는 전압 레벨로서, 코어영역에서 사용된다.

도 1에 도시된, VCP 전압 생성부(20) 및 VBLP 전압 생성부(30)는 동일한 회로적 구현을 갖되, 각 전압이 사용되는 영역만이 다르다. 따라서, 다음에서는 VCP 전압 생성부(20)의 내부 회로도를 예시적으로 살펴보도록 한다.

도 2는 도 1의 VCP 전압 생성부(20A)의 내부 회로도이다.

도 2를 참조하면, VCP 전압 생성부(20A)는 코어전압(VCORE)의 레벨에 따라 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)를 생성하기 위한 드라이빙 제어부(21)와, 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)에 응답하여 코어전압(VCORE)에 대해 1/2의 전압 비율을 갖는 내부전압 VCP를 드라이빙하기 위한 드라이빙부(22)를 구비한다.
여기서, 드라이빙 제어부(21)는 접지전압(VSS)을 게이트 입력으로 가지며 코어전압(VCORE)의 공급단과 제1 출력노드(N1)에 사이에 접속된 PMOS트랜지스터로 구현된 저항(PM1)과, 제1 출력노드(N1)에 일측단이 접속된 NMOS트랜지스터로 구현된 다이오드(NM1)와, 다이오드(NM1)의 다른 일측단과 제2 출력노드(N2) 사이에 접속된 PMOS트랜지스터로 구현된 다이오드(PM2)과, 제2 출력노드(N2)와 접지전압(VSS)의 공급단 사이에 접속된 NMOS트랜지스터로 구현된 저항(NM2)을 포함한다.

삭제

드라이빙부(22)는 풀업-제어신호(CNT_PU)를 게이트 입력으로 가지며 코어전압(VCORE)의 공급단과 내부전압 VCP의 공급단 사이에 소스-드레인 경로를 갖는 NMOS트랜지스터(NM3)와, 풀다운-제어신호(CNT_PD)를 게이트 입력으로 인가받으며 내부전압 VCP의 공급단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM3)를 구비한다.

동작을 간략히 보면, 드라이빙 제어부는 코어전압(VCORE)을 디바이딩하여 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)를 출력한다. 이어, 드라이빙부는 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)에 응답하여 내부전압 VCP를 공급한다.

이후, 내부전압 VCP의 레벨이 하강하면, NMOS트랜지스터(NM3)가 더 많은 전류를 공급하는 반면, PMOS트랜지스터(PM3)를 통해 풀다운 되는 전류의 양은 상대적으로 줄어든다. 이는 NMOS트랜지스터(NM3)의 드레인단의 레벨이 하강하는 것이므로, NMOS트랜지스터(NM3)가 더 많이 턴온되지만, PMOS트랜지스터(PM3)의 소스단의 레벨이 하강하는 것이므로, PMOS트랜지스터(PM3)는 조금 덜 액티브되기 때문이다.

한편, 도시된 바와 같은 드라이빙부(22)를 소스 팔로우(source follower) 방식이라고 한다. 이는 NMOS트랜지스터(NM3)와 PMOS트랜지스터(PM3)의 소스단이 모두 내부전압 VCP이기 때문이다. 그런데, 소스 팔로우 방식의 경우 구동력(Drivability)의 차이가 많이 나는 단점이 있다.

도 3은 다른 종래기술에 따른 VCP 전압 생성부(20B)의 내부 회로도이다.

도 3을 참조하면, 다른 종래기술에 따른 VCP 전압 생성부(20B)는 코어전압(VCORE)을 인가받아 내부전압 VCP의 목표값인 기준전압(REF)을 생성하기 위한 기준전압 생성부(23)와, 내부전압 VCP가 기준전압(REF)에 대응되는 레벨을 유지하도록 풀업-드라이빙신호(PDRV)와 풀다운-드라이빙신호(NDRV)를 생성하기 위한 제어부(24)와, 풀업-드라이빙신호(PDRV) 및 풀다운-드라이빙신호(NDRV)에 응답하여 내부전압 VCP를 드라이빙하기 위한 드라이빙부(25)를 구비한다.

그리고 제어부(24)는 기준전압(REF)을 인가받아 접지전압(VSS)의 공급단으로 일정한 전류가 흐르도록 제어하기 위한 제1 바이어스 제어신호(NBIAS)를 생성하기 위한 제1 바이어스 제어부(24a)와, 기준전압(REF)을 인가받아 코어전압(VCORE)의 공급단으로부터 일정한 전류가 흐르도록 제어하기 위한 제2 바이어스 제어신호(PBIAS)를 생성하기 위한 제2 바이어스 제어부(24b)와, 제1 및 제2 바이어스 제어신호(NBIAS, PBIAS)에 응답하여 일정한 바이어스 전류를 유지하여 기준전압(REF)의 레벨 보다 NMOS트랜지스터 및 PMOS트랜지스터의 문턱전압 만큼 높거나 낮은 제1 및 제2 게이트 제어신호(NGATE, PGATE)를 출력하기 게이트 제어부(24c)와, 제1 및 제2 바이어스 제어신호(NBIAS, PBIAS)에 응답하여 일정한 바이어스 전류를 유지하면서 제1 및 제2 게이트 제어신호(NGATE, PGATE)에 대한 내부전압 VCP의 레벨을 감지하여 풀다운-드라이빙신호(NDRV) 및 풀업-드라이빙신호(PDRV)를 생성하기 위한 신호 생성부(24d)를 포함한다.

또한, 드라이빙부(25)는 풀업-드라이빙신호(PDRV)를 게이트 입력으로 가지며 코어전압(VCORE)의 공급단과 내부전압 VCP의 공급단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM4)와, 풀다운-드라이빙신호(NDRV)를 게이트 입력으로 가지며 내부전압 VCP의 공급단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM4)를 포함한다.

기준전압 생성부(23)는 코어전압(VCORE)의 공급단에 소스단이 접속되고 자신의 게이트단과 드레인단이 함께 묶인 PMOS트랜지스터(PM5)와, PMOS트랜지스터(PM5)의 드레인단과 출력노드(N3) 사이에 접속된 저항(R1)과, 출력노드N3에 일측단이 접속된 저항(R2)과, 저항(R2)의 타측단에 자신의 드레인단이 접속되고 자신의 게이트단과 소스단이 접지전압의 공급단에 접속된 PMOS트랜지스터(PM6)를 구비하여, 출력노드(N3)에 걸린 전압을 기준전압(REF)으로 출력한다.

한편, 도면에 도시된 바와 같이, 기준전압 생성부(23)와 제어부(24)와 드라이빙부(25)는 모두 구동전원으로 코어전압(VCORE)과 접지전압(VSS)을 인가받는다.

도 4는 또 다른 종래기술에 따른 VCP 전압 생성부(20C)의 내부 회로도이다.

도 4를 참조하면, 또 다른 종래기술에 따른 VCP 전압 생성부(20C)는 코어전압(VCORE)을 인가받아 내부전압 VCP의 목표값인 기준전압(REF)을 생성하기 위한 기준전압 생성부(26)와, 내부전압 VCP가 기준전압(REF)에 대응되는 레벨을 유지하도록 풀업-제어신호(CNT_PU)와 풀다운-제어신호(CNT_PD)를 생성하기 위한 제어부(27)와, 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)가 기준전압(REF)에 대해 갖는 전압 차이를 증폭하여 풀업-드라이빙신호(PDRV)와 풀다운-드라이빙신호(NDRV)로 출력하기 위한 구동신호 생성부(28)와, 풀업-드라이빙신호(PDRV) 및 풀다운-드라이빙신호(NDRV)에 응답하여 내부전압 VCP를 드라이빙하기 위한 드라이빙부(29)를 구비한다.

도 4에 도시된 VCP 전압 생성부를 도 3과 비교하여 보면, 동일한 회로적 구 현을 갖되 구동신호 생성부(28)를 더 포함하는 것을 알 수 있다.

따라서, 구동신호 생성부(28)만을 살펴보도록 한다. 구동신호 생성부(28)는 기준전압(REF)과 풀업-제어신호(CNT_PU)를 차동 입력으로 인가받아 풀업-드라이빙신호(PDRV)를 출력하기 위한 제1 차동증폭기(DA1)와, 기준전압(REF)과 풀다운-제어신호(CNT_PD)를 차동 입력으로 인가받아 풀다운-드라이빙신호(NDRV)를 출력하기 위한 제2 차동증폭기(DA2)를 구비한다.

이와 같이, 차동증폭기로 구현된 구동신호 생성부를 통해 풀다운-드라이빙신호(NDRV) 및 풀업-드라이빙신호(PDRV)를 출력하므로서, 구동력이 향상되는 장점을 갖는다.

참고적으로, 기준전압 생성부(26), 제어부(27), 구동신호 생성부(28), 및 드라이빙부(29)는 구동전원으로 코어전압(VCORE)과 접지전압(VSS)을 인가받는다.

한편, 전술한 바와 같은 내부전압 공급장치는 하나의 소스원으로부터 공급되는 코어전압(VCORE)을 구동전원으로 사용하여, 기준전압(REF)과 복수의 제어신호(CNT_PU, CNT_PD, PDRV, NDRV)를 생성하고 이에 따라 각각의 내부전압 VCP 및 VBLP를 공급한다.

따라서, 종래기술에 따른 내부전안 공급장치는 구동전원인 코어전압(VCORE)의 레벨이 불안정하게 되면, 이에 영향 받아 내부전압 VCP 및 VBLP의 레벨로 불안정해지는 문제점을 갖는다.

더욱이, 내부전압 VCP 및 VBLP는 데이터의 논리레벨과 관련되기 때문에, 불안정한 레벨은 논리레벨의 판별을 어렵하게 하여 데이터의 페일을 유발한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 안정적인 내부전원을 공급하기 위한 내부전원 공급장치를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부전압을 인가받아 제1 기준전압에 대응하는 레벨인 코어전압(VCORE)을 생성하기 위한 코어전압 생성부; 상기 외부전압을 인가받아 제2 기준전압에 대응하는 레벨인 보조 코어전압(VCORE_HC) - 상기 코어전압과 동일한 레벨이나 코어영역에서는 사용되지 않음 -을 생성하기 위한 보조 코어전압 생성부; 및 전압구동을 위한 전압원으로 상기 코어전압을 사용하고, 전압검출 및 구동제어를 위한 전압원으로 상기 보조 코어전압을 사용하여 내부전압을 생성하기 위한 내부전압 생성부를 구비하는 반도체메모리소자의 내부전압 공급장치가 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

삭제

도 5는 본 발명에 따른 내부전압 공급장치의 블럭 다이어그램이다.

도 5를 참조하면, 본 발명에 따른 내부전압 공급장치는 외부전압(VDD)을 인가받아 코어-기준전압(VC_VREFC)에 대응되는 레벨인 코어전압(VCORE)을 생성하기 위한 VCORE 전압 생성부(100)와, 외부전압(VDD)을 인가받아 기준전압(HC_VREFC)에 대응되는 레벨인 내부전압 VCORE_HC을 생성하기 위한 VCORE_HC 전압 생성부(200)와, 코어전압(VCORE) 및 내부전압 VCORE_HC를 인가받아 1/2의 전압 비율을 갖는 내부전압 VCP를 생성하기 위한 VCP 전압 생성부(300)와, 코어전압(VCORE) 및 내부전압 VCORE_HC를 인가받아 1/2의 전압 비율을 갖는 내부전압 VBLP를 생성하기 위한 VBLP 전압 생성부(400)를 구비한다.

참고적으로, 내부전압 VCORE_HC는 코어전압(VCORE)과 동일한 전압 레벨을 가지며, 코어전압(VCORE)은 코어영역에서 사용되는 반면, 내부전압 VCORE_HC는 내부전압 VCP 및 VBLP 생성시 전압 검출부의 기준전압 또는 구동 제어부의 전압원으로 사용된다.

또한, 내부전압 VCP 및 VBLP는 코어전압(VCORE)에 대해 1/2의 전압 비율을 갖는 동일한 전압레벨을 갖는 전압으로서, 반도체메모리소자 내에서 사용되는 영역만이 다르다. 따라서, 이들 내부전압 VCP 및 VBLP를 생성하기 위한 VCP 전압 생성부(300) 및 VBLP 전압 생성부(400)는 동일한 회로적 구현을 갖는다.

한편, 본 발명에 따른 내부전압 공급장치는 셀 플레이트 및 비트라인의 프리차지 시 사용되는 내부전압 VCP와 내부전압 VBLP를 생성할 때, 코어전압(VCORE) 뿐만 아니라 내부전압 VCORE_HC을 함께 인가받아 구동된다. 즉, 구동전원으로 각기 다른 소스원으로부터 공급되는 전압을 인가받기 때문에, 코어전압(VCORE)의 레벨이 불안정해도 이에 적은 영향은 받아 안정적으로 내부전압 VCP 및 VBLP를 생성할 수 있다.

다음에서는 VCP 전압 생성부(300)의 회로적 구현을 도면을 참조하여 살펴보 도록 한다. VCP 전압 생성부(300) 및 VBLP 전압 생성부(400)는 동일한 회로적 구현을 가지므로, VCP 전압 생성부(300)만을 예로서 살펴보도록 한다.

도 6은 제1 실시 예에 따른 VCP 전압 생성부(300A)의 내부 회로도이다.

도 6을 참조하면, 제1 실시 예에 따른 VCP 전압 생성부(300A)는 내부전압 VCORE_HC의 레벨에 따라 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)를 생성하기 위한 전압검출/구동제어부(310)와, 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)에 응답하여 코어전압(VCORE)에 대해 1/2의 전압 비율을 갖는 내부전압 VCP를 드라이빙하기 위한 드라이빙부(320)를 구비한다.

그리고 전압검출/구동제어부(310)는 접지전압(VSS)을 게이트 입력으로 가지며 내부전압 VCORE_HC의 공급단과 제1 출력노드(N4)에 사이에 접속된 PMOS트랜지스터로 구현된 제1 액티브 저항(PM7)과, 제1 출력노드(N4)에 일측단이 접속된 NMOS트랜지스터로 구현된 제1 다이오드(NM5)와, 제1 다이오드(NM6)의 다른 일측단과 제2 출력노드(N5) 사이에 접속된 PMOS트랜지스터로 구현된 제2 다이오드(PM8)과, 제2 출력노드(N5)와 접지전압(VSS)의 공급단 사이에 접속된 NMOS트랜지스터로 구현된 제2 액티브저항(NM6)을 포함하며, 제1 출력노드(N4)에 걸린 전압을 풀업-제어신호(CNT_PU)로 출력하며, 제2 출력노드(N5)에 걸린 전압을 풀다운-제어신호(CNT_PD)로 출력한다. 여기서, PMOS트랜지스터로 구현된 저항(PM5) 및 다이오드(PM7)는 기판전압으로 내부전압 VCORE_HC를 인가받으며, NMOS트랜지스터로 구현된 저항(NM6)은 게이트단으로 내부전압 VCORE_HC를 인가받는다.

드라이빙부(320)는 풀업-제어신호(CNT_PU)를 게이트 입력으로 가지며 코어전압(VCORE)의 공급단과 내부전압 VCP의 공급단 사이에 소스-드레인 경로를 갖는 NMOS트랜지스터(NM7)와, 풀다운-제어신호(CNT_PD)를 게이트 입력으로 인가받으며 내부전압 VCP의 공급단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 PMOS트랜지스터(PM9)를 구비한다. 여기서, NMOS트랜지스터(NM7)는 기판전압으로 접지전압(VSS)을 인가받으며, PMOS트랜지스터(PM9)는 기판전압으로 코어전압(VCORE)을 인가받는다.

동작을 간략히 보면, 전압검출/구동제어부(310)는 내부전압 VCORE_HC을 디바이딩하여 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)를 출력한다. 이어, 드라이빙부(320)는 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)에 응답하여 내부전압 VCP를 공급한다.

이후, 내부전압 VCP의 레벨이 하강하면, NMOS트랜지스터(NM7)가 더 많은 전류를 공급하는 반면, PMOS트랜지스터(PM9)를 통해 풀다운 되는 전류의 양은 상대적으로 줄어든다. 다시 언급하면, 내부전압 VCP의 레벨이 하강하는 것은 NMOS트랜지스터(NM7)의 드레인단의 레벨 하강을 의미하는 것으로, 게이트단의 전압이 일정하더라도 드레인단의 레벨 하강으로 NMOS트랜지스터(NM7)가 더 많이 턴온되어 많은 전류를 공급한다. 또한, PMOS트랜지스터(PM9)의 소스단 레벨이 하강하는 것이므로, 게이트단의 레벨이 상승하는 것과 같은 효과가 발생하여 PMOS트랜지스터(PM9)가 덜 액티브되어, 공급되는 전류량이 감소하는 것이다.

한편, 전술한 바와 같이, 본 발명의 제1 실시 예에 따른 VCP 전압 생성부는 코어전압(VCORE)의 레벨이 불안정해져도, 풀다운-드라이빙신호(NDRV) 및 풀업-드라이빙신호(PDRV)는 내부전압 VCORE_HC에 의해 생성되기 때문으로 안정적으로 레벨을 유지한다. 따라서, 드라이빙부(320)의 구동전원인 코어전압(VCORE)이 불안정해도 안정적인 레벨로 인가되는 풀다운-드라이빙신호(NDRV) 및 풀업-드라이빙신호(PDRV)에 의해 구동되기 때문에, 안정적으로 내부전압 VCP를 공급할 수 있다.

그러므로, VCP 전압 생성부(300)는 전압검출/구동제어부(310)의 구동전원으로는 내부전압 VCORE_HC과 접지전압(VSS)을 인가하며, 드라이빙부(320)의 구동전원으로는 코어전압(VCORE)과 접지전압(VSS)을 인가한다. 즉, 전압검출/구동제어부(310)와 드라이빙부(320)의 구동전원의 전압원이 서로 다르기 때문에, 코어전압(VCORE)의 레벨이 불안정해져도 이에 적은 영향을 받는다.

도 7은 본 발명의 제2 실시 예에 따른 VCP 전압 생성부(300B)의 내부 회로도이다.

도 7을 참조하면, 본 발명의 제2 실시 예에 따른 VCP 전압 생성부(300B)는 내부전압 VCORE_HC을 인가받아 내부전압 VCP의 목표값인 기준전압(REF)을 생성하기 위한 기준전압 생성부(330)와, 내부전압 VCP가 기준전압(REF)에 대응되는 레벨을 유지하도록 풀업-드라이빙신호(PDRV)와 풀다운-드라이빙신호(NDRV)를 생성하기 위한 제어부(340)와, 풀업-드라이빙신호(PDRV) 및 풀다운-드라이빙신호(NDRV)에 응답하여 내부전압 VCP를 드라이빙하기 위한 드라이빙부(350)를 구비한다.

그리고 제어부(340)는 기준전압(REF)을 인가받아 접지전압(VSS)의 공급단으로 일정한 전류가 흐르도록 제어하기 위한 제1 바이어스 제어신호(NBIAS)를 생성하기 위한 제1 바이어스 제어부(342)와, 기준전압(REF)을 인가받아 내부전압 VCORE_HC의 공급단으로부터 일정한 전류가 흐르도록 제어하기 위한 제2 바이어스 제어신호(PBIAS)를 생성하기 위한 제2 바이어스 제어부(344)와, 제1 및 제2 바이어스 제어신호(NBIAS, PBIAS)에 응답하여 일정한 바이어스 전류를 유지하여 기준전압(REF)의 레벨 보다 NMOS트랜지스터 및 PMOS트랜지스터의 문턱전압 만큼 높거나 낮은 제1 및 제2 게이트 제어신호(NGATE, PGATE)를 출력하기 게이트 제어부(346)와, 제1 및 제2 바이어스 제어신호(NBIAS, PBIAS)에 응답하여 일정한 바이어스 전류를 유지하면서 제1 및 제2 게이트 제어신호(NGATE, PGATE)에 대한 내부전압 VCP의 레벨을 감지하여 풀다운-드라이빙신호(NDRV) 및 풀업-드라이빙신호(PDRV)를 생성하기 위한 신호 생성부(348)를 포함한다.

또한, 드라이빙부(350)는 풀업-드라이빙신호(PDRV)를 게이트 입력으로 가지며 코어전압(VCORE)의 공급단과 내부전압 VCP의 공급단 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM10)와, 풀다운-드라이빙신호(NDRV)를 게이트 입력으로 가지며 내부전압 VCP의 공급단과 접지전압(VSS)의 공급단 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM8)를 포함한다.

기준전압 생성부(330)는 코어전압(VCORE)의 공급단에 소스단이 접속되고 자신의 게이트단과 드레인단이 함께 묶인 PMOS트랜지스터(PM11)와, PMOS트랜지스터(PM11)의 드레인단과 출력노드 사이에 접속된 저항(R3)과, 출력노드에 일측단이 접속된 저항(R4)과, 저항(R4)의 타측단에 자신의 드레인단이 접속되고 자신의 게이트단과 소스단이 접지전압의 공급단에 접속된 NMOS트랜지스터(NMPM12)를 구비하여, 출력노드에 걸린 전압을 기준전압(REF)으로 출력한다.

한편, 도면에 도시된 바와 같이, 기준전압 생성부(330)와 제어부(340)는 구동전원으로 내부전압 VCORE_HC과 접지전압(VSS)을 인가받으며, 드라이빙부(350)는 구동전원으로 코어전압(VCORE)과 접지전압(VSS)을 인가받는다.

이와 같이, 드라이빙부(350)의 구동을 제어하기 위한 풀업-드라이빙신호(PDRV)와 풀다운-드라이빙신호(NDRV)를 생성하기 위한 기준전압 생성부(330)와 제어부(340)의 구동전원과 드라이빙부(350)의 구동전원을 각기 다른 공급원으로부터 인가한다. 따라서, 코어전압(VCORE)의 레벨이 불안정해져도, 안정된 내부전압 VCORE_HC를 통해 생성된 풀업-드라이빙신호(PDRV) 및 풀다운-드라이빙신호(NDRV)에 제어받아 드라이빙부(350)가 구동되어 안정적으로 내부전압 VCP를 공급할 수 있다.

도 8은 제3 실시 예에 따른 VCP 전압 생성부(300C)의 내부 회로도이다.

도 8을 참조하면, 제3 실시 예에 따른 VCP 전압 생성부(300C)는 코어전압(VCORE)을 인가받아 내부전압 VCP의 목표값인 하프전위-기준전압(REF)을 생성하기 위한 기준전압 생성부(360)와, 내부전압 VCP가 하프전위-기준전압(REF)에 대응되는 레벨을 유지하도록 풀업-제어신호(CNT_PU)와 풀다운-제어신호(CNT_PD)를 생성하기 위한 제어부(370)와, 풀업-제어신호(CNT_PU) 및 풀다운-제어신호(CNT_PD)가 기준전압(REF)에 대해 갖는 전압 차이를 증폭하여 풀업-드라이빙신호(PDRV)와 풀다운-드라이빙신호(NDRV)로 출력하기 위한 구동신호 생성부(380)와, 풀업-드라이빙신호(PDRV) 및 풀다운-드라이빙신호(NDRV)에 응답하여 내부전압 VCP를 드라이빙하기 위한 드라이빙부(390)를 구비한다.

도 8에 도시된 VCP 전압 생성부를 도 7과 비교하여 보면, 동일한 회로적 구 현을 갖되 구동신호 생성부(380)를 더 포함하는 것을 알 수 있다.

따라서, 신호 생성부(380)만을 살펴보도록 한다. 구동신호 생성부(380)는 기준전압(REF)과 풀업-제어신호(CNT_PU)를 차동 입력으로 인가받아 풀업-드라이빙신호(PDRV)를 출력하기 위한 제1 차동증폭기(DA3)와, 기준전압(REF)과 풀다운-제어신호(CNT_PD)를 차동 입력으로 인가받아 풀다운-드라이빙신호(NDRV)를 출력하기 위한 제2 차동증폭기(DA4)를 구비한다.

이와 같이, 차동증폭기로 구현된 구동신호 생성부(380)를 통해 풀다운-드라이빙신호(NDRV) 및 풀업-드라이빙신호(PDRV)를 인가하므로서, 구동력이 향상되는 장점을 갖는다.

한편, 제3 실시 예에 따른 VCP 전압 생성부 역시, 기준전압 생성부(360), 제어부(370) 및 구동신호 생성부(380)는 구동전원으로 내부전압 VCORE_HC 및 접지전압(VSS)를 인가받으며, 드라이빙부(390)는 구동전원으로 코어전압(VCORE)과 접지전압(VSS)을 인가받는다. 따라서, 내부전압 VCP의 공급원인 코어전압(VCORE)의 레벨이 불안정해져도, 안정적인 내부전압 VCORE_HC를 통해 풀업-드라이빙신호(PDRV) 및 풀다운-드라이빙신호(NDRV)가 생성되어 드라이빙부(390)의 구동을 제어하므로, 안정적인 내부전압 VCP를 공급할 수 있다.

그러므로, 전술한 제1 내지 제3 실시 예에 따른 VCP 전압 생성부는 공급량을 조절하기 위한 부분의 구동전원으로는 내부전압 VCORE_HC를, 내부전압 VCP을 공급하는 부분의 구동전원으로는 코어전압를 인가한다. 따라서, 코어전압의 레벨이 불안정해져도, 구동량을 조절하기 위한 부분의 내부전압 VCORE_HC가 안정된 레벨로 내부전압 VCP를 공급하는 부분을 제어하여, 코어전압에 적은 영향을 받는다. 다시 언급하면, 각기 다른 공급원으로부터 구동전원을 인가받으므로, 코어전압의 레벨이 불안정해도 안정적으로 내부전압 VCP의 레벨을 유지할 수 있다.

또한, 안정적인 내부전압 VCP 및 VBLP의 공급으로 센싱 마진을 증가시킬 수 있다. 구체적으로 언급하면, 셀에 데이터를 저장하는 경우 내부전압 VCP를 기준으로 VCP 보다 높거나 낮은 전위를 인가하여 이 전위차 만큼 셀의 캡에 차지를 저장한다. 이후, 읽기 또는 쓰기 동작을 위해 비트라인 감지증폭기를 활성화하여 감지 및 증폭 동작을 시작하면, 셀에 저장되었던 차지가 내부전압 VBLP로 프리차지된 비트라인에 인가되어 차지 쉐어링(Sharing)이 일어난다. 이때, 내부전압 VCP 및 VBLP가 코어전압에 연동되는 경우에는 코어전압이 흔들리는 경우, 내부전압 VCP 및 VBLP의 전압 역시 불안정해져 상대적으로 논리레벨 L의 데이터를 센싱하는 경우 전압 차가 작기 때문에 센싱 마진이 줄어든다. 그러나 본 발명과 같이 코어전압의 레벨이 불안정하더라도, 안정적으로 내부전압 VCP 및 VBLP를 공급할 수 있기 때문에, 차지 쉐어링이 이뤄질 때 논리레벨 H 또는 L의 데이터에 대한 충분한 전압 레벨 차이를 확보할 수 있어, 센싱 마진이 증가한다.

한편, 전술한 본 발명에서는 코어전압에 대해 1/2 전압 비율을 갖는 내부전압 VCP 및 VBLP를 생성하는 경우를 예시하였으나, 본 발명의 사상은 입력장치 등 전위를 비교하여 신호를 출력하는 모든 곳에 적용 가능하다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 내부전압의 공급 시, 공급량을 조절하기 위한 부분과 내부전압을 공급하는 부분의 구동전원을 각기 다른 공급원으로부터 인가받으므로, 코어전압의 레벨이 불안정해도 안정적으로 내부전압의 레벨을 유지할 수 있다.

Claims

외부전압을 인가받아 제1 기준전압에 대응하는 레벨인 코어전압(VCORE)을 생성하기 위한 코어전압 생성부;

상기 외부전압을 인가받아 제2 기준전압에 대응하는 레벨인 보조 코어전압(VCORE_HC) - 상기 코어전압과 동일한 레벨이나 코어영역에서는 사용되지 않음 -을 생성하기 위한 보조 코어전압 생성부; 및

전압구동을 위한 전압원으로 상기 코어전압을 사용하고, 전압검출 및 구동제어를 위한 전압원으로 상기 보조 코어전압을 사용하여 내부전압을 생성하기 위한 내부전압 생성부

를 구비하는 반도체메모리소자의 내부전압 공급장치.
제1항에 있어서,

상기 내부전압은 셀 플레이트 전압(VCP) 또는 비트라인 프리차지 전압(VBLP)인 것을 특징으로 하는 반도체메모리소자의 내부전압 공급장치.
제1 내부전압의 레벨에 따라 풀업-제어신호 및 풀다운-제어신호를 생성하기 위한 전압검출/구동제어 수단; 및

상기 풀업-제어신호 및 상기 풀다운-제어신호에 응답하여 제2 내부전압에 대해 1/2의 전압 비율을 갖는 제3 내부전압을 드라이빙하기 위한 드라이빙수단을 구비하며,

상기 제1 및 제2 내부전압은 서로 다른 공급원으로부터 공급되는 것을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제3항에 있어서,

상기 제1 내부전압은 코어전압이며, 상기 제2 내부전압은 상기 코어전압과 같은 전압 레벨을 가지는 별도의 내부전압이며, 상기 제3 내부전압은 셀 플레이트 전압 또는 비트라인 프리차지 전압인 것을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제3항 또는 제4항에 있어서,

상기 전압검출/구동제어 수단은,

접지전압을 게이트 입력으로 가지며 상기 제1 내부전압의 공급단과 제1 출력노드에 사이에 접속된 제1 액티브 저항과,

상기 제1 출력노드에 일측단이 접속된 제1 다이오드와,

상기 제1 다이오드의 다른 일측단과 제2 출력노드 사이에 접속된 제2 다이오드과,

상기 제2 출력노드와 상기 접지전압의 공급단 사이에 접속된 제2 액티브 저항을 포함하며,

상기 제1 출력노드에 걸린 전압을 상기 풀업-제어신호로 상기 제2 출력노드에 걸린 전압을 상기 풀다운-제어신호로 출력하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제5항에 있어서,

상기 드라이빙수단은,

상기 풀업-제어신호를 게이트 입력으로 가지며 상기 제2 내부전압의 공급단과 상기 제3 내부전압의 공급단 사이에 소스-드레인 경로를 갖는 제1 NMOS트랜지스터와,

상기 풀다운-제어신호를 게이트 입력으로 인가받으며 상기 제3 내부전압의 공급단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제2 PMOS트랜지스터를 구비하며,

상기 제1 NMOS트랜지스터는 기판전압으로 상기 접지전압을 인가받으며, 상기 제1 PMOS트랜지스터는 기판전압으로 상기 코어전압을 인가받는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제1 내부전압을 구동전원으로 인가받아 제2 내부전압의 목표값인 기준전압을 생성하기 위한 기준전압 생성수단;

상기 제1 내부전압을 구동전원으로 인가받아 상기 제2 내부전압이 상기 기준전압에 대응되는 레벨을 유지하도록 풀업-드라이빙신호와 풀다운-드라이빙신호를 생성하기 위한 제어수단; 및

제3 내부전압을 구동전원으로 인가받고 상기 풀업-드라이빙신호 및 풀다운-드라이빙신호에 응답하여 상기 제2 내부전압의 공급단을 드라이빙하기 위한 드라이빙수단을 구비하며,

상기 제1 및 제3 내부전압은 서로 다른 공급원으로부터 인가되는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제7항에 있어서,

상기 제어수단은,

상기 기준전압을 인가받아 접지전압의 공급단으로 일정한 전류가 흐르도록 제어하기 위한 제1 바이어스 제어신호를 생성하기 위한 제1 바이어스 제어부와,

상기 기준전압을 인가받아 상기 제1 내부전압의 공급단으로부터 일정한 전류가 흐르도록 제어하기 위한 제2 바이어스 제어신호를 생성하기 위한 제2 바이어스 제어부와,

상기 제1 및 제2 바이어스 제어신호에 응답하여 일정한 바이어스 전류를 유지하여 상기 기준전압의 레벨 보다 NMOS트랜지스터의 문턱전압 만큼 높은 제1 게이트 제어신호와 PMOS트랜지스터의 문턱전압 만큼 낮은 제2 게이트 제어신호를 출력하기 게이트 제어부와,

상기 제1 및 제2 바이어스 제어신호에 응답하여 일정한 바이어스 전류를 유지하면서 상기 제1 및 제2 게이트 제어신호에 대한 상기 제2 내부전압의 레벨을 감지하여 상기 풀다운-드라이빙신호 및 상기 풀업-드라이빙신호를 생성하기 위한 신호 생성부를 포함하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제8항에 있어서,

상기 드라이빙수단은,

상기 풀업-드라이빙신호를 게이트 입력으로 가지며 상기 제3 내부전압의 공급단과 상기 제2 내부전압의 공급단 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

상기 풀다운-드라이빙신호를 게이트 입력으로 가지며 상기 제2 내부전압의 공급단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터를 포함하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제9항에 있어서,

상기 기준전압 생성수단은 상기 제1 내부전압의 공급단과 출력노드 사이에 직렬 배치된 제1 및 제2 저항과, 상기 출력노드와 상기 접지전압의 공급단 사이에 직렬 배치된 제3 내지 제4 저항을 포함하여,

상기 출력노드에 걸린 전압을 상기 기준전압으로 출력하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제1 내부전압을 구동전원으로 인가받아 제2 내부전압의 목표값인 기준전압을 생성하기 위한 기준전압 생성수단;

상기 제1 내부전압을 구동전원으로 인가받아 상기 제2 내부전압이 상기 기준전압에 대응되는 레벨을 유지하도록 풀업-제어신호와 풀다운-제어신호를 생성하기 위한 제어수단;

상기 제1 내부전압을 구동전원으로 인가받아 상기 풀업-제어신호 및 상기 풀다운-제어신호가 상기 기준전압에 대해 갖는 전압 차이를 증폭하여 풀업-드라이빙신호와 풀다운-드라이빙신호로 출력하기 위한 구동신호 생성수단; 및

제3 내부전압을 구동전원으로 인가받아 상기 풀업-드라이빙신호 및 상기 풀다운-드라이빙신호에 응답하여 상기 제2 내부전압의 공급단을 드라이빙하기 위한 드라이빙수단을 구비하며,

상기 제1 및 제3 내부전압은 서로 다른 공급원으로부터 인가되는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제11항에 있어서,

상기 구동신호 생성수단은,

상기 기준전압과 상기 풀업-제어신호를 차동 입력으로 인가받아 상기 풀업-드라이빙신호를 출력하기 위한 제1 차동증폭기와,

상기 기준전압과 상기 풀다운-제어신호를 차동 입력으로 인가받아 상기 풀다운-드라이빙신호를 출력하기 위한 제2 차동증폭기를 포함하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제12항에 있어서,

상기 제어수단은,

상기 기준전압을 인가받아 접지전압의 공급단으로 일정한 전류가 흐르도록 제어하기 위한 제1 바이어스 제어신호를 생성하기 위한 제1 바이어스 제어부와,

상기 기준전압을 인가받아 상기 제1 내부전압의 공급단으로부터 일정한 전류가 흐르도록 제어하기 위한 제2 바이어스 제어신호를 생성하기 위한 제2 바이어스 제어부와,

상기 제1 및 제2 바이어스 제어신호에 응답하여 일정한 바이어스 전류를 유지하여 상기 기준전압의 레벨 보다 NMOS트랜지스터의 문턱전압 만큼 높은 제1 게이트 제어신호와 PMOS트랜지스터의 문턱전압 만큼 낮은 제2 게이트 제어신호를 출력하기 게이트 제어부와,

상기 제1 및 제2 바이어스 제어신호에 응답하여 일정한 바이어스 전류를 유지하면서 상기 제1 및 제2 게이트 제어신호에 대한 상기 제2 내부전압의 레벨을 감지하여 상기 풀다운-드라이빙신호 및 상기 풀업-드라이빙신호를 생성하기 위한 제어신호 생성부를 포함하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제13항에 있어서,

상기 드라이빙수단은,

상기 풀업-드라이빙신호를 게이트 입력으로 가지며 상기 제3 내부전압의 공급단과 상기 제2 내부전압의 공급단 사이에 소스-드레인 경로를 갖는 제1 PMOS트랜지스터와,

상기 풀다운-드라이빙신호를 게이트 입력으로 가지며 상기 제2 내부전압의 공급단과 상기 접지전압의 공급단 사이에 드레인-소스 경로를 갖는 제1 NMOS트랜지스터를 포함하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
제14항에 있어서,

상기 기준전압 생성수단은 상기 제1 내부전압의 공급단과 출력노드 사이에 직렬 배치된 제1 및 제2 저항과, 상기 출력노드와 상기 접지전압의 공급단 사이에 직렬 배치된 제3 내지 제4 저항을 포함하여,

상기 출력노드에 걸린 전압을 상기 기준전압으로 출력하는 것

을 특징으로 하는 반도체메모리소자의 내부전원 공급장치.
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