KR20060040504A - 독립된 전원 전압으로 구동되는 데이터 출력 클럭 경로를갖는 메모리 장치 - Google Patents

독립된 전원 전압으로 구동되는 데이터 출력 클럭 경로를갖는 메모리 장치 Download PDF

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Abstract

본 발명은 위상 동기 루프의 출력 클럭에 동기되는 데이터 출력 경로에 독립된 전원 전압을 사용하는 반도체 장치가 개시된다. 본 발명에 따른 반도체 장치는 독출된 메모리 셀 데이터를 증폭하여 데이터 입출력 패드로 전달하는 데이터 전달 회로와 내부 전원 전압 발생부를 포함한다. 데이터 입출력 패드와 연결되는 데이터 전달 회로의 마지막 래치단이 내부 전원 전압 발생부에서 발생되는 전용 전원 전압에 의해 구동되거나 외부 전원 전압에 의해 구동된다. 이에 따라, 데이터 출력 경로에 내부 회로 동작으로 인한 전원 전압 노이즈 영향이 감소되어 안정된 데이터 출력을 얻을 수 있다.
데이터 출력 클럭 경로, 독립된 전원 전압, 전원 노이즈, tSAC

Description

독립된 전원 전압으로 구동되는 데이터 출력 클럭 경로를 갖는 메모리 장치{Memory device having data output clock path operated by independent power voltage}
도 1은 종래의 데이터 출력 경로에 주변 회로를 구동하는 내부 전원 전압을 이용하는 메모리 장치의 블락도이다.
도 2는 메모리 장치의 tSAC 파라미터를 설명하는 타이밍도이다.
도 3은 종래의 데이터 출력 경로에 외부 전원 전압을 이용하는 메모리 장치의 블락도이다.
도 4는 본 발명에 따른 데이터 출력 경로에 독립된 전원 전압을 이용하는 메모리 장치의 블락도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 위상 동기 루프의 출력 클럭에 동기되는 데이터 출력 경로에 독립된 전원 전압을 이용하는 메모리 장치에 관한 것이다.
일반적으로, 고속 메모리 장치에는 외부 클럭에 데이터를 정배열 하여 출력 하기 위해 위상 동기 루프(DLL: Delayed Lock Loop)를 이용하고 있다. 메모리 장치는 전압 레귤레이터를 이용하여 외부에서 공급되는 외부 전원 전압(VEXT)을 안정된 내부 전원 전압(VINT)을 만들어서 메모리 장치 내부 회로들의 동작 전원 전압으로 사용하고 있다.
도 1은 종래의 DLL을 채용한 데이터 출력 경로에 하나의 내부 전원 전압(VINT)을 이용하는 메모리 장치(100)의 블락도이다. 이를 참조하면, 메모리 장치(100)는 내부 전압 발생부(10), 메모리 코어 블락(20), 클럭 버퍼들(31,32), 제어 펄스 발생부들(41,42,43), 데이터 전달 회로부들(51, 52, 53), DLL(60) 및 출력 드라이버(70)를 포함한다.
내부 전압 발생부(10)는 외부 전원 전압(VEXT)을 수신하여 내부 회로들을 위한 안정된 내부 전원 전압(VINT)을 발생하는 제1 내부 전원 전압 발생기(11)와 메모리 코어를 위한 코어 전원 전압(VINTA)을 발생하는 코어 전원 전압 발생기(12)를 포함한다. 클럭 버퍼들은 외부로부터 외부 클럭(ECLK)을 입력 받아 내부 클럭(ICLK)을 발생하는 제1 클럭 버퍼(31)와 DLL의 출력 클럭인 데이터 클럭(DCLK)에 응답하여 데이터 출력 클럭(DQCLK)을 발생하는 제2 클럭 버퍼(32)로 구성된다.
제어 펄스 발생기들은 내부 클럭(ICLK)에 응답해서 제1 래치(21)를 제어하는 제1 제어 펄스(FRP)를 발생하는 제1 제어 펄스 발생기(41), 데이터 출력 클럭(DQCLK)에 응답해서 제2 래치를 제어하는 제2 제어 펄스(SRP)를 발생하는 제2 제어 펄스 발생기(42) 및 데이터 출력 클럭(DQCLK)에 응답해서 제3 래치를 제어하는 제3 제어 펄스(TRP)를 발생하는 제3 제어 펄스 발생기(43)로 구성된다.
데이터 전달 회로들은 메모리 코어(20)로부터 출력되는 데이터(IO, IOB)를 증폭하고 제1 제어 펄스(FRP)에 응답해서 래치하는 제1 래치(51), 제2 제어 펄스(SRP)에 응답해서 제1 래치로부터 데이터를 받아 래치하는 제2 래치(52) 및 제3 제어 펄스(TRP)에 응답해서 제2 래치로부터 데이터를 받아 래치하고 출력 드라이버(70)로 데이터를 전달하는 제3 래치(53)로 구성된다. DLL(60)은 외부 클럭(ECLK)에 응답해서 데이터 클럭(DCLK)을 발생한다.
도 2는 메모리 장치의 tSAC 파라미터를 설명하는 타이밍도이다. tSAC란 메모리 장치(100)의 읽기 동작 명령에 동기되는 외부 클럭(ECLK)의 천이 시점부터 유효한 데이터(DQ)가 출력되기까지의 시간을 나타내는 것이다. 도 1의 메모리 장치에서 tSAC 파라미터는 제2 클럭 버퍼(32)로부터 제3 제어 펄스(TRP)에 응답하는 제3 래치(53) 및 출력 드라이버(70)의 구동 시점에 의해 결정된다. DLL(60)을 사용하는 메모리 장치(100)에서는 DLL(60)의 데이터 클럭(DCLK)부터 데이터 클럭 버퍼(32) 및 제3 제어 펄스 발생부(43)까지의 경로가 tSAC 을 결정한다. 이하 본 발명의 설명 편의를 위하여 이를 데이터 출력 클럭 경로라 칭한다.
도 1의 메모리 장치(100)에서는 주변 회로 전원 전압 발생기(11)에서 발생된 하나의 내부 전원 전압(VINT)을 데이터 출력 클럭 경로 외 다른 내부의 회로들(31,41~43,51~53)과 함께 사용하고 있다. 읽기 동작 시에 내부 회로들(31,41~43,51~53)의 동작으로 인하여 내부 전원 전압(VINT) 레벨이 변동될 수 있다. 이러한 내부 전원 전압(VINT)의 레벨 변동은 노이즈로 작용하여, 데이터 출력 클럭 경로의 데이터 출력 클럭(DQCLK) 및 제3 제어 펄스(FRP) 발생에 영향을 미치 게 된다. 이는 결국 tSAC 파라미터가 동작 조건에 따라 변하게 되는 문제점을 일으킨다.
도 3은 종래의 데이터 출력 클럭 경로에 외부 전원 전압을 이용하는 메모리 장치(200)의 블락도이다. 도 1의 메모리 장치(100)와 비교하면, 데이터 출력 클럭 경로에 외부 전원 전압(VEXT)을 사용하는 것을 제외하고는 동일하다. 메모리 장치(200)는 도 1의 메모리 장치(100)에서 나타난 내부 회로들(31,41~43,51~53)의 동작에 따른 내부 전원 전압(VINT)의 노이즈 영향을 최소화하기 위해 외부 전원 전압(VEXT)을 직접 데이터 출력 클럭 경로에 사용한 것이다.
그런데, 일반적으로 외부 전원 전압(VEXT)은 일정 전압 레벨을 중심으로 약간의 오차범위 10%를 가진다. 예를 들면, 2.5V를 기준으로 2.3V~2.7V의 전압 레벨을 갖는다. 즉, 도 3의 메모리 장치(200)에서는 외부 전원 전압(VEXT)의 레벨 변화는 직접적으로 데이터 출력 클럭 경로의 데이터 출력 클럭(DQCLK) 및 제3 제어 펄스(SRP)의 발생에 영향을 미치게 된다. 이에 따라 외부 전원 전압(VEXT)의 영향으로 인한 tSAC 파라미터 값이 변화되는 문제점이 여전히 발생한다.
그러므로, 내부 전원 전압의 노이즈 영향을 적게 받는 데이터 출력 클럭 경로의 존재가 필요하다.
본 발명의 목적은 데이터의 출력 시점을 일정하게 하기 위해 데이터 출력 클럭 경로에 독립된 전원 전압을 이용하는 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 메모리 장치는 데이터를 저장하는 메모리 셀들로 구성된 메모리 코어 블락; 외부 전원 전압을 수신하여 제1 및 제2 내부 전원 전압을 발생하는 내부 전원 전압 발생부; 제1 내부 전원 전압에 의해 구동되고 외부 클럭을 버퍼링하여 제1 제어 펄스 신호를 발생하는 제1 제어 펄스 발생부; 외부 클럭을 수신하여 데이터 클럭을 발생하는 위상 동기 루프; 제2 내부 전원 전압에 의해 구동되고 데이터 클럭을 버퍼링하여 제2 펄스 제어 신호를 발생하는 제2 제어 펄스 발생부; 제1 제어 펄스 신호에 응답하여 메모리 코어 블락에서 출력되는 상기 데이터를 증폭하여 래치하는 제1 래치부; 및 제2 제어 펄스 신호에 응답하여 상기 제1 래치부의 출력 데이터를 래치하여 출력 드라이버로 전달하는 제2 래치부를 포함한다.
따라서, 본 발명에 따른 메모리 장치는 데이터 출력 클럭 경로에 다른 내부 회로와 공유하지 않는 독립된 내부 전원 전압을 이용함으로써, 외부 클럭에서부터 유효한 데이터 출력까지의 시간 파라미터인 tSAC를 안정되게 확보할 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 데이터 출력 클럭 경로에 독립된 내부 전원 전압을 이용하는 메모리 장치(400)를 설명하는 도면이다. 이를 참조하면, 메모리 장치(400)는 종래의 메모리 장치들(도 1의 100, 도 3의 200)과 비교해서 내부 전원 전압 발생부(410) 내 제2 내부 전원 전압 발생기를 더 구비하는 것을 제외하고는 동일한 구성을 갖는다. 메모리 장치(400)는 내부 전원 전압 발생부(410), 메모리 코어 블락(20), 클럭 버퍼들(31,32), 제어 펄스 발생기들(41~43), 데이터 전달 회로들(51~53), DLL(60) 및 출력 드라이버(70)로 구성된다.
내부 전원 전압 발생부(410)는 외부 전원 전압(VEXT)을 이용해 데이터 출력 클럭 경로를 제외한 주변 회로들을 구동하는 제1 내부 전원 전압(VINT1)을 생성하는 제1 내부 전원 전압 발생기(411)와 데이터 출력 클럭 경로에만 사용되는 제1 내부 전원 전압(VINT2)을 발생하는 제2 내부 전원 전압 발생기(412)를 포함한다. 바람직하게는 메모리 코어를 위한 전원 전압(VINTA)을 발생하는 제3 내부 전원 전압 발생기(413)를 더 포함할 수도 있다.
클럭 버퍼들은 제1 내부 전원 전압(VINT1)을 전원으로 사용하며 외부 클럭(ECLK)에 응답해서 내부 클럭(ICLK)을 발생하는 제1 클럭 버퍼(31)와 제2 내부 전원 전압(VINT2)을 전원으로 사용하며 DLL(60)의 출력 클럭인 데이터 클럭(DCLK)에 응답해서 데이터 출력 클럭(DQCLK)을 발생하는 제2 클럭 버퍼(32)로 구성된다.
제어 펄스 발생부들은 제1 내부 전원 전압(VINT1)을 전원으로 사용하며 내부 클럭(ICLK)에 응답해서 제1 래치(51)를 제어하는 제1 제어 펄스(FRP)를 발생하는 제1 제어 펄스 발생기(41), 데이터 출력클럭(DQCLK)에 응답해서 제2 래치(52)를 제 어하는 제2 제어 펄스(SRP)를 발생하는 제2 제어 펄스 발생기(42), 그리고 제2 내부 전원 전압(VINT2)을 전원으로 사용하며 데이터 출력 클럭(DQCLK)에 응답해서 제3 래치(53)를 제어하는 제3 제어 펄스(TRP)를 발생하는 제3 제어 펄스 발생기(43)로 구성된다.
데이터 전달 회로들은 메모리 코어(20)로부터의 데이터를 증폭하고 제1 제어 펄스(FRP)에 응답해서 래치하는 제1 래치(51), 제2 제어 펄스(SRP)에 응답해서 제1 래치(51)로부터 데이터를 받아 래치하는 제2 래치(52), 그리고 제3 제어 펄스(TRP)에 응답해서 제2 래치(52)로부터 데이터를 받아 래치하고 출력 드라이버(70)로 데이터를 전달하는 제3 래치(53)로 구성된다.
제1 내지 제3 제어 펄스(FRP,SRP,TRP)들의 동작은 메모리 장치(400)의 카스 레이턴시(CAS Latency: CL) 따라 제어된다. 즉, 읽기 명령 이후의 몇번째 외부 클럭(ECLK)에 동기되어 데이터가 출력되는 가를 나타내는 CL에 따라 제어된다. 예를 들면, CL2인 경우는 제2 제어 펄스(SRP)는 항상 제2 래치(52)를 인에이블시키게 되고 제1 제어 펄스(FRP) 발생 이후에 제3 제어 펄스(TRP)가 발생된다. 또한, CL3인 경우는 제1 제어 펄스(FRP)의 발생과 제3 제어 펄스(TRP)의 발생 시점 사이에 제2 제어 펄스(SRP)가 발생된다.
DLL(60)은 DLL 전용 전원 전압(VDD_DLL)을 전원으로 사용하며 외부 클럭에 응답해서 데이터 클럭(DCLK)을 발생한다. 출력 드라이버(70)는 제3 래치(53)에서 출력되는 데이터를 외부와 연결되는 패드(DQ)로 출력한다.
따라서, 본 발명의 메모리 장치(400)는 데이터 출력 클럭 경로에 다른 내부 회로들과 공유되지 않는 독립된 제2 내부 전원 전압을 사용함으로써, 읽기 동작 시에 나타나는 내부 회로들의 동작에 의한 전원 전압 노이즈의 영향이 제거될 수 있다. 이에 따라, 읽기 동작 시 tSAC 파라미터 변화를 최소화 할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식를 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 것을 이해할 것이다. 따라서 본 발명의 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 따른 메모리 장치는 데이터 출력 클럭 경로에 다른 내부 회로와 공유하지 않는 독립된 내부 전원 전압을 이용함으로써, 외부 클럭에서부터 유효한 데이터 출력까지의 시간 파라미터인 tSAC를 안정되게 확보할 수 있는 장점이 있다.

Claims (7)

  1. 데이터를 저장하는 메모리 셀들로 구성된 메모리 코어 블락;
    외부 전원 전압을 수신하여 제1 및 제2 내부 전원 전압을 발생하는 내부 전원 전압 발생부;
    상기 제1 내부 전원 전압에 의해 구동되고 외부 클럭을 버퍼링하여 제1 제어 펄스 신호를 발생하는 제1 제어 펄스 발생부;
    상기 외부 클럭을 수신하여 데이터 클럭을 발생하는 위상 동기 루프;
    상기 제2 내부 전원 전압에 의해 구동되고 상기 데이터 클럭을 버퍼링하여 제2 펄스 제어 신호를 발생하는 제2 제어 펄스 발생부;
    상기 제1 제어 펄스 신호에 응답하여 상기 메모리 코어 블락에서 출력되는 상기 데이터를 증폭하여 래치하는 제1 래치부; 및
    상기 제2 제어 펄스 신호에 응답하여 상기 제1 래치부의 출력 데이터를 래치하여 출력 드라이버로 전달하는 제2 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    상기 제1 래치부와 상기 제2 래치부 사이에 제3 래치부를 더 구비하고,
    상기 제3 래치부는 상기 데이터 클럭을 버퍼링하여 발생되는 제3 제어 펄스 신호에 응답하여 상기 제1 래치부의 출력 데이터를 래치하여 상기 제2 래치부로 전달하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 제어 펄스 신호는
    상기 메모리 장치의 카스 레이턴시 정보로부터 발생되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 내부 전원 전압 발생부는
    상기 메모리 코어 블락을 구동하는 제3 내부 전원 전압을 더 발생하는 것을 특징으로 하는 메모리 장치.
  5. 데이터를 저장하는 메모리 셀들로 구성된 메모리 코어 블락;
    외부 전원 전압을 수신하여 제1 및 제2 내부 전원 전압을 발생하는 내부 전원 전압 발생부;
    상기 제1 내부 전원 전압에 의해 구동되고 외부 클럭을 수신하여 내부 클럭 신호를 발생하는 제1 클럭 버퍼;
    상기 제1 내부 전원 전압에 의해 구동되고 상기 내부 클럭 신호에 응답하여 제1 제어 펄스 신호를 발생하는 제1 제어 펄스 발생부;
    상기 외부 클럭을 수신하여 데이터 클럭을 발생하는 위상 동기 루프;
    상기 제2 내부 전원 전압에 의해 구동되고 상기 데이터 클럭을 수신하여 데이터 출력 클럭을 발생하는 제2 클럭 버퍼;
    상기 제1 내부 전원 전압에 의해 구동되고 상기 데이터 출력 클럭에 응답하여 제2 펄스 제어 신호를 발생하는 제2 제어 펄스 발생부;
    상기 제2 내부 전원 전압에 의해 구동되고 상기 데이터 출력 클럭에 응답하여 제3 펄스 제어 신호를 발생하는 제3 제어 펄스 발생부;
    상기 제1 제어 펄스 신호에 응답하여 상기 메모리 코어 블락에서 출력되는 상기 데이터를 증폭하여 래치하는 제1 래치부;
    상기 제2 제어 펄스 신호에 응답하여 상기 제1 래치부의 출력 데이터를 래치하는 제2 래치부; 및
    상기 제3 펄스 제어 신호에 응답하여 상기 제2 래치부의 출력 데이터를 래치하는 제3 래치부를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 제1 내지 제3 제어 펄스 신호는
    상기 메모리 장치의 카스 레이턴시 정보에 의해 발생되는 것을 특징으로 하는 메모리 장치.
  7. 제5항에 있어서, 상기 내부 전원 전압 발생부는
    상기 메모리 코어 블락을 구동하는 제3 내부 전원 전압을 더 발생하는 것을 특징으로 하는 메모리 장치.
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