TW201904202A - 記憶體裝置以及提供資料選通信號的方法 - Google Patents

記憶體裝置以及提供資料選通信號的方法 Download PDF

Info

Publication number
TW201904202A
TW201904202A TW107115341A TW107115341A TW201904202A TW 201904202 A TW201904202 A TW 201904202A TW 107115341 A TW107115341 A TW 107115341A TW 107115341 A TW107115341 A TW 107115341A TW 201904202 A TW201904202 A TW 201904202A
Authority
TW
Taiwan
Prior art keywords
dll
offset
circuit
code
delay
Prior art date
Application number
TW107115341A
Other languages
English (en)
Other versions
TWI704772B (zh
Inventor
明燦 崔
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW201904202A publication Critical patent/TW201904202A/zh
Application granted granted Critical
Publication of TWI704772B publication Critical patent/TWI704772B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

一種記憶體裝置，其包含：延遲鎖定迴路（DLL）電路，其接收外部時脈，並且以DLL延遲時間來延遲外部時脈以提供DLL時脈；輸出驅動器，其將DLL時脈輸出為資料選通信號；以及DLL偏移控制電路，其經配置以接收多個功能狀態命令中的至少一個，並且基於功能狀態命令中的至少一個調整DLL延遲時間。根據功能狀態命令中的至少一個選擇性地對DLL電路以及輸出驅動器中的每一個供電。

Description

記憶體裝置以及提供資料選通信號的方法
本發明涉及延遲鎖定迴路（delay locked loop，DLL）電路和用於控制DLL電路的方法。
在包含記憶體裝置的電腦系統中，信號的計時和記憶體外部的裝置的操作是受系統時脈的控制的，而信號的計時和在記憶體裝置內部的裝置的操作是受內部時脈的控制的。為了確保在記憶體裝置與外部裝置之間傳輸的信號的完整性，需要內部時脈與系統時脈同步。通常，記憶體裝置包含基於系統時脈提供內部時脈的延遲鎖定迴路（DLL）電路。
根據本發明的一個實施例，提供了一種記憶體裝置。記憶體裝置包含：延遲鎖定迴路（DLL）電路，其接收外部時脈，並且以DLL延遲時間來延遲外部時脈以提供DLL時脈；輸出驅動器，其將DLL時脈作為資料選通信號輸出；以及DLL偏移控制電路，其經配置以接收多個功能狀態命令中的至少一個，並且基於功能狀態命令中的至少一個調整DLL延遲時間。根據功能狀態命令中的至少一個選擇性地對DLL電路和輸出驅動器中的每一個供電。
根據本發明的一個實施例，提供了一種透過延遲鎖定迴路（DLL）電路提供資料選通信號的方法。方法包含：透過DLL電路接收外部時脈；透過DLL電路以DLL延遲時間來延遲外部時脈以提供DLL時脈；透過輸出驅動器將DLL時脈作為資料選通信號輸出；接收多個功能狀態命令中的至少一個；基於多個功能狀態命令調整DLL延遲時間以提供調整的DLL延遲時間；以及以經調整的DLL延遲時間來延遲外部時脈。根據功能狀態命令中的至少一個選擇性地對DLL電路和輸出驅動器中的每一個供電。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將詳細參考本發明的實施例，在附圖中說明所述實施例的實例。只要可能，將在整個圖式中使用相同的參考標號來指代相同或相似零件。
圖1是本發明一實施例的記憶體系統的方塊圖。記憶體系統10包含記憶體控制器100和記憶體裝置110。記憶體裝置110包含延遲鎖定迴路（DLL）和功率域電路120、輸入/輸出（input/output，I/O）控制器130和記憶體陣列140。
記憶體控制器100將命令CMD、位址ADDR和系統時脈CLK提供到記憶體裝置110。命令CMD可以是讀取命令、程式命令或抹除命令。當命令CMD是程式命令時，記憶體控制器100還提供待程式設計到記憶體裝置110的資料DQ。當命令CMD是讀取命令時，記憶體控制器100還接收從記憶體裝置110中讀取的資料DQ。
DLL和功率域電路120從記憶體控制器100中接收系統時脈CLK並且產生資料選通信號DQS。資料選通信號DQS與系統時脈CLK同步。也就是說，資料選通信號DQS具有與系統時脈CLK相同的相位。DLL和功率域電路120將資料選通信號DQS提供到I/O控制器130，該I/O控制器130繼而將資料選通信號DQS輸出到記憶體控制器100。
I/O控制器130根據命令CMD和位址ADDR訪問記憶體陣列140。當命令CMD是程式命令時，I/O控制器130根據資料選通信號DQS鎖存從記憶體控制器100接收的資料DQ，並且將所鎖存的資料程式設計到記憶體陣列140中。當命令CMD是讀取命令時，I/O控制器130根據資料選通信號DQS鎖存從記憶體陣列140中所讀取的資料，並且根據資料選通信號DQS將所讀取的資料輸出到記憶體控制器100。
圖2是本發明一實施例的在記憶體裝置中的DLL和功率域電路的方塊圖。DLL和功率域電路200是圖1中示出的DLL和功率域電路120的實例。如圖2中所示，DLL和功率域電路200包含串聯連接的時脈接收器和時脈樹210、DLL電路220、DLL時脈樹230和輸出驅動器240。DLL電路220包含DLL延遲電路222、相位檢測器224、DLL控制電路226和DLL複製電路228。
時脈接收器和時脈樹210接收外部時脈CLK（例如，從記憶體控制器100中所發佈的系統時脈CLK），並且將外部時脈CLK提供到DLL電路220的DLL延遲電路222和相位檢測器224。DLL延遲電路222以DLL延遲時間t_dlldelay延遲外部時脈CLK以產生DLL時脈DLLCLK，並且將DLL時脈DLLCLK提供到DLL時脈樹230。DLL時脈樹230將DLL時脈DLLCLK驅動到輸出驅動器240。DLL時脈樹230將DLL時脈樹延遲時間t_dllclk和功率噪音延遲時間t_noise引入到DLL時脈DLLCLK，使得DLL時脈DLLCLK變為延遲的DLL時脈DLLCLK_delay。輸出驅動器240將延遲的時脈DLLCLK_delay作為資料選通信號DQS輸出。
回饋線路232在DLL時脈樹230的輸出與DLL複製電路228的輸入之間連接以將延遲的時脈DLLCLK_delay返回到DLL複製電路228作為回饋DLL時脈DLLCLK_feedback。回饋線路232將回饋延遲時間t_clkfeedback和功率噪音延遲時間t_noise引入到回饋DLL時脈DLLCLK_feedback。
DLL複製電路228是DLL時脈樹230的複本以補償由DLL時脈樹230引起的延遲。DLL複製電路228將複寫的DLL時脈DLLCLK_replica提供到相位檢測器224。相位檢測器224檢測外部時脈CLK與複寫的DLL時脈DLLCLK_replica之間的相位差，並且將檢測結果提供到DLL控制電路226。基於檢測結果，DLL控制電路226控制DLL延遲電路222來調整透過DLL延遲電路222引入的DLL延遲時間t_dlldelay以延遲外部時脈CLK。
DLL和功率域電路200包含彼此相分離且受各種功能狀態命令控制的第一功率域到第四功率域271~274。時脈接收器和時脈樹210、DLL電路220、DLL時脈樹230以及輸出驅動器240中的每一個安置於功率域271~274中的不同一者內。具體地說，時脈接收器和時脈樹210安置於第一功率域271內。第一內部電壓產生器281連接到電源VDD並且產生待供應到第一功率匯流排291的電壓VINT_CONTROL。時脈接收器和時脈樹210連接到待透過電壓VINT_CONTROL供電的第一功率匯流排291。DLL電路220安置於第二功率域272內。第二內部電壓產生器282連接到電源VDD並且產生待供應到第二功率匯流排292的電壓VINT_DLL。DLL電路220連接到待透過電壓VINT_DLL供電的第二功率匯流排292。DLL時脈樹230安置於第三功率域273內。第三內部電壓產生器283連接到電源VDD並且產生待供應到第三功率匯流排293的電壓VINT_DLLCLK。DLL時脈樹230連接到待透過電壓VINT_DLLCLK供電的第三功率匯流排293。輸出驅動器240安置於第四功率域274內。第四內部電壓產生器284連接到電源VDD並且產生待供應到第四功率匯流排294的電壓VINT_DATAPATH。輸出驅動器240連接到待透過電壓VINT_DATAPATH供電的第四功率匯流排294。第一內部電壓產生器到第四內部電壓產生器281~284中的每一個可以為用於產生相應地對應電壓電平的電壓調節器。
第一功率域到第四功率域271~274受透過DLL和功率域電路200接收到的多個功能狀態命令的控制。也就是說，根據多個功能狀態命令中的至少一個選擇性地對在第一功率域到第四功率域271~274中的每一個中的元件供電。具體地說，在第一功率域到第四功率域271~274中的第一內部電壓產生器到第四內部電壓產生器281~284受相應的控制信號的控制（例如，啟動或停用）以用於接通或斷開時脈接收器和時脈樹210、DLL電路220、DLL時脈樹230以及輸出驅動器240與第一功率匯流排到第四功率匯流排291~294中的相應者之間的連接。控制信號是基於從外部控制器（例如，圖1中的記憶體控制器100）接收的命令（例如，基於多個功能狀態命令）內部產生的。
舉例來說，第三內部功率產生器283受控制信號VINT_DLLCLK_Gen的控制以用於接通或斷開DLL時脈樹230與具有電壓電平VINT_DLLCLK的第三功率匯流排293之間的連接， 控制信號VINT_DLLCLK_Gen是基於至少一個功能狀態命令（例如，緩慢斷電進入、緩慢斷電退出）受到控制的。作為另一實例，第四內部功率產生器284受控制信號VINT_DATAPATH_Gen的控制以用於接通或斷開輸出驅動器240與具有電壓電平VINT_DATAPATH的第四功率匯流排294之間的連接。控制信號VINT_DATAPATH_Gen是基於至少一個功能狀態命令（例如，讀取命令）受到控制的。
圖3是本發明的圖2的DLL和功率域電路的操作期間各種信號的時序圖。如圖3中所示，在時間t1處，DLL和功率域電路200接收“緩慢斷電進入”命令。作為回應，在時間t2處，信號VINT_DLLCLK_Gen從高電壓電平轉換到低電壓電平以停用在第三功率域273中的第三內部功率產生器283。因此，DLL時脈樹230與具有電壓電平VINT_DLLCLK的第三功率匯流排293之間的連接斷開，並且因此DLL時脈樹230並不消耗任何功率。
在時間t3處，DLL和功率域電路200接收“緩慢斷電退出”命令。作為回應，在時間t4處，信號VINT_DLLCLK_Gen從低電壓電平轉換到高電壓電平以啟用在第三功率域273中的第三內部功率產生器283。因此，DLL時脈樹230與第三功率匯流排293之間的連接接通，並且DLL時脈樹230開始消耗從第三功率匯流排293中所供應的功率。由於添加到第三功率匯流排293的DLL時脈樹230的負荷，所以在第三功率匯流排293上的電壓電平VINT_DLLCLK開始波動，即，首先從預先確定的第一電壓電平降低，隨後增加到第一電壓電平以上，並且最後在時間t7處穩定在第一電壓電平處。因此，在從時間t4到時間t7的週期期間產生功率噪音。
在時間t4不久之後的時間t5處，DLL和功率域電路200接收讀取命令。也就是說，時間t5與時間t4之間的間隔相對較短。回應於讀取命令，在時間t6處,信號VINT_DATAPATH_Gen從低電壓電平轉換到高電壓電平以啟用在第四功率域274中的第四內部功率產生器284。因此，在輸出驅動器240與具有電壓電平VINT_DATAPATH的第四功率匯流排294之間的連接接通，並且輸出驅動器240開始消耗從第四功率匯流排294中供應的功率。由於添加到第四功率匯流排294的輸出驅動器240的負荷，所以在第四功率匯流排294上的電壓電平VINT_DATAPATH開始波動，即，首先從預先確定的第二電壓電平降低，隨後增加到第二電壓電平以上，並且最後在時間t9處穩定在第二電壓電平處。因此，在從時間t6到時間t9的週期期間產生功率噪音。
在從時間t4到時間t9的週期期間產生的功率噪音（例如，在電壓電平VINT_DLLCLK和VINT_DATAPATH中的減小）減緩DLL和功率域電路200的操作。因此，功率噪音延遲時間t_noise產生于DLL時脈樹230中並且產生於回饋線路232中。因此，從DLL時脈樹230中輸出的延遲的時脈DLLCLK_delay並不僅以DLL時脈樹延遲時間t_dllclk延遲，並且還以功率噪音延遲時間t_noise延遲。此外，到達DLL複製電路228的回饋DLL時脈DLLCLK_feedback並不僅以回饋延遲時間t_clkfeedback延遲，並且還以功率噪音延遲時間t_noise延遲。因此，由於功率噪音，所以資料選通信號DQS相對于外部時脈CLK延遲。也就是說，資料選通信號DQS的相位並不與外部時脈CLK的相位匹配，並且資料選通信號DQS並不與外部時脈CLK同步。雖然DLL和功率域電路200可以調整資料選通信號DQS以補償資料選通信號DQS與外部時脈CLK之間的失配，但是DLL和功率域電路200無法執行調整直至在時間t8處回饋DLL時脈DLLCLK_feedback到達DLL複製電路228之後。由於透過DLL時脈樹230和回饋線路的延遲，從時間t4到時間t8的時間週期等於（或甚至大於）t_dllclk + t_clkfeedback + 2t_noise。
在時間t9處，DLL電路220開始調整資料選通信號DQS以補償資料選通信號DQS與外部時脈CLK之間的失配。最後，在時間t10處，恢復資料選通信號DQS以與外部時脈CLK同步。
由於功率噪音所致的資料選通信號DQS與外部時脈CLK之間的失配被稱作“DQS抖動”。DQS抖動可以引起位元錯誤。舉例來說，參考圖1，在讀取操作期間，根據資料選通信號DQS從記憶體裝置110的I/O控制器130中對資料進行計時輸出，而記憶體控制器100根據外部時脈CLK操作。如果資料選通信號DQS並不與外部時脈CLK匹配，那麼從I/O控制器130中計時輸出的資料可能並沒有正確地由記憶體控制器100接收到，並且可能產生位元錯誤。為了減少位元錯誤，需要控制DQS抖動在某一視窗內。然而，隨著記憶體系統10的操作速度的增加，DQS抖動的視窗大小縮小，並且因此控制DQS抖動變得更加困難。
為了減少由DQS抖動引起的影響，根據本發明的實施例，DLL偏移控制電路包含於DLL和功率域電路中以在預先確定的週期期間在接收涉及功率域控制的一個或多個功能狀態命令之後調整DLL延遲時間。
圖4是本發明一實施例的DLL偏移控制電路的方塊圖。DLL偏移控制電路400包含DLL偏移脈衝產生器410和DLL偏移碼產生器420。
DLL偏移脈衝產生器410從外部控制器（例如，圖1中的記憶體控制器100）中接收一個或多個功能狀態命令，並且基於接收到的命令和DLL偏移微調脈衝產生DLL偏移脈衝。功能狀態命令可以為任何命令，該命令在實施時影響在DLL和功率域電路中的至少一個功率域的控制，即，接通或斷開在DLL電路中的至少一個元件與功率匯流排之間的連接。舉例來說，功能狀態命令可以是區塊啟動(Bank active)命令、讀取命令、快速斷電退出命令、緩慢斷電退出命令，以及自身刷新退出命令等等。
基於一個或多個功能狀態命令，DLL偏移脈衝產生器410確定DLL偏移脈衝的脈衝寬度。脈衝寬度表示在DLL偏移控制電路400調整DLL延遲時間的期間的週期。對於透過DLL偏移控制電路400接收到的不同的功能狀態命令或功能狀態命令的不同組合，脈衝寬度可能不同。DLL偏移脈衝產生器410將DLL偏移脈衝提供到DLL偏移碼產生器420。在一些實施例中，DLL偏移脈衝產生器410還將DLL偏移脈衝輸出到DLL偏移控制電路400外部的裝置。
在一些實施例中，DLL偏移微調脈衝由用戶或外部控制器提供到DLL偏移脈衝產生器410。基於DLL偏移微調脈衝，DLL偏移脈衝產生器410還調整DLL偏移脈衝的脈衝寬度以補償過程、電壓和溫度（process，voltage，and temperature，PVT）變化。
DLL偏移碼產生器420從外部控制器中接收一個或多個功能狀態命令，且從DLL偏移脈衝產生器410中接收DLL偏移脈衝，基於接收到的命令和DLL偏移脈衝產生DLL偏移碼，並且將DLL偏移碼輸出到DLL偏移控制電路400外部的裝置。DLL偏移碼表示施加到DLL延遲時間的偏移。對於透過DLL偏移控制電路400接收到的不同功能狀態命令或功能狀態命令的不同組合，DLL偏移碼可能不同。
DLL偏移脈衝產生器410和DLL偏移碼產生器420可以是邏輯電路或類比電路，這些邏輯電路或類比電路經配置以基於從外部控制器接收到的一個或多個功能狀態命令產生DLL偏移脈衝或DLL偏移碼。
在一些實施例中，DLL偏移微調碼由用戶或外部控制器提供到DLL偏移碼產生器420。舉例來說，當記憶體裝置110以記憶體內部測試模式操作時，可能產生DLL偏移微調碼。替代地，DLL偏移微調碼可以由熔斷器產生。基於DLL偏移微調碼，DLL偏移碼產生器420還調整DLL偏移碼以補償過程、電壓和溫度（PVT）變化。
圖5是本發明一實施例的在記憶體裝置中的DLL和功率域電路的方塊圖。DLL和功率域電路500包含串聯連接的時脈接收器和時脈樹510、DLL電路520、DLL時脈樹530以及輸出驅動器540。DLL電路520包含DLL延遲電路522、相位檢測器524、DLL控制電路526和DLL複製電路528。回饋線路532連接在DLL時脈樹530的輸出與DLL複製電路528的輸入之間。DLL和功率域電路500還包含連接到DLL控制電路526的DLL偏移控制電路550。在DLL和功率域電路500中，時脈接收器和時脈樹510、DLL延遲電路522、相位檢測器524、DLL複製電路528、DLL時脈樹530以及輸出驅動器540的結構和功能基本上與圖2中所示的DLL和功率域電路200的時脈接收器和時脈樹210、DLL延遲電路222、相位檢測器224、DLL複製電路228、DLL時脈樹230以及輸出驅動器240相同。因此，不再重複這些組件的詳細描述。
在DLL和功率域電路500中，時脈接收器和時脈樹510以及DLL偏移控制電路550安置於第一功率域571中；DLL電路520安置於第二功率域572中；DLL時脈樹530安置於第三功率域573中；並且輸出驅動器540安置於第四功率域574中。第一功率域到第四功率域571~574彼此分離並且受多個功能狀態命令的控制。第一內部電壓產生器到第四內部電壓產生器581~584連接到第一功率匯流排到第四功率匯流排591~594以用於對安置於第一功率域到第四功率域571~574內的元件進行供電。DLL和功率域電路500的第一功率域到第四功率域571~574、第一內部電壓產生器到第四內部電壓產生器581~584以及第一功率匯流排到第四功率匯流排591~594的結構和功能基本上與圖2中所示的DLL和功率域電路200的第一功率域到第四功率域271~274、第一內部電壓產生器到第四內部電壓產生器281~284以及第一功率匯流排到第四功率匯流排291~294相同。因此，不再重複這些組件的詳細描述。
DLL偏移控制電路550可以透過圖4中所示的DLL偏移控制電路400來實施。DLL偏移控制電路550經配置以響應於接收在實施時影響DLL和功率域電路500的功率域控制的一個或多個功能狀態命令而將DLL偏移碼輸出到DLL控制電路526。基於DLL偏移碼，DLL控制電路526控制由DLL延遲電路522所使用的DLL延遲時間t_dlldelay以用於延遲外部時脈CLK。
圖6是本發明的圖5的DLL和功率域電路的操作期間的各種信號的時序圖。在時間t1、t2、t3、t5、t6、t7、t8、t9和t10處的DLL和功率域電路500的操作基本上與DLL和功率域電路200的操作相同。因此，不再重複它的詳細描述。
如參考圖3所描述的，回應於在時間t3處接收“緩慢斷電退出”命令和在時間t5處接收讀取命令，在從時間t4到時間t8的週期期間產生功率噪音。在圖6中所示的實施例中，DLL偏移控制電路550在從時間t4到時間t8的週期期間產生DLL偏移脈衝和DLL偏移碼。DLL偏移脈衝的脈衝寬度表示DLL偏移控制電路550調整由DLL延遲電路522提供的DLL延遲時間t_dlldelay的週期，並且DLL偏移碼表示施加到DLL延遲時間t_dlldelay的偏移。
舉例來說，DLL偏移碼可以是減小DLL延遲時間t_dlldelay的碼。因此，與在DLL偏移碼沒有被提供到DLL延遲電路522時的情況相比，從DLL延遲電路522中輸出的DLL時脈DLLCLK的延遲時間減少。DLL時脈DLLCLK的延遲時間的減少補償由功率噪音引起的延遲，該功率噪音在從時間t4到時間t8的週期期間產生于DLL時脈樹530和回饋線路532中。因此，可以減少從時間t4到時間t8的資料選通信號DQS與外部時脈CLK之間的失配，並且減少DQS抖動的影響。
在時間t8之後，DLL偏移控制電路550停止將DLL偏移碼和DLL偏移脈衝提供到DLL和功率域電路500，並且因此僅基於DLLCLK_replica與外部時脈CLK之間的相位差確定DLL時脈DLLCLK的DLL延遲時間。此時，電壓電平VINT_DLLCLK和VINT_DATAPATH的波動減弱,並且因此功率噪音對延遲時間的影響減少。
圖7是本發明一實施例的DLL電路和DLL偏移控制電路的方塊圖。DLL電路700可以實施為在圖5中的DLL電路520，並且DLL偏移控制電路750可以實施為在圖5中的DLL偏移控制電路550。
DLL電路700包含DLL延遲電路710、相位檢測器720、DLL控制電路730和DLL複製電路740。DLL延遲電路710包含DLL延遲線路712和DLL延遲線路微調電路714。DLL控制電路730包含上下計數電路732以及DLL線路碼產生器734。DLL偏移控制電路750連接到上下計數電路732。
在操作中，DLL延遲線路712接收外部時脈CLK、以DLL線路延遲時間t_dllline來延遲外部時脈CLK，並且將延遲的時脈提供到DLL延遲線路微調電路714。DLL線路延遲時間t_dllline受透過DLL線路碼產生器734所提供的DLL線路碼的控制。DLL延遲線路微調電路714還以DLL微調延遲時間t_dlltrim來延遲該延遲時脈，並且輸出DLL時脈DLLCLK。DLL微調延遲時間t_dlltrim受由用戶或外部控制器所提供的DLL線路微調碼的控制。DLL線路延遲時間t_dllline和DLL微調延遲時間t_dlltrim的總和構成透過DLL延遲電路710施加到外部時脈CLK的DLL延遲時間t_dlldelay。也就是說，t_dlldelay=t_dllline+t_dlltrim。
DLL時脈DLLCLK被提供到DLL時脈樹（例如，圖5的DLL時脈樹530），該DLL時脈樹輸出延遲的DLL時脈DLLCLK_delay。延遲的DLL時脈DLLCLK_delay經由回饋線路（例如，圖5中的回饋線路532）返回到DLL複製電路740，作為回饋DLL時脈DLLCLK_feedback。
DLL複製電路740接收回饋DLL時脈DLLCLK_feedback，並且將複寫的DLL時脈DLLCLK_replica提供到相位檢測器720。相位檢測器720檢測外部時脈CLK與複寫的DLL時脈DLLCLK_replica之間的相位差，並且將檢測結果提供到DLL線路碼產生器734。基於檢測結果，DLL線路碼產生器734產生DLL線路碼，並且將DLL線路碼提供到上下計數電路732，以增大、減小或凍結DLL微調延遲時間t_dlltrim。
DLL偏移控制電路750是邏輯電路，該邏輯電路經配置以響應於接收涉及DLL電路（例如，圖5的DLL和功率域電路500）的功率域控制的一個或多個功能狀態命令，基於一個或多個功能狀態命令的組合產生DLL偏移碼並且將DLL偏移碼提供到上下計數電路732。舉例來說，DLL偏移碼可以指示“一個碼向上”、“兩個碼向下”或“保持”等。
響應於接收DLL線路碼和DLL偏移碼，上下計數電路732基於DLL偏移碼調整或維持DLL線路碼。舉例來說，如果DLL偏移碼指示“一個碼向上”，那麼上下計數電路732以一個碼增大DLL線路碼。如果DLL偏移碼指示“兩個碼向下”，那麼上下計數電路732以兩個碼降低DLL線路碼。如果DLL偏移碼指示“保持”，那麼上下計數電路732按照原樣保持DLL線路碼。上下計數電路732隨後將經調整的DLL線路碼提供到DLL延遲線路712。DLL延遲線路712隨後基於經調整的DLL線路碼調整DLL線路延遲時間t_dllline。以此方式，DLL延遲時間t_dlldelay（t_dllline+t_dlltrim）可以透過DLL偏移控制電路750調整以補償功率噪音引起的DLL時脈DLLCLK的延遲。
圖8是本發明一實施例的DLL電路和DLL偏移控制電路的方塊圖。DLL電路800可以實施為圖5中的DLL電路520，並且DLL偏移控制電路850可以實施為圖5中的DLL偏移控制電路550。
DLL電路800包含DLL延遲電路810、相位檢測器820、DLL控制電路830和DLL複製電路840。DLL延遲電路810包含DLL延遲線路812和DLL延遲線路微調電路814。DLL控制電路830包含DLL線路碼產生器834。DLL偏移控制電路850連接到DLL延遲線路微調電路814。
DLL延遲線路812、相位檢測器820和DLL複製電路840的操作基本上與圖7的DLL延遲線路712、相位檢測器720和DLL複製電路740的操作相同。因此，不再重複這些組件的詳細描述。
在操作中，DLL延遲線路812接收外部時脈CLK、以DLL線路延遲時間t_dllline來延遲外部時脈，並且將延遲的時脈提供到DLL延遲線路微調電路814。DLL線路延遲時間t_dllline受透過DLL線路碼產生器834所提供的DLL線路碼的控制。DLL延遲線路微調電路814還以DLL微調延遲時間t_dlltrim來延遲該延遲的時脈，並且輸出DLL時脈DLLCLK。DLL微調延遲時間t_dlltrim受由用戶或外部控制器所提供的DLL線路微調碼的控制。DLL線路延遲時間t_dllline和DLL微調延遲時間t_dlltrim的總和構成透過DLL延遲電路810施加到外部時脈CLK的DLL延遲時間t_dlldelay。也就是說，t_dlldelay=t_dllline+t_dlltrim。
當DLL偏移控制電路850接收涉及DLL電路的功率域控制的一個或多個功能狀態命令時，DLL偏移控制電路850基於一個或多個功能狀態命令的組合產生DLL偏移碼，並且將DLL偏移碼提供到DLL延遲線路微調電路814。
DLL延遲線路微調電路814從DLL偏移控制電路850中接收DLL偏移碼，並且基於DLL偏移碼調整DLL微調時間t_dlltrim。隨後，DLL延遲線路微調電路814基於經調整的DLL微調時間t_dlltrim延遲從DLL延遲線路812中輸出的延遲的時脈。以此方式，DLL延遲時間t_dlldelay（t_dllline+t_dlltrim）可以透過DLL偏移控制電路850調整以補償透過功率噪音的DLL時脈DLLCLK的延遲。
圖9是本發明一實施例的在記憶體裝置中的DLL和功率域電路的方塊圖。DLL和功率域電路900包含串聯連接的時脈接收器和時脈樹910、DLL電路920、DLL時脈樹930以及輸出驅動器940。DLL電路920包含DLL延遲電路922、相位檢測器924、DLL控制電路926和DLL複製電路928。DLL和功率域電路900還包含DLL偏移控制電路950和回饋電路960。在DLL和功率域電路900中，時脈接收器和時脈樹910、DLL延遲電路922、相位檢測器924、DLL控制電路926、DLL複製電路928、DLL時脈樹930和輸出驅動器940的結構和功能基本上與圖2中所示的DLL和功率域電路200的時脈接收器和時脈樹210、DLL延遲電路222、相位檢測器224、DLL控制電路226、DLL複製電路228、DLL時脈樹230和輸出驅動器240相同。因此，不再重複這些組件的詳細描述。在DLL和功率域電路900中，時脈接收器和時脈樹910以及DLL偏移控制電路950安置於第一功率域991中；DLL電路920安置於第二功率域992中；DLL時脈樹930安置於第三功率域993中；並且輸出驅動器940安置於第四功率域994中。第一功率域到第四功率域991~994彼此分離並且受多個功能狀態命令的控制。雖然在圖9中未示出，但是內部電壓產生器連接到第一功率匯流排到第四功率匯流排以用於對安置於第一功率域到第四功率域991~994內的元件進行供電。
回饋電路960連接在DLL時脈樹930的輸出與DLL複製電路928的輸入之間。回饋電路960接收延遲的DLL時脈DLLCLK_delay，並且將回饋DLL時脈DLLCLK_feedback提供到DLL複製電路928。回饋電路960將回饋延遲時間t_clkfeedback和功率噪音延遲時間t_noise引入到回饋DLL時脈DLLCLK_feedback。DLL偏移控制電路950連接到回饋電路960並且經配置以在接收涉及功率域控制的一個或多個功能狀態命令之後將DLL偏移碼提供到回饋電路960。DLL偏移碼控制回饋延遲時間t_clkfeedback。
圖10是本發明一實施例的DLL偏移控制電路和回饋電路的方塊圖。回饋電路960包含串聯連接的多個延遲單元1011~1014以及與多個延遲單元1011~1014中的相應者並聯連接的多個開關1021~1024。也就是說，開關1021~1024中的每一個與延遲單元1011~1014中的對應一者並聯連接。延遲單元1011~1014中的每一個將單位延遲時間t_unit提供到回饋DLL時脈DLLCLK_feedback。
由DLL偏移控制電路950所提供的DLL偏移碼控制多個開關1021~1024的接通或斷開。當開關接通時，對應的延遲單元並不將單位延遲時間提供到回饋DLL時脈DLLCLK_feedback。舉例來說，如果DLL偏移碼接通開關1021和1022，那麼延遲單元1011和延遲單元1012被繞過並且僅延遲單元1013和延遲單元1014會各自將單位延遲時間t_unit提供到回饋DLL時脈DLLCLK_feedback。在此情況下，回饋延遲時間t_clkfeedback=2t_unit。以此方式，回饋延遲時間t_clkfeedback可以透過DLL偏移控制電路950調整以補償透過功率噪音的DLL時脈DLLCLK的延遲。
雖然圖10中所示的回饋電路960包含四個延遲單元1011~1014和四個開關1021~1024，但是本發明不限於此。回饋電路960可以包含任何數量的延遲單元和對應的開關。
雖然圖5、圖7和圖8中所示的DLL電路520、DLL電路700和DLL電路800包含DLL延遲電路、相位檢測器、DLL控制電路、DLL複製電路，但是本發明不限於此。根據本發明的實施例的DLL電路可以是可將DLL延遲時間提供到外部時脈的任何電路，並且DLL延遲時間可以透過DLL偏移控制電路來調整。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體系統
100‧‧‧記憶體控制器
110‧‧‧記憶體裝置
120、200、500‧‧‧DLL和功率域電路
130‧‧‧I/O控制器
140‧‧‧記憶體陣列
210、510、910‧‧‧時脈接收器和時脈樹
220、520、700、800、920‧‧‧DLL電路
230、530、930‧‧‧DLL時脈樹
240、540、940‧‧‧輸出驅動器
222、522、710、810、922‧‧‧DLL延遲電路
224、524、720、820、924‧‧‧相位檢測器
226、526、730、830、926‧‧‧DLL控制電路
228、528、740、840、928‧‧‧DLL複製電路
271、571‧‧‧第一功率域
272、572‧‧‧第二功率域
273、573‧‧‧第三功率域
274、574‧‧‧第四功率域
281、581‧‧‧第一內部電壓產生器
282、582‧‧‧第二內部電壓產生器
283、583‧‧‧第三內部電壓產生器
284、584‧‧‧第四內部電壓產生器
291、591、991‧‧‧第一功率匯流排
292、592、992‧‧‧第二功率匯流排
293、593、993‧‧‧第三功率匯流排
294、594、994‧‧‧第四功率匯流排
400、550、750、850、950‧‧‧DLL偏移控制電路
410‧‧‧DLL偏移脈衝產生器
420‧‧‧DLL偏移碼產生器
532‧‧‧回饋線路
712、812‧‧‧DLL延遲線路
714、814‧‧‧DLL延遲線路微調電路
732‧‧‧上下計數電路
734、834‧‧‧DLL線路碼產生器
1021、1022、1023、1024‧‧‧開關
CMD/ADDR‧‧‧命令/地址
CLK‧‧‧時脈
DLLCLK_feedback‧‧‧回饋DLL時脈
DQ‧‧‧資料
DQS‧‧‧資料選通信號
DLLCLK‧‧‧DLL時脈
DLLCLK_delay‧‧‧延遲的DLL時脈
DLLCLK_replica‧‧‧複寫的DLL時脈
t_clkfeedback‧‧‧回饋延遲時間
t_dlldelay‧‧‧DLL延遲時間
t_dllclk‧‧‧DLL時脈樹延遲時間
t_noise‧‧‧功率噪音延遲時間
t_dlltrim‧‧‧DLL微調延遲時間
t_dllline‧‧‧DLL線路延遲時間
t_unit‧‧‧單位延遲時間
VINT_CONTROL、VINT_DLL、VINT_DLLCLK、VINT_DATAPATH‧‧‧電壓
VDD‧‧‧電源
VINT_DLLCLK_Gen、VINT_DATAPATH_Gen‧‧‧控制信號
t1、t2、t3、t4、t5、t6、t7、t8、t9、t10‧‧‧時間
圖1是本發明一實施例的記憶體系統的方塊圖。 圖2是本發明一實施例的在記憶體裝置中的DLL和功率域電路的方塊圖。 圖3是本發明的圖2的DLL和功率域電路的操作期間各種信號的時序圖。 圖4是本發明一實施例的DLL偏移控制電路的方塊圖。 圖5是本發明一實施例的在記憶體裝置中的DLL和功率域電路的方塊圖。 圖6是本發明的圖5的DLL和功率域電路的操作期間的各種信號的時序圖。 圖7是本發明一實施例的DLL電路和DLL偏移控制電路的方塊圖。 圖8是本發明一實施例的DLL電路和DLL偏移控制電路的方塊圖。 圖9是本發明一實施例的在記憶體裝置中的DLL和功率域電路的方塊圖。 圖10是本發明一實施例的DLL偏移控制電路和回饋電路的方塊圖。

Claims (10)

  1. 一種記憶體裝置，其包括： 一延遲鎖定迴路（DLL）電路，其接收一外部時脈，並且以一DLL延遲時間來延遲所述外部時脈以提供一DLL時脈； 一輸出驅動器，其輸出所述DLL時脈作為一內部時脈；以及 一DLL偏移控制電路，其經配置以接收多個功能狀態命令中的至少一個，並且基於所述多個功能狀態命令中的至少一個調整所述DLL延遲時間， 其中依據所述多個功能狀態命令中的至少一個選擇性地對所述DLL電路以及所述輸出驅動器中的每一個供電。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述DLL偏移控制電路包括： 一DLL偏移脈衝產生器，其基於透過所述DLL偏移控制電路接收到的所述多個功能狀態命令中的至少一個產生一DLL偏移脈衝， 其中所述DLL偏移脈衝產生器經配置以接收一DLL偏移微調脈衝，並且基於所述DLL偏移微調脈衝調整所述DLL偏移脈衝；以及 一DLL偏移碼產生器，其基於透過所述DLL偏移控制電路接收到的所述多個功能狀態命令中的至少一個產生一DLL偏移碼， 其中所述DLL偏移碼產生器經配置以接收一DLL偏移微調碼，並且基於所述DLL偏移微調碼調整所述DLL偏移碼。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述DLL偏移控制電路包括： 一DLL偏移碼產生器，其基於透過所述DLL偏移控制電路接收到的所述多個功能狀態命令中的至少一個產生一DLL偏移碼， 其中所述DLL電路包括： 一DLL延遲電路，其包括： 一DLL延遲線路，其經配置以基於一DLL線路碼以所述DLL延遲時間來延遲所述外部時脈； 一DLL延遲線路微調電路，其經配置以基於一DLL線路微調碼以一DLL微調時間來延遲所述外部時脈；以及 一DLL控制電路，其包括一DLL線路碼產生器，所述DLL線路碼產生器經配置以基於所述外部時脈與所述DLL時脈之間的差異產生所述DLL線路碼， 其中所述DLL控制電路更包括耦接到所述DLL偏移控制電路的一上下計數電路， 所述上下計數電路經配置以進行以下操作： 從所述DLL偏移控制電路中接收所述DLL偏移碼；以及 基於所述DLL偏移碼調整所述DLL線路碼。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中所述DLL偏移控制電路包括： 一DLL偏移碼產生器，其基於透過所述DLL偏移控制電路接收到的所述多個功能狀態命令中的至少一個產生一DLL偏移碼， 其中所述DLL電路包括： 一DLL延遲電路，其包括： 一DLL延遲線路，其經配置以基於一DLL線路碼以所述DLL延遲時間來延遲所述外部時脈； 一DLL延遲線路微調電路，其經配置以基於一DLL線路微調碼以一DLL微調時間來延遲所述外部時脈；以及 一DLL控制電路，其包括一DLL線路碼產生器，所述DLL線路碼產生器經配置以基於所述外部時脈與所述DLL時脈之間的差異產生所述DLL線路碼， 其中所述DLL延遲線路微調電路耦接到所述DLL偏移控制電路，並且經配置以進行以下操作： 從所述DLL偏移控制電路中接收所述DLL偏移碼；以及 基於所述DLL偏移碼調整所述DLL微調時間。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述DLL偏移控制電路包括： 一DLL偏移碼產生器，其基於透過所述DLL偏移控制電路接收到的所述多個功能狀態命令中的至少一個產生一DLL偏移碼， 其中所述記憶體裝置更包括一回饋電路以將從所述電路中輸出的所述DLL時脈提供回到所述DLL電路作為一回饋DLL時脈， 其中所述回饋電路經配置以在所述回饋DLL時脈中引入一回饋延遲時間， 其中所述回饋電路耦接到所述DLL偏移控制電路以接收所述DLL偏移碼，並且經配置以基於所述DLL偏移碼調整所述回饋延遲時間， 其中所述回饋電路包括： 串聯耦接的多個延遲單元，每個延遲單元提供一單位延遲時間；以及 與所述多個延遲單元中的相應者並聯耦接的多個開關， 其中所述多個開關耦接到所述DLL偏移控制電路以接收所述DLL偏移碼，並且經配置以基於所述DLL偏移碼接通或斷開。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中所述DLL偏移控制電路經配置以在接收所述多個功能狀態命令中的至少一個之後，於一預定週期期間中控制所述DLL延遲時間。
  7. 一種透過延遲鎖定迴路（DLL）電路提供資料選通信號的方法，包括： 透過一DLL電路接收一外部時脈； 透過所述DLL電路以一DLL延遲時間來延遲所述外部時脈以提供一DLL時脈； 透過一輸出驅動器輸出所述DLL時脈作為所述資料選通信號； 接收多個功能狀態命令中的至少一個； 基於所述多個功能狀態命令調整所述DLL延遲時間以提供一經調整的DLL延遲時間；以及 以所述經調整的DLL延遲時間來延遲所述外部時脈，其中依據所述多個功能狀態命令中的至少一個選擇性地對所述DLL電路以及所述輸出驅動器中的每一個供電。
  8. 如申請專利範圍第7項所述的方法，更包括： 基於所述多個功能狀態命令中的至少一個產生一DLL偏移碼； 基於所述外部時脈與所述DLL時脈之間的差異產生一DLL延遲線路碼； 基於所述DLL延遲線路碼延遲所述外部時脈； 基於所述DLL偏移碼調整所述DLL延遲線路碼以提供一經調整的DLL延遲線路碼；以及 基於所述經調整的DLL延遲線路碼延遲所述外部時脈。
  9. 如申請專利範圍第7項所述的方法，更包括： 基於所述多個功能狀態命令中的至少一個產生一DLL偏移碼； 以一DLL延遲微調時間延遲所述外部時脈； 基於所述DLL偏移碼調整所述DLL延遲微調時間以提供一經調整的DLL微調時間；以及 以所述經調整的DLL微調時間來延遲所述外部時脈。
  10. 如申請專利範圍第7項所述的方法，更包括： 基於所述多個功能狀態命令中的至少一個產生一DLL偏移碼； 接收一DLL偏移微調碼； 基於所述DLL偏移微調碼調整所述DLL偏移碼 提供所述DLL時脈回到所述DLL電路作為一回饋DLL時脈； 以一回饋延遲時間來延遲所述回饋DLL時脈；以及 透過所述DLL偏移碼調整所述回饋延遲時間。
TW107115341A 2017-06-07 2018-05-04 記憶體裝置以及提供資料選通信號的方法 TWI704772B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/616,435 US10217497B2 (en) 2017-06-07 2017-06-07 Delay locked loop circuit and method of controlling same
US15/616,435 2017-06-07

Publications (2)

Publication Number Publication Date
TW201904202A true TW201904202A (zh) 2019-01-16
TWI704772B TWI704772B (zh) 2020-09-11

Family

ID=64563757

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107115341A TWI704772B (zh) 2017-06-07 2018-05-04 記憶體裝置以及提供資料選通信號的方法

Country Status (3)

Country Link
US (1) US10217497B2 (zh)
CN (1) CN109003637B (zh)
TW (1) TWI704772B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004499B1 (en) 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210074429A (ko) * 2019-12-11 2021-06-22 삼성전자주식회사 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
CN111158451A (zh) * 2019-12-31 2020-05-15 瓴盛科技有限公司 电子设备及供电方法
CN112671491B (zh) * 2020-12-10 2022-07-29 成都引众数字设备有限公司 一种直流b码传输延时补偿方法及装置
US11942954B2 (en) * 2022-06-20 2024-03-26 Gigadevice Semiconductor (Shanghai) Inc. Delay locked loop circuitry and memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3587702B2 (ja) * 1998-10-20 2004-11-10 富士通株式会社 Ｄｌｌ回路を内蔵する集積回路装置
US6388482B1 (en) * 2000-06-21 2002-05-14 Infineon Technologies North America Corp. DLL lock scheme with multiple phase detection
US7190210B2 (en) * 2004-03-25 2007-03-13 Integral Wave Technologies, Inc. Switched-capacitor power supply system and method
US7634039B2 (en) * 2005-02-04 2009-12-15 True Circuits, Inc. Delay-locked loop with dynamically biased charge pump
JP2009507425A (ja) * 2005-09-02 2009-02-19 サイプレス セミコンダクター コーポレイション ジッタを低減させて信号を多重化する回路、システム、方法
US7698589B2 (en) * 2006-03-21 2010-04-13 Mediatek Inc. Memory controller and device with data strobe calibration
US7685393B2 (en) 2006-06-30 2010-03-23 Mosaid Technologies Incorporated Synchronous memory read data capture
US7443216B2 (en) * 2007-02-20 2008-10-28 Micron Technology, Inc. Trimmable delay locked loop circuitry with improved initialization characteristics
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
US8179111B2 (en) * 2008-04-10 2012-05-15 Silicon Labs Spectra, Inc. Methods, systems, and devices for power-on sequence for a circuit
US7928782B2 (en) * 2009-01-28 2011-04-19 Micron Technology, Inc. Digital locked loops and methods with configurable operating parameters
JP2011009922A (ja) * 2009-06-24 2011-01-13 Elpida Memory Inc Ｄｌｌ回路及びこれを備える半導体装置
US8412967B2 (en) * 2009-07-28 2013-04-02 Stmicroelectronics S.R.L. Method of enhancing power saving in an integrated electronic system with distinctly powered islands of functional circuitries and related device architecture
KR101208961B1 (ko) * 2011-01-28 2012-12-06 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 방법
US9124253B2 (en) * 2013-10-18 2015-09-01 Micron Technology, Inc. Methods and apparatuses for duty cycle preservation
US9614533B2 (en) * 2015-06-19 2017-04-04 Intel Corporation Digital phase control with programmable tracking slope
US10270453B2 (en) * 2016-04-02 2019-04-23 Intel Corporation Coarse delay lock estimation for digital DLL circuits
CN106095717B (zh) 2016-06-27 2019-09-17 哈尔滨明快机电科技有限公司 一种动态延迟补偿方法及装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004499B1 (en) 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method

Also Published As

Publication number Publication date
US20180358061A1 (en) 2018-12-13
TWI704772B (zh) 2020-09-11
CN109003637A (zh) 2018-12-14
CN109003637B (zh) 2021-08-24
US10217497B2 (en) 2019-02-26

Similar Documents

Publication Publication Date Title
TWI704772B (zh) 記憶體裝置以及提供資料選通信號的方法
US7154322B2 (en) Delay signal generator circuit and memory system including the same
US7489172B2 (en) DLL driver control circuit
US7663946B2 (en) Semiconductor memory device having on-die-termination device and operation method thereof
US6819151B2 (en) Method and circuit for adjusting the timing of output data based on an operational mode of output drivers
US7463052B2 (en) Method and circuit for off chip driver control, and memory device using same
US6768690B2 (en) Register controlled DLL for reducing current consumption
US7759998B2 (en) Timing adjustment circuit
US6570815B2 (en) Semiconductor memory device capable of adjusting phase of output data and memory system using the same
US7414447B2 (en) Semiconductor memory device including delay-locked-loop control circuit and control method for effective current consumption management
KR100861297B1 (ko) 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프
US6333875B1 (en) Semiconductor circuit with adjustment of double data rate data latch timings
US8823433B2 (en) Data output circuit
US20050122796A1 (en) Delayed locked loop in semiconductor memory device and its control method
US7123540B2 (en) Semiconductor device having delay-locked loop and test method thereof
JP2016012204A (ja) 半導体装置
TWI407437B (zh) 半導體記憶體裝置與驅動半導體記憶體裝置之方法
US20240313750A1 (en) Clock signal synchronization circuit, semiconductor memory device including clock signal synchronization circuit, and method of operating clock signal synchronization circuit
KR100933802B1 (ko) 반도체 메모리 소자와 그의 구동 방법
US7902889B2 (en) Delay locked loop
KR20100076766A (ko) 지연고정루프회로
JP2007148914A (ja) ラッチタイミング調整装置及びその調整方法