CN109003637A - 存储器装置以及提供数据选通信号的方法 - Google Patents

存储器装置以及提供数据选通信号的方法 Download PDF

Info

Publication number
CN109003637A
CN109003637A CN201810557907.6A CN201810557907A CN109003637A CN 109003637 A CN109003637 A CN 109003637A CN 201810557907 A CN201810557907 A CN 201810557907A CN 109003637 A CN109003637 A CN 109003637A
Authority
CN
China
Prior art keywords
dll
clock pulse
circuit
code
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810557907.6A
Other languages
English (en)
Other versions
CN109003637B (zh
Inventor
崔明灿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN109003637A publication Critical patent/CN109003637A/zh
Application granted granted Critical
Publication of CN109003637B publication Critical patent/CN109003637B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Dram (AREA)

Abstract

本发明提供一种存储器装置以及提供数据选通信号的方法，所述存储器装置包含：延迟锁定回路(DLL)电路，其接收外部时脉，并且以DLL延迟时间来延迟外部时脉以提供DLL时脉；输出驱动器，其将DLL时脉输出为数据选通信号；以及DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于功能状态命令中的至少一个调整DLL延迟时间。根据功能状态命令中的至少一个选择性地对DLL电路以及输出驱动器中的每一个供电。

Description

存储器装置以及提供数据选通信号的方法
技术领域
本发明涉存储器装置及延迟锁定回路(delay locked loop，DLL)电路提供数据选通信号的方法。
背景技术
在包含存储器装置的电脑系统中，信号的计时和存储器外部的装置的操作是受系统时脉的控制的，而信号的计时和在存储器装置内部的装置的操作是受内部时脉的控制的。为了确保在存储器装置与外部装置之间传输的信号的完整性，需要内部时脉与系统时脉同步。通常，存储器装置包含基于系统时脉提供内部时脉的延迟锁定回路(DLL)电路。
发明内容
根据本发明的一个实施例，提供了一种存储器装置。存储器装置包含：延迟锁定回路(DLL)电路，其接收外部时脉，并且以DLL延迟时间来延迟外部时脉以提供DLL时脉；输出驱动器，其将DLL时脉作为数据选通信号输出；以及DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于功能状态命令中的至少一个调整DLL延迟时间。根据功能状态命令中的至少一个选择性地对DLL电路和输出驱动器中的每一个供电。
根据本发明的一个实施例，提供了一种通过延迟锁定回路(DLL)电路提供数据选通信号的方法。方法包含：通过DLL电路接收外部时脉；通过DLL电路以DLL延迟时间来延迟外部时脉以提供DLL时脉；通过输出驱动器将DLL时脉作为数据选通信号输出；接收多个功能状态命令中的至少一个；基于多个功能状态命令调整DLL延迟时间以提供调整的DLL延迟时间；以及以经调整的DLL延迟时间来延迟外部时脉。根据功能状态命令中的至少一个选择性地对DLL电路和输出驱动器中的每一个供电。
基于上述，本发明的存储器装置以及提供数据选通信号的方法可藉由将DLL偏移控制电路包含于DLL和功率域电路中以在预先确定的周期期间在接收涉及功率域控制的一个或多个功能状态命令之后调整DLL延迟时间。因此，本发明的存储器装置以及提供数据选通信号的方法可有效减少由数据选通信号抖动引起的影响。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是本发明一实施例的存储器系统的方块图。
图2是本发明一实施例的在存储器装置中的DLL和功率域电路的方块图。
图3是本发明的图2的DLL和功率域电路的操作期间各种信号的时序图。
图4是本发明一实施例的DLL偏移控制电路的方块图。
图5是本发明一实施例的在存储器装置中的DLL和功率域电路的方块图。
图6是本发明的图5的DLL和功率域电路的操作期间的各种信号的时序图。
图7是本发明一实施例的DLL电路和DLL偏移控制电路的方块图。
图8是本发明一实施例的DLL电路和DLL偏移控制电路的方块图。
图9是本发明一实施例的在存储器装置中的DLL和功率域电路的方块图。
图10是本发明一实施例的DLL偏移控制电路和反馈电路的方块图。
附图标记说明
10：存储器系统
100：存储器控制器
110：存储器装置
120、200、500、900：DLL和功率域电路
130：I/O控制器
140：存储器阵列
210、510、910：时脉接收器和时脉树
220、520、700、800、920：DLL电路
230、530、930：DLL时脉树
240、540、940：输出驱动器
222、522、710、810、922：DLL延迟电路
224、524、720、820、924：相位检测器
226、526、730、830、926：DLL控制电路
228、528、740、840、928：DLL复制电路
271、571：第一功率域
272、572：第二功率域
273、573：第三功率域
274、574：第四功率域
281、581：第一内部电压产生器
282、582：第二内部电压产生器
283、583：第三内部电压产生器
284、584：第四内部电压产生器
291、591、991：第一功率总线
292、592、992：第二功率总线
293、593、993：第三功率总线
294、594、994：第四功率总线
400、550、750、850、950：DLL偏移控制电路
410：DLL偏移脉冲产生器
420：DLL偏移码产生器
532：反馈线路
712、812：DLL延迟线路
714、814：DLL延迟线路微调电路
732：上下计数电路
734、834：DLL线路码产生器
1021、1022、1023、1024：开关
CMD/ADDR：命令/地址
CLK：时脉
DLLCLK_feedback：反馈DLL时脉
DQ：数据
DQS：数据选通信号
DLLCLK：DLL时脉
DLLCLK_delay：延迟的DLL时脉
DLLCLK_replica：复写的DLL时脉
t_clkfeedback：反馈延迟时间
t_dlldelay：DLL延迟时间
t_dllclk：DLL时脉树延迟时间
t_noise：功率噪音延迟时间
t_dlltrim：DLL微调延迟时间
t_dllline：DLL线路延迟时间
t_unit：单位延迟时间
VINT_CONTROL、VINT_DLL、VINT_DLLCLK、VINT_DATAPATH：电压
VDD：电源
VINT_DLLCLK_Gen、VINT_DATAPATH_Gen：控制信号
t1、t2、t3、t4、t5、t6、t7、t8、t9、t10：时间
具体实施方式
现将详细参考本发明的实施例，在附图中说明所述实施例的实例。只要可能，将在整个附图中使用相同的参考标号来指代相同或相似零件。
图1是本发明一实施例的存储器系统的方块图。存储器系统10包含存储器控制器100和存储器装置110。存储器装置110包含延迟锁定回路(DLL)和功率域电路120、输入/输出(input/output，I/O)控制器130和存储器阵列140。
存储器控制器100将命令CMD、地址ADDR和系统时脉CLK提供到存储器装置110。命令CMD可以是读取命令、程序命令或抹除命令。当命令CMD是程序命令时，存储器控制器100还提供待程序设计到存储器装置110的数据DQ。当命令CMD是读取命令时，存储器控制器100还接收从存储器装置110中读取的数据DQ。
DLL和功率域电路120从存储器控制器100中接收系统时脉CLK并且产生数据选通信号DQS。数据选通信号DQS与系统时脉CLK同步。也就是说，数据选通信号DQS具有与系统时脉CLK相同的相位。DLL和功率域电路120将数据选通信号DQS提供到I/O控制器130，该I/O控制器130继而将数据选通信号DQS输出到存储器控制器100。
I/O控制器130根据命令CMD和地址ADDR访问存储器阵列140。当命令CMD是程序命令时，I/O控制器130根据数据选通信号DQS锁存从存储器控制器100接收的数据DQ，并且将所锁存的数据程序设计到存储器阵列140中。当命令CMD是读取命令时，I/O控制器130根据数据选通信号DQS锁存从存储器阵列140中所读取的数据，并且根据数据选通信号DQS将所读取的数据输出到存储器控制器100。
图2是本发明一实施例的在存储器装置中的DLL和功率域电路的方块图。DLL和功率域电路200是图1中示出的DLL和功率域电路120的实例。如图2中所示，DLL和功率域电路200包含串联连接的时脉接收器和时脉树210、DLL电路220、DLL时脉树230和输出驱动器240。DLL电路220包含DLL延迟电路222、相位检测器224、DLL控制电路226和DLL复制电路228。
时脉接收器和时脉树210接收外部时脉CLK(例如，从存储器控制器100中所发布的系统时脉CLK)，并且将外部时脉CLK提供到DLL电路220的DLL延迟电路222和相位检测器224。DLL延迟电路222以DLL延迟时间t_dlldelay延迟外部时脉CLK以产生DLL时脉DLLCLK，并且将DLL时脉DLLCLK提供到DLL时脉树230。DLL时脉树230将DLL时脉DLLCLK驱动到输出驱动器240。DLL时脉树230将DLL时脉树延迟时间t_dllclk和功率噪音延迟时间t_noise引入到DLL时脉DLLCLK，使得DLL时脉DLLCLK变为延迟的DLL时脉DLLCLK_delay。输出驱动器240将延迟的时脉DLLCLK_delay作为数据选通信号DQS输出。
反馈线路232在DLL时脉树230的输出与DLL复制电路228的输入之间连接以将延迟的时脉DLLCLK_delay返回到DLL复制电路228作为反馈DLL时脉DLLCLK_feedback。反馈线路232将反馈延迟时间t_clkfeedback和功率噪音延迟时间t_noise引入到反馈DLL时脉DLLCLK_feedback。
DLL复制电路228是DLL时脉树230的复本以补偿由DLL时脉树230引起的延迟。DLL复制电路228将复写的DLL时脉DLLCLK_replica提供到相位检测器224。相位检测器224检测外部时脉CLK与复写的DLL时脉DLLCLK_replica之间的相位差，并且将检测结果提供到DLL控制电路226。基于检测结果，DLL控制电路226控制DLL延迟电路222来调整通过DLL延迟电路222引入的DLL延迟时间t_dlldelay以延迟外部时脉CLK。
DLL和功率域电路200包含彼此相分离且受各种功能状态命令控制的第一功率域到第四功率域271～274。时脉接收器和时脉树210、DLL电路220、DLL时脉树230以及输出驱动器240中的每一个安置于功率域271～274中的不同一者内。具体地说，时脉接收器和时脉树210安置于第一功率域271内。第一内部电压产生器281连接到电源VDD并且产生待供应到第一功率总线291的电压VINT_CONTROL。时脉接收器和时脉树210连接到待通过电压VINT_CONTROL供电的第一功率总线291。DLL电路220安置于第二功率域272内。第二内部电压产生器282连接到电源VDD并且产生待供应到第二功率总线292的电压VINT_DLL。DLL电路220连接到待通过电压VINT_DLL供电的第二功率总线292。DLL时脉树230安置于第三功率域273内。第三内部电压产生器283连接到电源VDD并且产生待供应到第三功率总线293的电压VINT_DLLCLK。DLL时脉树230连接到待通过电压VINT_DLLCLK供电的第三功率总线293。输出驱动器240安置于第四功率域274内。第四内部电压产生器284连接到电源VDD并且产生待供应到第四功率总线294的电压VINT_DATAPATH。输出驱动器240连接到待通过电压VINT_DATAPATH供电的第四功率总线294。第一内部电压产生器到第四内部电压产生器281～284中的每一个可以为用于产生相应地对应电压电平的电压调节器。
第一功率域到第四功率域271～274受通过DLL和功率域电路200接收到的多个功能状态命令的控制。也就是说，根据多个功能状态命令中的至少一个选择性地对在第一功率域到第四功率域271～274中的每一个中的元件供电。具体地说，在第一功率域到第四功率域271～274中的第一内部电压产生器到第四内部电压产生器281～284受相应的控制信号的控制(例如，启动或停用)以用于接通或断开时脉接收器和时脉树210、DLL电路220、DLL时脉树230以及输出驱动器240与第一功率总线到第四功率总线291～294中的相应者之间的连接。控制信号是基于从外部控制器(例如，图1中的存储器控制器100)接收的命令(例如，基于多个功能状态命令)内部产生的。
举例来说，第三内部功率产生器283受控制信号VINT_DLLCLK_Gen的控制以用于接通或断开DLL时脉树230与具有电压电平VINT_DLLCLK的第三功率总线293之间的连接，控制信号VINT_DLLCLK_Gen是基于至少一个功能状态命令(例如，缓慢断电进入、缓慢断电退出)受到控制的。作为另一实例，第四内部功率产生器284受控制信号VINT_DATAPATH_Gen的控制以用于接通或断开输出驱动器240与具有电压电平VINT_DATAPATH的第四功率总线294之间的连接。控制信号VINT_DATAPATH_Gen是基于至少一个功能状态命令(例如，读取命令)受到控制的。
图3是本发明的图2的DLL和功率域电路的操作期间各种信号的时序图。如图3中所示，在时间t1处，DLL和功率域电路200接收“缓慢断电进入”命令。作为回应，在时间t2处，信号VINT_DLLCLK_Gen从高电压电平转换到低电压电平以停用在第三功率域273中的第三内部功率产生器283。因此，DLL时脉树230与具有电压电平VINT_DLLCLK的第三功率总线293之间的连接断开，并且因此DLL时脉树230并不消耗任何功率。
在时间t3处，DLL和功率域电路200接收“缓慢断电退出”命令。作为回应，在时间t4处，信号VINT_DLLCLK_Gen从低电压电平转换到高电压电平以启用在第三功率域273中的第三内部功率产生器283。因此，DLL时脉树230与第三功率总线293之间的连接接通，并且DLL时脉树230开始消耗从第三功率总线293中所供应的功率。由于添加到第三功率总线293的DLL时脉树230的负荷，所以在第三功率总线293上的电压电平VINT_DLLCLK开始波动，即，首先从预先确定的第一电压电平降低，随后增加到第一电压电平以上，并且最后在时间t7处稳定在第一电压电平处。因此，在从时间t4到时间t7的周期期间产生功率噪音。
在时间t4不久之后的时间t5处，DLL和功率域电路200接收读取命令。也就是说，时间t5与时间t4之间的间隔相对较短。回应于读取命令，在时间t6处,信号VINT_DATAPATH_Gen从低电压电平转换到高电压电平以启用在第四功率域274中的第四内部功率产生器284。因此，在输出驱动器240与具有电压电平VINT_DATAPATH的第四功率总线294之间的连接接通，并且输出驱动器240开始消耗从第四功率总线294中供应的功率。由于添加到第四功率总线294的输出驱动器240的负荷，所以在第四功率总线294上的电压电平VINT_DATAPATH开始波动，即，首先从预先确定的第二电压电平降低，随后增加到第二电压电平以上，并且最后在时间t9处稳定在第二电压电平处。因此，在从时间t6到时间t9的周期期间产生功率噪音。
在从时间t4到时间t9的周期期间产生的功率噪音(例如，在电压电平VINT_DLLCLK和VINT_DATAPATH中的减小)减缓DLL和功率域电路200的操作。因此，功率噪音延迟时间t_noise产生于DLL时脉树230中并且产生于反馈线路232中。因此，从DLL时脉树230中输出的延迟的时脉DLLCLK_delay并不仅以DLL时脉树延迟时间t_dllclk延迟，并且还以功率噪音延迟时间t_noise延迟。此外，到达DLL复制电路228的反馈DLL时脉DLLCLK_feedback并不仅以反馈延迟时间t_clkfeedback延迟，并且还以功率噪音延迟时间t_noise延迟。因此，由于功率噪音，所以数据选通信号DQS相对于外部时脉CLK延迟。也就是说，数据选通信号DQS的相位并不与外部时脉CLK的相位匹配，并且数据选通信号DQS并不与外部时脉CLK同步。虽然DLL和功率域电路200可以调整数据选通信号DQS以补偿数据选通信号DQS与外部时脉CLK之间的失配，但是DLL和功率域电路200无法执行调整直至在时间t8处反馈DLL时脉DLLCLK_feedback到达DLL复制电路228之后。由于通过DLL时脉树230和反馈线路的延迟，从时间t4到时间t8的时间周期等于(或甚至大于)t_dllclk+t_clkfeedback+2t_noise。
在时间t9处，DLL电路220开始调整数据选通信号DQS以补偿数据选通信号DQS与外部时脉CLK之间的失配。最后，在时间t10处，恢复数据选通信号DQS以与外部时脉CLK同步。
由于功率噪音所致的数据选通信号DQS与外部时脉CLK之间的失配被称作“DQS抖动”。DQS抖动可以引起比特错误。举例来说，参考图1，在读取操作期间，根据数据选通信号DQS从存储器装置110的I/O控制器130中对数据进行计时输出，而存储器控制器100根据外部时脉CLK操作。如果数据选通信号DQS并不与外部时脉CLK匹配，那么从I/O控制器130中计时输出的数据可能并没有正确地由存储器控制器100接收到，并且可能产生比特错误。为了减少比特错误，需要控制DQS抖动在某一视窗内。然而，随着存储器系统10的操作速度的增加，DQS抖动的视窗大小缩小，并且因此控制DQS抖动变得更加困难。
为了减少由DQS抖动引起的影响，根据本发明的实施例，DLL偏移控制电路包含于DLL和功率域电路中以在预先确定的周期期间在接收涉及功率域控制的一个或多个功能状态命令之后调整DLL延迟时间。
图4是本发明一实施例的DLL偏移控制电路的方块图。DLL偏移控制电路400包含DLL偏移脉冲产生器410和DLL偏移码产生器420。
DLL偏移脉冲产生器410从外部控制器(例如，图1中的存储器控制器100)中接收一个或多个功能状态命令，并且基于接收到的命令和DLL偏移微调脉冲产生DLL偏移脉冲。功能状态命令可以为任何命令，该命令在实施时影响在DLL和功率域电路中的至少一个功率域的控制，即，接通或断开在DLL电路中的至少一个元件与功率总线之间的连接。举例来说，功能状态命令可以是区块启动(Bank active)命令、读取命令、快速断电退出命令、缓慢断电退出命令，以及自身刷新退出命令等等。
基于一个或多个功能状态命令，DLL偏移脉冲产生器410确定DLL偏移脉冲的脉冲宽度。脉冲宽度表示在DLL偏移控制电路400调整DLL延迟时间的期间的周期。对于通过DLL偏移控制电路400接收到的不同的功能状态命令或功能状态命令的不同组合，脉冲宽度可能不同。DLL偏移脉冲产生器410将DLL偏移脉冲提供到DLL偏移码产生器420。在一些实施例中，DLL偏移脉冲产生器410还将DLL偏移脉冲输出到DLL偏移控制电路400外部的装置。
在一些实施例中，DLL偏移微调脉冲由用户或外部控制器提供到DLL偏移脉冲产生器410。基于DLL偏移微调脉冲，DLL偏移脉冲产生器410还调整DLL偏移脉冲的脉冲宽度以补偿过程、电压和温度(process，voltage，and temperature，PVT)变化。
DLL偏移码产生器420从外部控制器中接收一个或多个功能状态命令，且从DLL偏移脉冲产生器410中接收DLL偏移脉冲，基于接收到的命令和DLL偏移脉冲产生DLL偏移码，并且将DLL偏移码输出到DLL偏移控制电路400外部的装置。DLL偏移码表示施加到DLL延迟时间的偏移。对于通过DLL偏移控制电路400接收到的不同功能状态命令或功能状态命令的不同组合，DLL偏移码可能不同。
DLL偏移脉冲产生器410和DLL偏移码产生器420可以是逻辑电路或类比电路，这些逻辑电路或类比电路经配置以基于从外部控制器接收到的一个或多个功能状态命令产生DLL偏移脉冲或DLL偏移码。
在一些实施例中，DLL偏移微调码由用户或外部控制器提供到DLL偏移码产生器420。举例来说，当存储器装置110以存储器内部测试模式操作时，可能产生DLL偏移微调码。替代地，DLL偏移微调码可以由熔断器产生。基于DLL偏移微调码，DLL偏移码产生器420还调整DLL偏移码以补偿过程、电压和温度(PVT)变化。
图5是本发明一实施例的在存储器装置中的DLL和功率域电路的方块图。DLL和功率域电路500包含串联连接的时脉接收器和时脉树510、DLL电路520、DLL时脉树530以及输出驱动器540。DLL电路520包含DLL延迟电路522、相位检测器524、DLL控制电路526和DLL复制电路528。反馈线路532连接在DLL时脉树530的输出与DLL复制电路528的输入之间。DLL和功率域电路500还包含连接到DLL控制电路526的DLL偏移控制电路550。在DLL和功率域电路500中，时脉接收器和时脉树510、DLL延迟电路522、相位检测器524、DLL复制电路528、DLL时脉树530以及输出驱动器540的结构和功能基本上与图2中所示的DLL和功率域电路200的时脉接收器和时脉树210、DLL延迟电路222、相位检测器224、DLL复制电路228、DLL时脉树230以及输出驱动器240相同。因此，不再重复这些组件的详细描述。
在DLL和功率域电路500中，时脉接收器和时脉树510以及DLL偏移控制电路550安置于第一功率域571中；DLL电路520安置于第二功率域572中；DLL时脉树530安置于第三功率域573中；并且输出驱动器540安置于第四功率域574中。第一功率域到第四功率域571～574彼此分离并且受多个功能状态命令的控制。第一内部电压产生器到第四内部电压产生器581～584连接到第一功率总线到第四功率总线591～594以用于对安置于第一功率域到第四功率域571～574内的元件进行供电。DLL和功率域电路500的第一功率域到第四功率域571～574、第一内部电压产生器到第四内部电压产生器581～584以及第一功率总线到第四功率总线591～594的结构和功能基本上与图2中所示的DLL和功率域电路200的第一功率域到第四功率域271～274、第一内部电压产生器到第四内部电压产生器281～284以及第一功率总线到第四功率总线291～294相同。因此，不再重复这些组件的详细描述。
DLL偏移控制电路550可以通过图4中所示的DLL偏移控制电路400来实施。DLL偏移控制电路550经配置以响应于接收在实施时影响DLL和功率域电路500的功率域控制的一个或多个功能状态命令而将DLL偏移码输出到DLL控制电路526。基于DLL偏移码，DLL控制电路526控制由DLL延迟电路522所使用的DLL延迟时间t_dlldelay以用于延迟外部时脉CLK。
图6是本发明的图5的DLL和功率域电路的操作期间的各种信号的时序图。在时间t1、t2、t3、t5、t6、t7、t8、t9和t10处的DLL和功率域电路500的操作基本上与DLL和功率域电路200的操作相同。因此，不再重复它的详细描述。
如参考图3所描述的，回应于在时间t3处接收“缓慢断电退出”命令和在时间t5处接收读取命令，在从时间t4到时间t8的周期期间产生功率噪音。在图6中所示的实施例中，DLL偏移控制电路550在从时间t4到时间t8的周期期间产生DLL偏移脉冲和DLL偏移码。DLL偏移脉冲的脉冲宽度表示DLL偏移控制电路550调整由DLL延迟电路522提供的DLL延迟时间t_dlldelay的周期，并且DLL偏移码表示施加到DLL延迟时间t_dlldelay的偏移。
举例来说，DLL偏移码可以是减小DLL延迟时间t_dlldelay的码。因此，与在DLL偏移码没有被提供到DLL延迟电路522时的情况相比，从DLL延迟电路522中输出的DLL时脉DLLCLK的延迟时间减少。DLL时脉DLLCLK的延迟时间的减少补偿由功率噪音引起的延迟，该功率噪音在从时间t4到时间t8的周期期间产生于DLL时脉树530和反馈线路532中。因此，可以减少从时间t4到时间t8的数据选通信号DQS与外部时脉CLK之间的失配，并且减少DQS抖动的影响。
在时间t8之后，DLL偏移控制电路550停止将DLL偏移码和DLL偏移脉冲提供到DLL和功率域电路500，并且因此仅基于DLLCLK_replica与外部时脉CLK之间的相位差确定DLL时脉DLLCLK的DLL延迟时间。此时，电压电平VINT_DLLCLK和VINT_DATAPATH的波动减弱,并且因此功率噪音对延迟时间的影响减少。
图7是本发明一实施例的DLL电路和DLL偏移控制电路的方块图。DLL电路700可以实施为在图5中的DLL电路520，并且DLL偏移控制电路750可以实施为在图5中的DLL偏移控制电路550。
DLL电路700包含DLL延迟电路710、相位检测器720、DLL控制电路730和DLL复制电路740。DLL延迟电路710包含DLL延迟线路712和DLL延迟线路微调电路714。DLL控制电路730包含上下计数电路732以及DLL线路码产生器734。DLL偏移控制电路750连接到上下计数电路732。
在操作中，DLL延迟线路712接收外部时脉CLK、以DLL线路延迟时间t_dllline来延迟外部时脉CLK，并且将延迟的时脉提供到DLL延迟线路微调电路714。DLL线路延迟时间t_dllline受通过DLL线路码产生器734所提供的DLL线路码的控制。DLL延迟线路微调电路714还以DLL微调延迟时间t_dlltrim来延迟该延迟时脉，并且输出DLL时脉DLLCLK。DLL微调延迟时间t_dlltrim受由用户或外部控制器所提供的DLL线路微调码的控制。DLL线路延迟时间t_dllline和DLL微调延迟时间t_dlltrim的总和构成通过DLL延迟电路710施加到外部时脉CLK的DLL延迟时间t_dlldelay。也就是说，t_dlldelay＝t_dllline+t_dlltrim。
DLL时脉DLLCLK被提供到DLL时脉树(例如，图5的DLL时脉树530)，该DLL时脉树输出延迟的DLL时脉DLLCLK_delay。延迟的DLL时脉DLLCLK_delay经由反馈线路(例如，图5中的反馈线路532)返回到DLL复制电路740，作为反馈DLL时脉DLLCLK_feedback。
DLL复制电路740接收反馈DLL时脉DLLCLK_feedback，并且将复写的DLL时脉DLLCLK_replica提供到相位检测器720。相位检测器720检测外部时脉CLK与复写的DLL时脉DLLCLK_replica之间的相位差，并且将检测结果提供到DLL线路码产生器734。基于检测结果，DLL线路码产生器734产生DLL线路码，并且将DLL线路码提供到上下计数电路732，以增大、减小或冻结DLL微调延迟时间t_dlltrim。
DLL偏移控制电路750是逻辑电路，该逻辑电路经配置以响应于接收涉及DLL电路(例如，图5的DLL和功率域电路500)的功率域控制的一个或多个功能状态命令，基于一个或多个功能状态命令的组合产生DLL偏移码并且将DLL偏移码提供到上下计数电路732。举例来说，DLL偏移码可以指示“一个码向上”、“两个码向下”或“保持”等。
响应于接收DLL线路码和DLL偏移码，上下计数电路732基于DLL偏移码调整或维持DLL线路码。举例来说，如果DLL偏移码指示“一个码向上”，那么上下计数电路732以一个码增大DLL线路码。如果DLL偏移码指示“两个码向下”，那么上下计数电路732以两个码降低DLL线路码。如果DLL偏移码指示“保持”，那么上下计数电路732按照原样保持DLL线路码。上下计数电路732随后将经调整的DLL线路码提供到DLL延迟线路712。DLL延迟线路712随后基于经调整的DLL线路码调整DLL线路延迟时间t_dllline。以此方式，DLL延迟时间t_dlldelay(t_dllline+t_dlltrim)可以通过DLL偏移控制电路750调整以补偿功率噪音引起的DLL时脉DLLCLK的延迟。
图8是本发明一实施例的DLL电路和DLL偏移控制电路的方块图。DLL电路800可以实施为图5中的DLL电路520，并且DLL偏移控制电路850可以实施为图5中的DLL偏移控制电路550。
DLL电路800包含DLL延迟电路810、相位检测器820、DLL控制电路830和DLL复制电路840。DLL延迟电路810包含DLL延迟线路812和DLL延迟线路微调电路814。DLL控制电路830包含DLL线路码产生器834。DLL偏移控制电路850连接到DLL延迟线路微调电路814。
DLL延迟线路812、相位检测器820和DLL复制电路840的操作基本上与图7的DLL延迟线路712、相位检测器720和DLL复制电路740的操作相同。因此，不再重复这些组件的详细描述。
在操作中，DLL延迟线路812接收外部时脉CLK、以DLL线路延迟时间t_dllline来延迟外部时脉，并且将延迟的时脉提供到DLL延迟线路微调电路814。DLL线路延迟时间t_dllline受通过DLL线路码产生器834所提供的DLL线路码的控制。DLL延迟线路微调电路814还以DLL微调延迟时间t_dlltrim来延迟该延迟的时脉，并且输出DLL时脉DLLCLK。DLL微调延迟时间t_dlltrim受由用户或外部控制器所提供的DLL线路微调码的控制。DLL线路延迟时间t_dllline和DLL微调延迟时间t_dlltrim的总和构成通过DLL延迟电路810施加到外部时脉CLK的DLL延迟时间t_dlldelay。也就是说，t_dlldelay＝t_dllline+t_dlltrim。
当DLL偏移控制电路850接收涉及DLL电路的功率域控制的一个或多个功能状态命令时，DLL偏移控制电路850基于一个或多个功能状态命令的组合产生DLL偏移码，并且将DLL偏移码提供到DLL延迟线路微调电路814。
DLL延迟线路微调电路814从DLL偏移控制电路850中接收DLL偏移码，并且基于DLL偏移码调整DLL微调时间t_dlltrim。随后，DLL延迟线路微调电路814基于经调整的DLL微调时间t_dlltrim延迟从DLL延迟线路812中输出的延迟的时脉。以此方式，DLL延迟时间t_dlldelay(t_dllline+t_dlltrim)可以通过DLL偏移控制电路850调整以补偿通过功率噪音的DLL时脉DLLCLK的延迟。
图9是本发明一实施例的在存储器装置中的DLL和功率域电路的方块图。DLL和功率域电路900包含串联连接的时脉接收器和时脉树910、DLL电路920、DLL时脉树930以及输出驱动器940。DLL电路920包含DLL延迟电路922、相位检测器924、DLL控制电路926和DLL复制电路928。DLL和功率域电路900还包含DLL偏移控制电路950和反馈电路960。在DLL和功率域电路900中，时脉接收器和时脉树910、DLL延迟电路922、相位检测器924、DLL控制电路926、DLL复制电路928、DLL时脉树930和输出驱动器940的结构和功能基本上与图2中所示的DLL和功率域电路200的时脉接收器和时脉树210、DLL延迟电路222、相位检测器224、DLL控制电路226、DLL复制电路228、DLL时脉树230和输出驱动器240相同。因此，不再重复这些组件的详细描述。在DLL和功率域电路900中，时脉接收器和时脉树910以及DLL偏移控制电路950安置于第一功率总线991中；DLL电路920安置于第二功率总线992中；DLL时脉树930安置于第三功率总线993中；并且输出驱动器940安置于第四功率总线994中。第一功率总线到第四功率总线991～994彼此分离并且受多个功能状态命令的控制。虽然在图9中未示出，但是内部电压产生器连接到第一功率总线到第四功率总线以用于对安置于第一功率总线到第四功率总线991～994内的元件进行供电。
反馈电路960连接在DLL时脉树930的输出与DLL复制电路928的输入之间。反馈电路960接收延迟的DLL时脉DLLCLK_delay，并且将反馈DLL时脉DLLCLK_feedback提供到DLL复制电路928。反馈电路960将反馈延迟时间t_clkfeedback和功率噪音延迟时间t_noise引入到反馈DLL时脉DLLCLK_feedback。DLL偏移控制电路950连接到反馈电路960并且经配置以在接收涉及功率域控制的一个或多个功能状态命令之后将DLL偏移码提供到反馈电路960。DLL偏移码控制反馈延迟时间t_clkfeedback。
图10是本发明一实施例的DLL偏移控制电路和反馈电路的方块图。反馈电路960包含串联连接的多个延迟单元1011～1014以及与多个延迟单元1011～1014中的相应者并联连接的多个开关1021～1024。也就是说，开关1021～1024中的每一个与延迟单元1011～1014中的对应一者并联连接。延迟单元1011～1014中的每一个将单位延迟时间t_unit提供到反馈DLL时脉DLLCLK_feedback。
由DLL偏移控制电路950所提供的DLL偏移码控制多个开关1021～1024的接通或断开。当开关接通时，对应的延迟单元并不将单位延迟时间提供到反馈DLL时脉DLLCLK_feedback。举例来说，如果DLL偏移码接通开关1021和1022，那么延迟单元1011和延迟单元1012被绕过并且仅延迟单元1013和延迟单元1014会各自将单位延迟时间t_unit提供到反馈DLL时脉DLLCLK_feedback。在此情况下，反馈延迟时间t_clkfeedback＝2t_unit。以此方式，反馈延迟时间t_clkfeedback可以通过DLL偏移控制电路950调整以补偿通过功率噪音的DLL时脉DLLCLK的延迟。
虽然图10中所示的反馈电路960包含四个延迟单元1011～1014和四个开关1021～1024，但是本发明不限于此。反馈电路960可以包含任何数量的延迟单元和对应的开关。
虽然图5、图7和图8中所示的DLL电路520、DLL电路700和DLL电路800包含DLL延迟电路、相位检测器、DLL控制电路、DLL复制电路，但是本发明不限于此。根据本发明的实施例的DLL电路可以是可将DLL延迟时间提供到外部时脉的任何电路，并且DLL延迟时间可以通过DLL偏移控制电路来调整。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种存储器装置，其特征在于，包括：
延迟锁定回路电路，其接收外部时脉，并且以DLL延迟时间来延迟所述外部时脉以提供DLL时脉；
输出驱动器，其输出所述DLL时脉作为内部时脉；以及
DLL偏移控制电路，其经配置以接收多个功能状态命令中的至少一个，并且基于所述多个功能状态命令中的至少一个调整所述DLL延迟时间，
其中依据所述多个功能状态命令中的至少一个选择性地对所述DLL电路以及所述输出驱动器中的每一个供电。
2.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：
DLL偏移脉冲产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移脉冲，
其中所述DLL偏移脉冲产生器经配置以接收DLL偏移微调脉冲，并且基于所述DLL偏移微调脉冲调整所述DLL偏移脉冲；以及
DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，
其中所述DLL偏移码产生器经配置以接收DLL偏移微调码，并且基于所述DLL偏移微调码调整所述DLL偏移码。
3.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：
DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，
其中所述DLL电路包括：
DLL延迟电路，其包括：
DLL延迟线路，其经配置以基于DLL线路码以所述DLL延迟时间来延迟所述外部时脉；
DLL延迟线路微调电路，其经配置以基于DLL线路微调码以DLL微调时间来延迟所述外部时脉；以及
DLL控制电路，其包括DLL线路码产生器，所述DLL线路码产生器经配置以基于所述外部时脉与所述DLL时脉之间的差异产生所述DLL线路码，
其中所述DLL控制电路还包括耦接到所述DLL偏移控制电路的上下计数电路，
所述上下计数电路经配置以进行以下操作：
从所述DLL偏移控制电路中接收所述DLL偏移码；以及
基于所述DLL偏移码调整所述DLL线路码。
4.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：
DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，
其中所述DLL电路包括：
DLL延迟电路，其包括：
DLL延迟线路，其经配置以基于DLL线路码以所述DLL延迟时间来延迟所述外部时脉；
DLL延迟线路微调电路，其经配置以基于DLL线路微调码以DLL微调时间来延迟所述外部时脉；以及
DLL控制电路，其包括DLL线路码产生器，所述DLL线路码产生器经配置以基于所述外部时脉与所述DLL时脉之间的差异产生所述DLL线路码，
其中所述DLL延迟线路微调电路耦接到所述DLL偏移控制电路，并且经配置以进行以下操作：
从所述DLL偏移控制电路中接收所述DLL偏移码；以及
基于所述DLL偏移码调整所述DLL微调时间。
5.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路包括：
DLL偏移码产生器，其基于通过所述DLL偏移控制电路接收到的所述多个功能状态命令中的至少一个产生DLL偏移码，
其中所述存储器装置还包括反馈电路以将从所述电路中输出的所述DLL时脉提供回到所述DLL电路作为反馈DLL时脉，
其中所述反馈电路经配置以在所述反馈DLL时脉中引入反馈延迟时间，
其中所述反馈电路耦接到所述DLL偏移控制电路以接收所述DLL偏移码，并且经配置以基于所述DLL偏移码调整所述反馈延迟时间，
其中所述反馈电路包括：
串联耦接的多个延迟单元，每个延迟单元提供单位延迟时间；以及
与所述多个延迟单元中的相应者并联耦接的多个开关，
其中所述多个开关耦接到所述DLL偏移控制电路以接收所述DLL偏移码，并且经配置以基于所述DLL偏移码接通或断开。
6.根据权利要求1所述的存储器装置，其中所述DLL偏移控制电路经配置以在接收所述多个功能状态命令中的至少一个之后，于预定周期期间中控制所述DLL延迟时间。
7.一种通过延迟锁定回路电路提供数据选通信号的方法，其特征在于，包括：
通过DLL电路接收外部时脉；
通过所述DLL电路以DLL延迟时间来延迟所述外部时脉以提供DLL时脉；
通过输出驱动器输出所述DLL时脉作为所述数据选通信号；
接收多个功能状态命令中的至少一个；
基于所述多个功能状态命令调整所述DLL延迟时间以提供经调整的DLL延迟时间；以及
以所述经调整的DLL延迟时间来延迟所述外部时脉，其中依据所述多个功能状态命令中的至少一个选择性地对所述DLL电路以及所述输出驱动器中的每一个供电。
8.根据权利要求7所述的方法，还包括：
基于所述多个功能状态命令中的至少一个产生DLL偏移码；
基于所述外部时脉与所述DLL时脉之间的差异产生DLL延迟线路码；
基于所述DLL延迟线路码延迟所述外部时脉；
基于所述DLL偏移码调整所述DLL延迟线路码以提供经调整的DLL延迟线路码；以及
基于所述经调整的DLL延迟线路码延迟所述外部时脉。
9.根据权利要求7所述的方法，还包括：
基于所述多个功能状态命令中的至少一个产生DLL偏移码；
以DLL延迟微调时间延迟所述外部时脉；
基于所述DLL偏移码调整所述DLL延迟微调时间以提供经调整的DLL微调时间；以及
以所述经调整的DLL微调时间来延迟所述外部时脉。
10.根据权利要求7所述的方法，还包括：
基于所述多个功能状态命令中的至少一个产生DLL偏移码；
接收DLL偏移微调码；
基于所述DLL偏移微调码调整所述DLL偏移码
提供所述DLL时脉回到所述DLL电路作为反馈DLL时脉；
以反馈延迟时间来延迟所述反馈DLL时脉；以及
通过所述DLL偏移码调整所述反馈延迟时间。
CN201810557907.6A 2017-06-07 2018-06-01 存储器装置以及提供数据选通信号的方法 Active CN109003637B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/616,435 2017-06-07
US15/616,435 US10217497B2 (en) 2017-06-07 2017-06-07 Delay locked loop circuit and method of controlling same

Publications (2)

Publication Number Publication Date
CN109003637A true CN109003637A (zh) 2018-12-14
CN109003637B CN109003637B (zh) 2021-08-24

Family

ID=64563757

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810557907.6A Active CN109003637B (zh) 2017-06-07 2018-06-01 存储器装置以及提供数据选通信号的方法

Country Status (3)

Country Link
US (1) US10217497B2 (zh)
CN (1) CN109003637B (zh)
TW (1) TWI704772B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112671491A (zh) * 2020-12-10 2021-04-16 成都引众数字设备有限公司 一种直流b码传输延时补偿方法及装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210074429A (ko) * 2019-12-11 2021-06-22 삼성전자주식회사 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
CN111158451A (zh) * 2019-12-31 2020-05-15 瓴盛科技有限公司 电子设备及供电方法
US11004499B1 (en) 2020-05-08 2021-05-11 Winbond Electronics Corp. Latency control circuit and method
US11942954B2 (en) * 2022-06-20 2024-03-26 Gigadevice Semiconductor (Shanghai) Inc. Delay locked loop circuitry and memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010043100A1 (en) * 1998-10-20 2001-11-22 Hiroyoshi Tomita Integrated circuit device incorporating dll circuit
CN101042925A (zh) * 2006-03-21 2007-09-26 联发科技股份有限公司 存储器控制器,存储器装置以及选通信号校准方法
US20100188125A1 (en) * 2009-01-28 2010-07-29 Micron Technology, Inc. Digital locked loops and methods with configurable operating parameters
US20100327926A1 (en) * 2009-06-24 2010-12-30 Elpida Memory, Inc. DLL circuit and semiconductor device having the DLL circuit
WO2016204962A1 (en) * 2015-06-19 2016-12-22 Intel Corporation Digital phase control with programmable tracking slope

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388482B1 (en) * 2000-06-21 2002-05-14 Infineon Technologies North America Corp. DLL lock scheme with multiple phase detection
US7190210B2 (en) * 2004-03-25 2007-03-13 Integral Wave Technologies, Inc. Switched-capacitor power supply system and method
US7634039B2 (en) * 2005-02-04 2009-12-15 True Circuits, Inc. Delay-locked loop with dynamically biased charge pump
WO2007027833A2 (en) * 2005-09-02 2007-03-08 Cypress Semiconductor Corp. Circuit, system, and method for multiplexing signals with reduced jitter
US7685393B2 (en) 2006-06-30 2010-03-23 Mosaid Technologies Incorporated Synchronous memory read data capture
US7443216B2 (en) * 2007-02-20 2008-10-28 Micron Technology, Inc. Trimmable delay locked loop circuitry with improved initialization characteristics
US7656745B2 (en) 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
US8179111B2 (en) * 2008-04-10 2012-05-15 Silicon Labs Spectra, Inc. Methods, systems, and devices for power-on sequence for a circuit
US8412967B2 (en) * 2009-07-28 2013-04-02 Stmicroelectronics S.R.L. Method of enhancing power saving in an integrated electronic system with distinctly powered islands of functional circuitries and related device architecture
KR101208961B1 (ko) * 2011-01-28 2012-12-06 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 방법
US9124253B2 (en) * 2013-10-18 2015-09-01 Micron Technology, Inc. Methods and apparatuses for duty cycle preservation
US10270453B2 (en) * 2016-04-02 2019-04-23 Intel Corporation Coarse delay lock estimation for digital DLL circuits
CN106095717B (zh) 2016-06-27 2019-09-17 哈尔滨明快机电科技有限公司 一种动态延迟补偿方法及装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010043100A1 (en) * 1998-10-20 2001-11-22 Hiroyoshi Tomita Integrated circuit device incorporating dll circuit
CN101042925A (zh) * 2006-03-21 2007-09-26 联发科技股份有限公司 存储器控制器,存储器装置以及选通信号校准方法
US20100188125A1 (en) * 2009-01-28 2010-07-29 Micron Technology, Inc. Digital locked loops and methods with configurable operating parameters
US20100327926A1 (en) * 2009-06-24 2010-12-30 Elpida Memory, Inc. DLL circuit and semiconductor device having the DLL circuit
WO2016204962A1 (en) * 2015-06-19 2016-12-22 Intel Corporation Digital phase control with programmable tracking slope

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112671491A (zh) * 2020-12-10 2021-04-16 成都引众数字设备有限公司 一种直流b码传输延时补偿方法及装置
CN112671491B (zh) * 2020-12-10 2022-07-29 成都引众数字设备有限公司 一种直流b码传输延时补偿方法及装置

Also Published As

Publication number Publication date
US10217497B2 (en) 2019-02-26
TW201904202A (zh) 2019-01-16
TWI704772B (zh) 2020-09-11
US20180358061A1 (en) 2018-12-13
CN109003637B (zh) 2021-08-24

Similar Documents

Publication Publication Date Title
CN109003637A (zh) 存储器装置以及提供数据选通信号的方法
US7233213B2 (en) Oscillator of semiconductor device
US5796673A (en) Delay locked loop implementation in a synchronous dynamic random access memory
US7554878B2 (en) Synchronous memory device
US7199634B2 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
US7852688B2 (en) Efficient sense command generation
TW577087B (en) Register controlled DLL for reducing current consumption
US9331702B2 (en) Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US6061295A (en) Integrated circuit memory devices having time compensated column selection capability for improving write operation reliability
JPH1165699A (ja) 半導体集積回路装置
US7345948B2 (en) Clock circuit for semiconductor memories
KR102625821B1 (ko) 듀티 보정장치 및 이를 포함하는 반도체 장치
US9270285B2 (en) Semiconductor chips and semiconductor systems for executing a test mode
CN109643990A (zh) 用于瞬时启动四相信号发生器的设备和方法
KR100613059B1 (ko) 지연 동기 루프
KR100293772B1 (ko) 외부 클럭 신호에 대해고정밀도로 위상 동기한 내부 클럭 신호를 발생하는내부 클럭 신호 발생 회로를 구비하는동기형 반도체 기억 장치
KR100640594B1 (ko) 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터입출력 신호를 래치하는 인터페이스 회로 및 이를구비하는 메모리 시스템
CN103871459A (zh) 降低存储器器件的功率消耗
CN111128262B (zh) 存储器电路、电路控制方法、集成电路器件及处理器
US20090067262A1 (en) Voltage generating unit of semiconductor memory device
US7791392B2 (en) Apparatus and method for generating internal signal with variable pulse length according to period of external clock signal
US7242636B2 (en) Clock control circuit and semiconductor memory device including the same and input operation method of semiconductor memory device
KR20200037751A (ko) 커맨드 어드레스 입력 버퍼 바이어스 전류 감소
US7123540B2 (en) Semiconductor device having delay-locked loop and test method thereof
CN110196678A (zh) 资料储存决定装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant