KR100841817B1 - 반도체 메모리 장치, 반도체 메모리 장치의 클록 신호 생성방법 및 장치 - Google Patents

반도체 메모리 장치, 반도체 메모리 장치의 클록 신호 생성방법 및 장치 Download PDF

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Abstract

본 발명은 입력 클록 신호로부터 반도체 메모리 장치의 판독 클록 신호를 생성하여 판독 액세스 시간이 클록 사이클 시간을 초과하지 않도록 보장하는 회로 및 방법에 관한 것이다. 복수의 지연량들중 하나를 선택하여 클록 신호의 주파수에 따라 입력 클록 신호에 부과한다.

Description

반도체 메모리 장치, 반도체 메모리 장치의 클록 신호 생성 방법 및 장치{CLOCK CIRCUIT FOR SEMICONDUCTOR MEMORIES}
도 1은 저전력 계산 애플리케이션용 종래 기술의 메모리 인터페이스의 블록도.
도 2의 (a) 및 (b)는 도 1에 도시한 종래 기술의 메모리 인터페이스에서 클록 및 데이터 버스 신호들과 관련된 타이밍도.
도 3은 지연 동기 루프(DLL)를 갖는 넌모바일 계산 애플리케이션에서 달성가능한 클록 및 데이터 버스 신호들의 에지 정렬을 도시하는 타이밍도.
도 4는 본 발명의 일실시예의 블록도.
도 5는 본 발명에 따른 모드 콘트롤러 레지스터를 위한 예시적 상태 지정을 나타내는 도면.
도 6은 도 4에 도시한 실시예에 의해 타이밍이 달성되는 클록, 판독 클록 및 데이터 버스 신호들을 도시한 도면.
도 7은 도 6에 도시한 신호들의 부분들에 대한 예시적 지속 시간들을 나열한 표.
도 8은 도 4의 실시예와 관련된 온도 대 시간 지연의 함수 관계를 나타내는 도.
도 9는 본 발명의 다른 실시예의 블록도.
도 10은 도 9에 도시한 실시예에 의해 타이밍이 달성되는 클록, 판독 클록 및 데이터 버스 신호들을 도시한 도면.
도 11은 도 10에 도시한 신호들의 부분들에 대한 예시적 지속 시간을 나열한 표.
도 12는 도 9의 실시예와 관련된 시간 대 시간 지연의 관계 플롯을 나타내는 도.
도 13은 본 발명의 실시예에서 유용한 지연 회로를 도시한 도면.
도 14는 도 4와 도 9의 실시예에 따른 방법을 도시한 순서도.
도면의 주요 부분에 대한 부호 설명
100 제어 회로 110, 120 지연 경로 회로
130 모드 레지스터 140 디코더
150, 160 멀티플렉서 170 온칩 온도 센서
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는, 반도체 메모리 장치용 클록 회로에 관한 것이다.
도 1 은 저전력 동기 DRAM (SDRAM) 장치에서의 예시적인 메모리 인터페이스를 도시하고 있다. 데이터 버스(DQ 버스; 10)는 LP-DDR 메모리 칩(20)과 콘트롤러)(30) 사이에 연결된다. 콘트롤러(30)는 메모리 칩(20)의 CLK 입력에 접속된 메모리 클록(MemCLK) 신호를 생성한다. 저전력 단일 데이터 레이트(LP-SDR) 또는 저전력-더블 데이터 레이트(LP-DDR) SDRAM 장치와 같은 저전력 반도체 장치에서, 데이터 버스(10) 상으로 유효 데이터를 로딩하는 판독 액세스는 MemCLK 신호의 클록 에지들에 의해 트리거된다.
도 2의 (a) 및 (b)를 참조해 보면, 메인 클록 신호(CLK)에 대하여 도시한 바와 같이 고유 지연 경로로부터 발생하는 판독 액세스 시간(tAC)이 존재한다. tAC를 상당히 개선하는 것은 매우 어렵다. tAC가 충분한 셋업 시간을 허용하도록 충분히 짧다면, 콘트롤러(30)는 데이터 스트림을 샘플링 및 재동기화할 수 있다. 그러나, 클록 신호 주파수들은 반도체 기술이 개선됨에 따라 빨라지고, 클록 사이클 시간(tCK)이 매우 짧게 되어 tAC가 tCK를 초과할 수 있다.
반면에, 전력에 민감하지 않은 애플리케이션용 DDR SDRAM은 지연 동기 루프(DLL) 회로를 이용하여 데이터 버스(DQ) 액세스를 클록 에지에 정렬한다. 도 3에 도시한 바와 같이, tAC가 0ns에 접근하도록 DQ 스위칭이 클록 에지들에 정렬되는데, 이것을 소위 "에지 정렬"이라 한다. 또한, 이것이 가능한 이유는 데이터 출력을 클록 에지들에 정렬하는 얼리(early) 클록 사이클들을 온칩 DLL 회로가 생성하기 때문이다. DLL 회로는 클록이 진행중인 경우 호스트 장치가 대기 모드에 있더 라도 수 밀리암페어(mA)를 소모할 수 있다. DLL 회로는 저전력 애플리케이션용 반도체 장치에서 거의 사용되지 않으며 그 이유는 대기 모드에서도 DLL 전력 소모가 시스템의 배터리를 급격히 모두 소모할 수 있기 때문이다.
본 발명은 지연된 클록 신호를 생성하여 판독 출력을 구동함에 따라 판독 액세스 시간(tAC)이 클록 사이클 시간(tCK)을 초과하지 않는 것을 보장하는 회로 기술을 제공한다.
본 발명은 입력 클록 신호로부터 반도체 메모리 장치의 판독 클록 신호를 생성하여 판독 액세스 시간이 클록 사이클 시간을 초과하지 않는 것을 보장하는 회로 및 방법을 제공한다. 판독 클록 신호를 생성할 때, 복수의 지연량들중 하나를 선택하여 입력 클록 신호의 주파수에 따라 입력 클록 신호에 부과한다. 따라서, 입력 클록 신호의 주파수가 충분히 높아서 보상이 없다면 판독 액세스 시간이 클록 사이클 시간을 초과하는 상황에서 보상이 이루어질 수 있다.
도 4를 참조하면, 참조번호 100으로 제어 회로가 도시되어 있다. 제어 회로(100)는, 콘트롤러 칩(도 1 참조)에 의해 공급되는 메인 클록 신호(CLK)를 입력으로서 수신하고 판독 액세스 시간(tAC)이 CLK의 하나의 사이클의 지속 시간(예를 들어, CLK 주기; tCK)을 초과하지 않도록 하는데 필요한 지연량에 의존하는 양(제로 또는 비-제로)만큼 CLK의 지연된 변화 신호를 나타내는 판독 클록 신호(RD_Clk)를 생성하도록 구성된다. 따라서, 반도체 기술이 개선됨에 따라 클록 주파수들이 증가하더라도, 입력 클록 신호의 상승 에지를 지연시켜 tCK를 초과하지 않을 정도로 tAC를 짧게 유지할 수 있다. 당업자에게 알려져 있듯이, 판독 클록 신호는 메모리 장치에 대하여 판독 액세스 코맨드가 존재하는 경우 생성된다.
제어 회로(100)는 복수의 지연량의 각각만큼 CLK를 지연시켜 복수의 지연된 신호들을 생성하는 지연 경로 회로(110)(제 1 지연 회로)를 포함한다. 지연된 신호들의 각각은 대응하는 상이한 양(제로 또는 비-제로)만큼 CLK를 지연시킴으로써 생성된다. 예를 들어, 도 4에 도시한 바와 같이, 하나의 지연량은 제로이고 이에 따라 통과 신호 출력이라 칭하며, 하나의 지연량은 3ns이고, 하나의 지연량은 2ns이며, 하나의 지연량은 1ns이다. 또한, 제어 회로(100)는 전압, 온도, 및 프로세스(PVT) 변동에 대하여 일정하거나 거의 일정한 지연을 생성하도록 설계된 고유 지연 경로(τFIX)를 가하는 PVT-보상된 지연 회로(120)(제 2 지연 회로)를 포함한다. 모드 레지스터(130)는 CLK에 필요한 지연을 결정하여 RD_Clk를 생성하는 값들을 저장한다.
디코더(140)는 모드 레지스터(130), 멀티플렉서(MUX; 150) 및 멀티플렉서(MUX; 160)에 접속된다. 디코더(140)의 입력들은 모드 레지스터(130)에 접속되어 지연 경로 회로(110)에 의해 MUX(150)로 출력된 복수의 지연된 신호들중 어느 것이 MUX(160)에 대한 출력으로 선택되는 지를 결정한다. RD_Clk 신호는 MUX(160)의 출력에 의해 게이팅된 AND 게이트(162)를 통해 PVT-보상된 지연 블록(120)에 결합된다. MUX(160)는 레지스터(130)의 프로그래밍된 상태가 디폴트 상태(00)이면 레이턴시 게이트로서 동작하고, 이 경우 내부 지연 경로(τDLY)가 통과되며 레이턴시 값(CL)을 이용하여 데이터 출력을 구동하고, 이에 따라 현재 사이클에서 CLK 신호의 상승 에지로부터 지연을 개시하여 RD_Clk 신호를 생성한다. 반면에, 레지스터의 프로그래밍된 상태가 디폴트 상태(00)가 아닌 임의의 값이면, 하나 적은 레이턴시(CL-1)를 이용하여 전(previous) 클록 사이클에서 CLK 신호의 상승 에지로부터 지연을 개시하여 RD_Clk 신호를 생성한다.
온칩 온도 센서(OCTS; 170)는 메모리 장치의 온도를 검출하고 지연 경로 회로들(110, 120)에 대하여 온도 조절 신호를 생성하여 그 장치의 온도 변동을 조절한다. 또한, 지연 회로(110)와 관련된 퓨즈(172) 및 지연 회로(120)와 관련된 퓨즈(174)가 존재한다. 이 퓨즈들을 이용하여 프로세스 변동용으로 그 회로들의 지연량들(Vdelay만큼임)을 트리밍할 수 있다.
콘트롤러(30; 도 1 참조)는 tCK 값, 즉, CLK 신호의 주파수에 따라 모드 레지스터(130)를 프로그래밍한다. 도 5에 도시한 바와 같이, 레지스터(130)를 복수의 상태들중 하나의 상태를 나타내는 비트 패턴으로 프로그래밍한다. 레지스터(130)의 상태는 CLK 신호의 대응하는 주파수를 할당받는다. 예를 들어, 비트 패턴 또는 상태(00)는, 디폴트 값에 대응하며, CLK 신호의 주파수가 비교적 낮기 때 문에 어떠한 지연 보상도 필요없을 정도로 tCK가 충분히 길 때(예를 들어, 5ns 이상), 레지스터(130)에 기록된다. tCK가 보다 짧으면(즉, 클록 주파수가 보다 높으면), tCK의 지속 시간에 따른 증분만큼 조절을 행한다. 예를 들어, 레지스터(130)의 상태(01)는 4ns의 tCK에 대응하고, 상태(10)는 3.5ns의 tCK에 대응하며, 상태(11)는 3ns의 tCK에 대응한다. 지연 경로 회로(110)에 의해 CLK 신호에 가해지는 지연은 RD_Clk를 생성하는데 필요한 CLK 신호에 대한 지연을 선택하도록 모드 레지스터(130)의 프로그래밍된 상태에 의해 선택가능하다. RD_Clk 신호는 회로(100)로부터 오프칩 드라이버(190)로 출력되고, 이 드라이버는 DQ(192)상의 출력을 위한 DQ 버스로부터의 판독 데이터와 함께 그 신호를 이용한다.
도 6 및 도 7을 참조하여, tAK 및 tCK의 예시적인 값들과 함께 제어 회로(100)를 더 상세히 설명한다. 도 6 및 도 7에 도시한 예에서, 고유 지연 경로는 4ns이고 tCK, 전압, 및 온도에 상관없이 일정하다. 제조 중에 또는 제조 후에 지연을 테스트함으로써 그리고 필요하다면 퓨즈 선택에 의한 트리밍에 의해 프로세스 변동에 대처할 수 있다.
지연 보상에 대한 근본 원리는 tAC = τDLY + τFIX - tCK라는 식으로 표현된다.
경우 1: tCK가 5ns인 경우, 선택된 내부 지연(τDLY)은 0이고, tAC는 4ns이다 (이것은 5ns인 tCK보다 짧음)
경우 2: tCK가 4ns인 경우, 선택된 내부 지연(τDLY)은 3ns이고, tAC는 3ns이다(이것은 4ns인 tCK보다 짧음)
경우 3: tCK가 3.5ns인 경우, 선택된 내부 지연(τDLY)은 2ns이고, tAC는 2.5ns이다(이것은 3.5ns인 tCK보다 짧음)
경우 4: tCK가 3ns인 경우, 선택된 내부 지연(τDLY)은 1ns이고, tAC는 2ns이다(이것은 3ns인 tCK보다 짧음)
도 6에 나타낸 바와 같이, 경우 1에서, 현재 클록 사이클용 클록 에지를 가해진 지연의 시작점으로 이용한다. 경우 2 내지 경우 4에서, 전 클록 사이클로부터의 상승 클록 에지를 이용하여 지연 보상을 시작한다. 도 7에 나타낸 표에 따라, τDLY용 값을 선택하여 (τDLY + τFIX - tCK)의 결과가 tCK를 초과하되 2tCK를 초과하지 않도록 한다.
도 8은 Vdelay와 온도 간의 관계인 τDLY와 온도 간의 관계를 도시한다. 동 도에 도시한 바와 같이, Vdelay는 온도가 증가함에 따라 증가하는 반면, τDLY는 온도에 증가함에 따라 비교적 일정하다.
도 9는 도 4에 나타낸 실시예를 변경한 본 발명의 다른 실시예를 나타낸다. 본 실시예는 단일 제어 지연 경로, 즉, 가변 내부 지연(τDLYv)을 생성하는 지연 경 로 회로(110)만을 포함한다. 고유 지연 경로(τVAR)에서의 타이밍 변동을 보상하기 위해 지연 경로 회로(110)를 PVT에 걸쳐 조절한다. 지연 경로 회로(110)는 퓨즈(172)에 의해 프로세스 변동(Vdelay1)에 대하여 트리밍가능한 반면, 고유 지연 경로(τVAR)는 PVT 변동에 대하여 트리밍되지 않는다. 지연 경로 회로(110)는 프로세스, 전압, 및 온도에 대하여 더 적극적인 지연 조절을 수행할 수 있으며 이에 따라 고유 지연 경로(τVAR)에서의 타이밍 변동을 보상한다.
도 4에 도시한 제어 회로처럼, 제어 회로(100')는 지연 경로 회로(110), 모드 레지스터(130), 디코더(140), MUX(150), MUX(160), 및 AND 게이트(162)를 포함한다. 또한, 제어 회로(110')는 회로들의 후속 단계를 구동하기에 충분한 세기를 신호가 얻을 수 있고 그 신호의 전압 레벨을 후속 회로들에서 사용가능하게 하는 버퍼(165)를 포함한다. 고유 지연 경로(τVAR)는 제어되지 않지만, 이것이 RD_Clk 신호에 가하는 시간 지연의 지속 시간은 테스트 및 실험을 통해 결정되며 이에 따라 지연 회로(110)에 의해 변동 지연의 적절한 양을 가하여 CLK 신호의 상이한 주파수들에 대처할 수 있다.
도 9와 함께 도 10 내지 도 12를 참조하면, 콘트롤러는 τDLYv용으로 적절한 값들을 선택하기 위해 모드 레지스터(130)를 프로그래밍하여 그 결과인 τAC를 조절한다. 예를 들어, 도 11에 도시한 표에서, tCK의 각 값에 대하여, τDLYv 및 τVAR에 대하여 대응하는 값들의 쌍이 존재하며, 이 쌍에서의 값들중 하나는 메모리 장치용 온도가 비교적 뜨거운지(hot) 또는 비교적 차가운지(cold)에 따라 선택된다. 뜨거운 상태는 임계값을 초과하는 온도일 수 있으며, 차가운 상태는 임계값보다 낮은 온도일 수 있다. 예를 들어, tCK가 5ns이면(비교적 느린 클록 주파수), τDLYv는 메모리 칩의 온도 상태에 상관없이 0이다. 제조동안 또는 제조후 테스트 및 실험을 통해, 예를 들어, τVAR가 뜨거운 상태에 대하여 4ns이고 차가운 상태에 대하여 2ns임을 결정할 수 있다. 대응하는 tAK는 메모리 칩이 뜨거운 경우 4ns이고 메모리 칩이 차가운 경우 2ns이며, 어느 경우에서든 지연 경로 회로(110)에 의해 임의의 추가 지연을 가할 필요 없이 tAC는 tCK보다 짧다. 다른 tCK 경우들에 대한 τDLYv 및 τVAR 값들을 도 11의 표에 도시하고 있다. 콘트롤러(30)는 도 5에서와 같이 클록 주파수의 모드 레지스터(130)를 프로그래밍한다. 지연 회로(110)는 OCTS(170)에 의해 공급되는 정보에 의해 τDLYv용 뜨거운 값들 또는 차가운 값들중 적절한 하나의 값을 결정한다. Vdelay1를 이용하여 지연 회로(110)에 의해 가해진 지연을 튜닝하여 온도 및 프로세스 변동에 대처한다. 도 12에 도시한 바와 같이, Vdelay1는 온도가 증가함에 따라 증가하는 한편, τDLYv는 온도가 증가함에 따라 감소한다.
도 9에 도시한 실시예의 이점은, 프로세스 변동에 대처하기 위해 트리밍을 요구하는 회로 또는 블록이 하나만 존재한다는 것이다. 결과적으로, 도 4에 도시한 실시예에서는 트리밍을 위해 2개의 퓨즈가 필요하지만, 도 9에 도시한 실시예에 서는 단지 하나의 퓨즈만 필요하다.
도 13을 참조하면, 여기서 설명하는 실시예에서 지연 경로 회로(110, 120)는 게이트 인버터들의 체인에 의해 구현될 수 있다. 예를 들어, 지연 경로 회로(110)는 인버터들(112)의 체인을 포함할 수 있으며, 이 체인에서의 점들(points)은 지연된 출력 신호들 간에 필요로 하는 그레데이션(gradation) 및 필요로 하는 지연량에 따라 출력용으로 태핑된다(tapped). 다른 방법으로, 지연 경로 회로들은 저항기-커패시터(R-C) 지연 회로들에 의해 구현될 수 있으며, 여기서 저항 및/또는 용량을 선택하여 회로가 생성하는 지연량을 조절할 수 있다.
도 14는 상술한 실시예들에서 수행되는 동작들을 나타내는 순서도가다. 또한, 도 4와 도 9를 참조한다. 단계(200)는 메모리 장치에 공급되고 있는 클록 신호의 주파수(및 이에 따라 tCK 값)에 의존하는 비트 패턴을 갖는 모드 레지스터의 프로그래밍을 나타낸다. 다음으로, 단계(210)에서, 디코더(140)는, 모드 레지스터(130)의 프로그래밍된 상태에 기초하여, 지연 경로 회로(110)에 의해 생성된 복수의 지연된 클록 신호들중 대응하는 지연된 클록 신호를 선택하기 위해 선택 신호를 MUX(150)에 공급한다. 다음으로, 단계(220)에서, 고정된 지연값을 PVT-보상된 지연 회로(120)에 의해 클록 신호에 가하여 판독 클록 신호를 생성한다. 도 9의 실시예의 경우, 고정된 지연값은 프로세스 상태에 대하여 조절되지 않지만, 회로부의 고유 지연으로부터 발생한다. 이후, 단계(230)에서, 데이터 버스로부터의 데이터를 판독하는데 사용하도록 판독 클록 신호를 OCD에 출력한다. 단계(240)에서 온 칩 센서(170)에 의해 메모리 칩의 온도 상태들을 모니터링함으로써 단계(210)의 클록 신호와 단계(220)의 클록 신호에 각각 인가되는 가변 지연 및 고정된 지연에 인가되는 단계(250)의 온도 보상 조절값들을 생성할 수 있다. 또한, 반도체 메모리 장치의 제조동안 및/또는 제조후 테스트에 기초하여, 단계(260)에서, 단계들(210, 220)에 가해진 지연량들을 트리밍하기 위한 값들을 퓨즈 옵션 기술을 이용하여 인가하여 프로세스 변동에 대처할 수 있다.
여기서 설명한 회로 및 방법의 이점은 많다. 이러한 기술들을 구현하는데 필요한 회로부는 단소 간단하며, 이에 따라 칩 상의 영역을 거의 필요로 하지 않는다. 또한, DLL과는 달리, 이 회로부는 전력의 최소량을 소모한다. 따라서, 저전력 반도체 장치에 쉽게 배치할 수 있는 것이 해결책이다. 또한, 이러한 기술들을, 반도체 제조 및 계산 시스템 기술들에서 개선이 이루어짐에 따라 클록 신호의 주파수 증가에 대하여 조절할 수 있다.
본 명세서에서 설명한 시스템 및 방법들은 본 발명의 사상 및 필수 특징으로부터 벗어나지 않고서 다른 특정 형태로 구체화될 수 있다. 이에 따라, 상술한 실시예들은 모든 점에서 예시적일 뿐이며 제한적인 의미가 아니다.
보상이 없는 경우 판독 액세스 시간이 클록 사이클 시간을 초과하는 것처럼 입력 클록 신호의 주파수가 충분히 높은 상황에 대하여, 보상을 행할 수 있다.

Claims (25)

  1. 반도체 메모리 장치에 공급되는 클록 신호로부터 상기 반도체 메모리 장치의 판독 클록 신호를 생성하는 방법으로서,
    상기 클록 신호의 하나의 사이클의 지속 시간보다 판독 액세스 시간이 짧도록 상기 클록 신호의 주파수에 의존하는 지연량만큼 상기 클록 신호를 지연시키는 단계를 포함하되,
    상기 지연 단계는 제 1 부분과 제 2 부분을 포함하는 상기 지연량만큼 상기 클록 신호를 지연시키며, 상기 제 1 부분은 상기 클록 신호의 주파수에 기초하여 제로 및 비-제로값 간에 선택가능한 값이고, 상기 클록 신호의 주파수가 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 판독 액세스 시간보다 짧아지게 되도록 하는 값을 가질 때, 상기 지연량의 제 1 부분은 비-제로값으로 선택되고, 상기 지연 단계는 상기 클록 신호의 이전 사이클의 에지에 대해 상기 지연량만큼 상기 클록 신호를 지연시키는,
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 메모리 장치의 프로세스, 온도, 및 전압 상태들에 기초하여 상기 지연량을 조절하는 단계를 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  3. 제 1 항에 있어서,
    상기 클록 신호의 주파수에 기초하여 복수의 가능성있는 지연량들로부터 지연량을 선택하는 데이터로 상기 메모리 장치를 프로그래밍하는 단계를 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 부분은, 상기 클록 신호의 주파수와 무관하며, 상기 반도체 메모리 장치의 프로세스, 전압 및 온도 상태의 변동에 대하여 일정한 값인
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  5. 제 4 항에 있어서,
    상기 클록 신호의 주파수가 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 지연량의 제 2 부분보다 더 크게 되도록 하는 값을 가지면, 상기 지연량의 제 1 부분은 제로로 선택되고, 상기 지연 단계는, 상기 클록 신호의 현재 사이클에서의 에지에 대하여 상기 지연량만큼 상기 클록 신호를 지연시키는 단계를 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  6. 제 4 항에 있어서,
    상기 클록 신호의 주파수는 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 지연량의 제 2 부분 이하가 되도록 하는 값을 갖는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  7. 제 4 항에 있어서,
    상기 반도체 메모리 장치의 온도를 모니터링하는 단계와,
    상기 반도체 메모리 장치의 온도에 추가로 기초하는 상기 지연량의 제 1 부분에 대한 값을 선택하는 단계를 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  8. 제 4 항에 있어서,
    상기 지연량의 제 1 부분을 트리밍하여 상기 반도체 메모리 장치의 프로세스 변동에 대처하는 단계를 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  9. 제 8 항에 있어서,
    상기 트리밍 단계는 상기 반도체 메모리 장치 상에서 관련된 퓨즈를 버닝하는 단계를 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  10. 반도체 메모리 장치에 공급되는 클록 신호로부터 상기 반도체 메모리 장치의 판독 클록 신호를 생성하는 회로로서,
    상기 클록 신호를 입력으로서 수신하고, 대응하는 제로 또는 비-제로 지연량만큼 지연된 클록 신호를 포함하는 복수의 출력을 생성하는 제 1 지연 회로와,
    상기 클록 신호의 주파수에 따라 상기 제 1 지연 회로의 복수의 출력중 하나를 선택하여 판독 액세스 시간이 상기 클록 신호의 하나의 사이클의 지속 시간보다 짧아지도록 하는 판독 클록 신호를 생성하는 멀티플렉서를 포함하되,
    상기 판독 클록 신호를 생성하는 멀티플렉서는, 상기 클록 신호의 주파수가, 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 판독 액세스 시간보다 짧아지게 되도록 하는 값을 가지면, 상기 클록 신호의 이전 사이클의 에지에 대해 비-제로 지연량만큼 상기 클록 신호를 지연시키는,
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  11. 제 10 항에 있어서,
    상기 클록 신호의 대응하는 주파수가 각각 할당된 복수의 상태중 하나의 상태를 나타내는 비트 패턴을 저장하는 레지스터 - 상기 레지스터의 상태는 상기 클록 신호의 주파수에 대응하는 값으로 프로그래밍될 수 있음 - 와,
    상기 레지스터에 접속되며, 상기 레지스터의 상태에 기초하여 상기 복수의 출력중 하나의 출력을 선택하기 위한 선택 신호를 상기 멀티플렉서에 출력하는 디코더를 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  12. 제 11 항에 있어서,
    상기 멀티플렉서의 출력에 결합된 제 2 지연 회로를 더 포함하고,
    상기 제 2 지연 회로는, 상기 클록 신호의 주파수와 무관하며 상기 반도체 메모리 장치의 프로세스, 전압, 및 온도 상태의 변동에 대하여 일정한 추가 지연량만큼 상기 멀티플렉서의 신호 출력을 지연시키는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  13. 제 12 항에 있어서,
    상기 레지스터는 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 제 2 지연 회로에 의해 생성된 추가 지연량보다 길게 되도록 하는 상기 클록 신호의 주파수에 대응하는 값으로 프로그래밍가능하고 ,
    상기 디코더는 제로 지연량만큼 지연된 클록 신호에 대응하는 상기 멀티플렉서의 복수의 출력중 하나를 선택하는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  14. 제 12 항에 있어서,
    상기 레지스터는 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 제 2 지연 회로에 의해 생성된 추가 지연량보다 짧게 되도록 하는 상기 클록 신호의 주파수에 대응하는 값으로 프로그래밍될 수 있고,
    상기 디코더는 비-제로 지연량만큼 지연된 클록 신호에 대응하는 상기 멀티플렉서의 복수의 출력중 하나를 선택하는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  15. 반도체 메모리 장치에 공급되는 클록 신호로부터 상기 반도체 메모리 장치의 판독 클록 신호를 생성하는 회로로서,
    복수의 지연량만큼 상기 클록 신호를 지연하여 복수의 지연된 신호를 생성하는 제 1 지연 수단과,
    상기 제 1 지연 수단에 결합되고, 상기 클록 신호의 주파수에 따라 상기 복수의 지연된 신호중 하나를 선택하여 판독 액세스 시간이 상기 클록 신호의 하나의 사이클의 지속 시간보다 짧게 되도록 하는 판독 클록 신호를 생성하는 멀티플렉싱 수단을 포함하되,
    상기 판독 클록 신호를 생성하는 멀티플렉싱 수단은, 상기 클록 신호의 주파수가, 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 판독 액세스 시간보다 짧아지게 되도록 하는 값을 가지면, 상기 클록 신호의 이전 사이클의 에지에 대해 비-제로 지연량만큼 상기 클록 신호를 지연시키는,
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  16. 제 15 항에 있어서,
    상기 멀티플렉싱 수단의 출력에 결합된 제 2 지연 수단을 더 포함하되, 상기 제 2 지연 수단은 상기 클록 신호의 주파수와 무관하며 상기 반도체 메모리 장치의 프로세스, 전압, 및 온도 상태의 변동에 대하여 일정한 추가 지연량만큼 상기 멀티플렉싱 수단의 신호 출력을 지연시키는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  17. 제 15 항에 있어서,
    상기 클록 신호의 대응하는 주파수가 각각 할당된 복수의 상태중 하나의 상태를 나타내는 비트 패턴을 저장하는 수단과,
    상기 저장 수단에 결합되며, 상기 멀티플렉싱 수단에 선택 신호를 출력하여 상기 레지스터의 상태에 기초하여 상기 제 1 지연 수단의 복수의 출력중 하나를 선택하는 디코딩 수단을 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  18. 제 15 항에 있어서,
    상기 제 1 지연 수단에 의해 생성된 지연을 조절하여 프로세스 변동에 대처하는 트리밍 수단을 더 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
  19. 반도체 메모리 장치로서,
    클록 신호를 수신하는 클록 입력과,
    상기 반도체 메모리 장치에서의 메모리 셀들로부터 검색된 데이터를 배치시키는 데이터 버스와,
    상기 클록 신호로부터 판독 클록 신호를 생성하는 회로
    를 포함하고,
    상기 회로는,
    상기 클록 신호를 입력으로서 수신하며, 대응하는 제로 또는 비-제로 지연량만큼 지연된 클록 신호를 포함하는 복수의 출력을 생성하는 제 1 지연 회로와,
    상기 클록 신호의 주파수에 따라 상기 제 1 지연 회로의 복수의 출력중 하나를 선택하여 판독 액세스 시간이 상기 클록 신호의 하나의 사이클의 지속 시간보다 짧게 되도록 하는 판독 클록 신호를 생성하는 멀티플렉서를 포함하며,
    상기 판독 클록 신호를 생성하는 멀티플렉서는, 상기 클록 신호의 주파수가, 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 판독 액세스 시간보다 짧아지게 되도록 하는 값을 가지면, 상기 클록 신호의 이전 사이클의 에지에 대해 비-제로 지연량만큼 상기 클록 신호를 지연시키는,
    반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 클록 신호의 대응하는 주파수가 각각 할당된 복수의 상태중 하나의 상태를 나타내는 비트 패턴을 저장하는 레지스터 - 상기 레지스터의 상태는 상기 클록 신호의 주파수에 대응하는 값으로 프로그래밍 가능함 - 와,
    상기 레지스터에 접속되며, 상기 레지스터의 상태에 기초하여 상기 복수의 출력중 하나의 출력을 선택하기 위한 선택 신호를 상기 멀티플렉서에 출력하는 디코더를 더 포함하는
    반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 멀티플렉서의 출력에 결합된 제 2 지연 회로를 더 포함하고,
    상기 제 2 지연 회로는, 상기 클록 신호의 주파수와 무관하며 상기 반도체 메모리 장치의 프로세스, 전압, 및 온도 상태의 변동에 대하여 일정한 추가 지연량만큼 상기 멀티플렉서의 신호 출력을 지연시키는
    반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 레지스터는 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 제 2 지연 회로에 의해 생성된 추가 지연량보다 크게 되도록 하는 클록 신호의 주파수에 대응하는 값으로 프로그래밍되고,
    상기 디코더는 제로 지연량만큼 지연된 클록 신호에 대응하는 상기 멀티플렉서의 복수의 출력중 하나를 선택하는
    반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 레지스터는 상기 클록 신호의 하나의 사이클의 지속 시간이 상기 제 2 지연 회로에 의해 생성된 추가 지연량보다 짧게 되도록 하는 클록 신호의 주파수에 대응하는 값으로 프로그래밍되고,
    상기 디코더는 제로 지연량만큼 지연된 클록 신호에 대응하는 상기 멀티플렉서의 복수의 출력중 하나를 선택하는 반도체 메모리 장치.
  24. 반도체 메모리 장치에 공급되는 클록 신호로부터 상기 반도체 메모리 장치의 판독 클록 신호를 생성하는 방법으로서,
    상기 반도체 메모리 장치의 온도를 모니터링하는 단계와,
    상기 반도체 메모리 장치의 모니터링된 온도와 프로세스 및 전압 상태에 기초한 지연량에 대한 값을 조정하는 단계와,
    판독 액세스 시간이 상기 클럭 신호의 하나의 사이클의 지속 시간보다 짧게 되도록 하기 위해 상기 클럭 신호의 주파수에 의거하여 상기 지연량만큼 상기 클록 신호를 지연시키는 단계를 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 방법.
  25. 반도체 메모리 장치에 공급되는 클록 신호로부터 상기 반도체 메모리 장치의 판독 클록 신호를 생성하는 회로로서,
    상기 반도체 메모리 장치의 온도를 감지하여 온도 신호를 생성하는 온-칩 온도 센서(on-chip temperature sensor)와,
    입력으로서 상기 클록 신호를 수신하고, 대응하는 제로 또는 비-제로 지연량만큼 지연된 클록 신호를 포함하는 복수의 출력을 생성하며, 신호들에 응답하여 상기 반도체 메모리 장치의 온도 신호, 프로세스 및 전압 상태에 기초하여 상기 지연량을 조정하는 제 1 지연 회로와,
    상기 클록 신호의 주파수에 의거하여 상기 제 1 지연 회로의 복수의 출력중 한 출력을 선택하여, 판독 액세스 시간이 상기 클록 신호의 하나의 사이클의 지속 시간보다 짧게 되도록 하는 판독 클록 신호를 생성하는 멀티플렉서를 포함하는
    반도체 메모리 장치의 판독 클록 신호 생성 회로.
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