KR20050076202A - 지연 신호 발생 회로 및 이를 포함한 메모리 시스템 - Google Patents

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Abstract

여기에 개시되는 지연 신호 발생 회로는 지연 회로 및 지연 제어 회로를 포함한다. 상기 지연 회로는 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하고, 상기 지연 신호들 중 어느 하나를 출력한다. 상기 지연 제어 회로는 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 출력된 지연 신호를 샘플링하고, 상기 출력된 지연 신호가 증가/감소된 지연 시간을 갖도록 상기 샘플링된 값에 따라 상기 지연 회로를 제어한다.

Description

지연 신호 발생 회로 및 이를 포함한 메모리 시스템{DLEAY SIGNAL GENERATOR CIRCUIT AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 공정, 전원 전압 및 온도 변화에 대해 안정적으로 지연 신호를 발생하는 회로에 관한 것이다.
더블 데이터 레이트 (double data rate: DDR) 메모리 장치들은 클록 신호의 상승 및 하강 에지들 (천이들)에서 데이터를 읽고 쓴다. 따라서, DDR 메모리는 클록 신호의 상승 에지에서 데이터를 읽고 쓰는 메모리 장치들의 2배의 데이터 레이트를 제공한다. DDR 메모리 장치와 인터페이스를 위해서 메모리 컨트롤러 (memory controller)가 사용될 수 있다. 메모리 컨트롤러는 데이터가 신뢰성있게 메모리에 쓰여질 수 있도록 적절한 타이밍 관계를 가지고 기입 데이터, 기입 데이터 스트로브 그리고 기입 명령을 DDR 메모리 장치로 제공한다. 또한, 메모리 컨트롤러는 읽기 동작 동안 DDR 메모리로부터의 독출 데이터를 가져가기 위해서 사용된다.
읽기 동작 동안, 도 1에 도시된 바와 같이, DDR 메모리는 /CS 신호가 로우로 천이되고 읽기 명령가 입력되면 잘 알려진 방식에 따라 읽기 동작을 수행한다. 소정 시간이 경과한 후, DDR 메모리는 읽혀진 데이터를 읽기 데이터 스트로브 신호와 함께 데이터를 출력한다. 그 다음에, 메모리 컨트롤러는 DDR 메모리로부터 읽기 데이터 스트로브와 함께 읽기 데이터를 받아들인다. DDR 메모리는 읽기 데이터 (DQs)와 일치하는 읽기 데이터 스트로브 (QS)를 출력한다. 다시 말해서, 읽기 데이터 스트로브 (QS)는 읽기 데이터와 동기된다. 여기서, 읽기 데이터 스트로브 (QS)는 클록 신호 (CK)를 이용하여 DDR 메모리 장치 내에서 생성된 신호이다. 한 가지 문제점은, 도 1에서 알 수 있듯이, 읽기 데이터 스트로브 (QS)가 클록 신호 (CK)에 동기되지 않는다는 것이다. 메모리 컨트롤러가 데이터를 가져갈 수 있는 유일한 방법은 1/4 클록 사이클만큼 읽기 데이터 스트로브 (QS)를 지연시키고 1/4 클록 사이클만큼 지연된 읽기 데이터 스트로브 (QS)의 상승 및 하강 에지들에서 각각 데이터를 가져간다. 따라서, 메모리 컨트롤러 내에서 정확하게 1/4 클록 사이클만큼 지연된 읽기 데이터 스트로브를 얻는 것이 필수적이다.
1/4 클록 사이클만큼 지연된 읽기 데이터 스트로브는 인버터 지연 회로 (inverter delay circuit) 및 지연 동기 루프 (delay locked loop: DLL) 회로를 이용하여 생성될 수 있다. DLL 회로는 정확한 지연 시간을 보장할 수 있는 반면에 30mW 이상의 상당한 전력을 소모한다. 인버터 지연 회로는 적은 전력을 소모하는 반면에 정확한 지연 시간을 보장하지 못한다. 정확한 지연 시간을 보장하지 못하는 이유는 인버터 지연 회로의 지연 시간이 공정, 전압 및 온도 변화 (Process, Voltage and Temperature variations)에 의존하기 때문이다. 예를 들면, 인버터 수 및 지연 시간 사이의 관계를 보여주는 도 2를 참조하면, 1.8㎱의 지연 시간을 얻기 위해서, NN의 공정 조건에서 제조되는, 24개의 인버터들을 이용하여 인버터 지연 회로를 구현한다고 가정하자. 도 2에서, "FF"는 고속 NMOS 트랜지스터(fast NMOS transistor)와 고속 PMOS 트랜지스터의 공정 조건을 의미하고, "NN"는 표준 NMOS 트랜지스터(typical NMOS transistor)와 표준 PMOS 트랜지스터의 공정 조건을 의미하며, "SS"는 저속 NMOS 트랜지스터(slow NMOS transistor)와 저속 PMOS 트랜지스터의 공정 조건을 나타낸다. 앞서의 가정 하에서, 공정 조건에 따라 지연 시간이 변화됨을 도 2로부터 알 수 있다. 예컨대, 인버터 지연 회로의 지연 시간은 SS의 공정 조건에서 길어지고 FF의 공정 조건에서는 짧아진다. 즉, 공정 변화에 따라 인버터 지연 회로의 지연 시간이 가변되며, 그 결과 안정적인 지연 시간을 얻는 것이 어렵다. 게다가, 잘 알려진 바와 같이, 온도 및 전압 조건에 따라 인버터 지연 회로의 지연 시간 역시 가변된다.
결론적으로, 인버터 지연 회로를 이용하여 안정적인 지연 신호를 생성하는 것은 어렵다.
본 발명의 목적은 인버터 체인을 이용하여 공정, 전압 및 온도 변화에 관계없이 안정적인 지연 신호를 생성할 수 있는 회로 및 그를 포함한 메모리 시스템을 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 지연 신호 발생 회로는 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하고, 상기 지연 신호들 중 어느 하나를 출력하는 지연 회로와; 그리고 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 출력된 지연 신호를 샘플링하고, 상기 출력된 지연 신호가 증가/감소된 지연 시간을 갖도록 상기 샘플링된 값에 따라 상기 지연 회로를 제어하는 지연 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 제 2 클록 신호의 천이는 하이-로우 천이 또는 로우-하이 천이이다. 상기 지연 회로는 직렬 연결된 인버터들을 포함하며, 상기 지연 제어 회로는 상기 샘플링된 값에 따라 상기 인버터들의 공정 변화로 인한 지연 시간을 보상한다. 상기 지연 제어 회로는 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 지연 회로를 제어한다. 상기 지연 회로부터 출력된 지연 신호의 지연 시간이 상기 1/4 사이클의 시간보다 짧을 때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 증가되도록 상기 지연 회로를 제어한다. 상기 지연 회로부터 출력된 지연 신호의 지연 시간이 상기 1/4 사이클의 시간보다 길때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 감소되도록 상기 지연 회로를 제어한다.
예시적인 실시예에 있어서, 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단되어 상기 샘플링 동작이 중지된다. 상기 셋업 구간 이후, 상기 지연 회로는 상기 셋업 구간에서 설정된 지연 시간만큼 외부 입력 신호를 지연시킨다.
예시적인 실시예에 있어서, 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 2 클록 신호의 공급이 차단되어 상기 샘플링 동작이 중지된다.
예시적인 실시예에 있어서, 상기 셋업 구간 이후, 상기 지연 제어 회로는 상기 출력된 지연 신호의 지연 시간이 증가/감소되도록 온도 및 전압 변화 정보에 따라 상기 지연 회로를 제어한다.
본 발명의 다른 특징에 따르면, 지연 신호 발생 회로는 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 인버터 체인과; 선택 코드에 응답하여 상기 지연 신호들 중 어느 하나를 선택하는 제 1 선택 회로와; 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 하이-로우 천이 (또는 로우-하이 천이)에 응답하여 상기 선택된 지연 신호를 샘플링하는 샘플링 회로와; 그리고 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 제어 회로는 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간을 나타내는 플래그 신호를 발생한다.
예시적인 실시예에 있어서, 상기 플래그 신호에 응답하여 상기 제 1 클록 신호와 외부 입력 신호 중 어느 하나를 선택하고, 선택된 신호를 상기 인버터 체인으로 출력하는 제 2 선택 회로가 더 제공된다. 상기 제 2 선택 회로는 상기 셋업 구간 동안 상기 제 1 클록 신호를 상기 인버터 체인으로 출력하고 상기 셋업 구간 이후 상기 외부 입력 신호를 상기 인버터 체인으로 출력한다.
예시적인 실시예에 있어서, 온도 및 전압 변화를 검출하는 온도/전압 변화 검출 회로가 더 포함되며, 상기 제어 회로는 상기 셋업 구간 이후 상기 온도/전압 변화 검출 회로의 검출 결과에 따라 상기 선택 코드를 발생하며, 그 결과 상기 선택된 지연 신호의 지연 시간이 온도 및 전압 변화에 따라 조절된다.
예시적인 실시예에 있어서, 상기 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단된다.
본 발명의 또 다른 특징에 따르면, 메모리 시스템은 제 1 클록 신호에 동기된 데이터 스트로브 신호와 함께 데이터를 출력하는 메모리와; 그리고 상기 데이터 스트로브 신호에 응답하여 상기 메모리로부터의 데이터를 받아들이는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 데이터 입력 클록 신호에 응답하여 상기 데이터를 받아들이는 데이터 입력 회로와; 상기 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하고, 상기 지연 신호들 중 어느 하나를 상기 데이터 입력 클록 신호로서 출력하는 지연 회로와; 그리고 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 출력된 지연 신호를 샘플링하고, 상기 출력된 지연 신호가 증가/감소된 지연 시간을 갖도록 상기 샘플링된 값에 따라 상기 지연 회로를 제어하는 지연 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 제 2 클록 신호의 천이는 하이-로우 천이 또는 로우-하이 천이이다.
예시적인 실시예에 있어서, 상기 지연 회로는 직렬 연결된 인버터들로 구성되며, 상기 지연 제어 회로는 상기 샘플링된 값에 따라 상기 인버터들의 공정 변화로 인한 지연 시간을 보상한다.
예시적인 실시예에 있어서, 상기 지연 제어 회로는 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 지연 회로를 제어한다. 예를 들면, 상기 지연 회로부터 출력된 지연 신호의 지연 시간이 상기 1/4 사이클의 시간보다 짧을 때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 증가되도록 상기 지연 회로를 제어한다. 상기 지연 회로부터 출력된 지연 신호의 위상이 상기 1/4 사이클의 시간보다 길때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 감소되도록 상기 지연 회로를 제어한다.
예시적인 실시예에 있어서, 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단되어 상기 샘플링 동작이 중지된다. 상기 셋업 구간 이후, 상기 지연 회로는 상기 셋업 구간에서 설정된 지연 시간만큼 외부 입력 신호를 지연시킨다.
예시적인 실시예에 있어서, 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 2 클록 신호의 공급이 차단되어 상기 샘플링 동작이 중지된다.
예시적인 실시예에 있어서, 상기 셋업 구간 이후, 상기 지연 보정 회로는 상기 출력된 지연 신호의 지연 시간이 증가/감소되도록 온도 및 전압 변화 정보에 따라 상기 지연 회로를 제어한다.
본 발명의 또 다른 특징에 따르면, 메모리 시스템은 제 1 클록 신호에 동기된 데이터 스트로브 신호와 함께 데이터를 출력하는 메모리와; 그리고 상기 데이터 스트로브 신호에 응답하여 상기 메모리로부터의 데이터를 받아들이는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 데이터 입력 클록 신호에 응답하여 상기 데이터를 받아들이는 데이터 입력 회로와; 상기 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 인버터 체인과; 선택 코드에 응답하여 상기 지연 신호들 중 어느 하나를 상기 데이터 입력 클록 신호로서 선택하는 제 1 선택 회로와; 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 하이-로우 천이 (또는 로우-하이 천이)에 응답하여 상기 선택된 지연 신호를 샘플링하는 샘플링 회로와; 그리고 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 제어 회로는 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간을 나타내는 플래그 신호를 발생한다.
예시적인 실시예에 있어서, 상기 플래그 신호에 응답하여 상기 제 1 클록 신호와 외부 입력 신호 중 어느 하나를 선택하고, 선택된 신호를 상기 인버터 체인으로 출력하는 제 2 선택 회로가 더 포함된다. 상기 제 2 선택 회로는 상기 셋업 구간 동안 상기 제 1 클록 신호를 상기 인버터 체인으로 출력하고 상기 셋업 구간 이후 상기 외부 입력 신호를 상기 인버터 체인으로 출력한다.
예시적인 실시예에 있어서, 상기 메모리 컨트롤러는 온도 및 전압 변화를 검출하는 온도/전압 변화 검출 회로가 더 포함한다. 상기 제어 회로는 상기 셋업 구간 이후 상기 온도/전압 변화 검출 회로로부터의 검출 결과에 따라 상기 선택 코드를 발생하며, 그 결과 상기 선택된 지연 신호의 지연 시간이 온도 및 전압 변화에 따라 조절된다.
예시적인 실시예에 있어서, 상기 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단된다.
본 발명의 또 다른 특징에 따르면, 지연 신호 발생 회로는 외부 입력 신호 및 제 1 클록 신호 중 어느 하나를 선택하는 제 1 선택 회로와; 상기 제 1 선택 회로에 의해서 선택된 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 인버터 체인과; 선택 코드에 응답하여 상기 지연 신호들 중 어느 하나를 선택하는 제 2 선택 회로와; 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 하이-로우 천이 (또는 로우-하이 천이)에 응답하여 상기 선택된 지연 신호를 샘플링하는 샘플링 회로와; 그리고 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 제어 회로를 포함하며, 상기 제어 회로는 셋업 구간 동안 상기 제 1 클록 신호가 선택되도록 그리고 상기 셋업 구간 이후 상기 외부 입력 신호가 선택되도록 상기 제 1 선택 회로를 제어한다.
예시적인 실시예에 있어서, 온도 및 전압 변화를 검출하는 온도/전압 변화 검출 회로가 더 포함된다.
예시적인 실시예에 있어서, 상기 제어 회로는 상기 셋업 구간 이후 상기 온도/전압 변화 검출 회로의 결출 결과에 따라 상기 선택 코드를 발생하며, 그 결과 상기 선택된 지연 신호의 지연 시간이 온도 및 전압 변화에 따라 조절된다.
본 발명의 또 다른 특징에 따르면, 지연 신호 발생 방법은 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 단계와; 선택 코드에 따라 상기 지연 신호들 중 어느 하나를 선택하는 단계와; 상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 선택된 지연 신호를 샘플링하는 단계와; 그리고 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 단계를 포함한다.
예시적인 실시예에 있어서, 상기 제 2 클록 신호의 천이는 하이-로우 천이 (또는 로우-하이 천이)이다. 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 선택 코드는 온도 및 전압 변화 정보에 따라 가변된다.
이하, 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 3은 본 발명에 따른 지연 신호 발생 회로를 개략적으로 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 지연 신호 발생 회로 (100)는 제 1 및 제 2 클록 신호들 (CLK1, CLK2)에 응답하여 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클만큼 지연된 지연 클록 신호 (CLK1_1/4DLY)를 발생한다. 제 1 클록 신호 (CLK1)의 주기는 제 2 클록 신호 (CLK2)의 주기보다 2배 더 길다. 다시 말해서, 제 2 클록 신호 (CLK2)의 주파수는 제 1 클록 신호 (CLK1)의 주파수보다 2배 더 높다. 본 발명에 따른 지연 신호 발생 회로 (100)는 인버터들을 이용하여 지연 클록 신호 (CLK1_1/4DLY)를 생성하지만, 지연 클록 신호 (CLK1_1/4DLY)는 PVT 변화에 관계없이 요구되는 지연 시간 (예를 들면, 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클 만큼 지연된 시간)을 갖도록 안정적으로 생성되며, 이는 이후 상세히 설명될 것이다.
본 발명에 따른 지연 신호 발생 회로 (100)는 지연 블록 (120), 공정 변화 검출 블록 (140), 그리고 제어 유니트 (160)를 포함한다. 지연 블록 (120)은 제 1 클록 신호 (CLK1)를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하며, 제어 유니트 (160)의 제어 하에 지연 신호들 중 어느 하나를 지연 클록 신호 (CLK1_1/4DLY)로서 출력한다. 공정 변화 검출 블록 (140)은 제 2 클록 신호 (CLK2)에 응답하여 지연 블록 (120)으로부터 출력되는 지연 신호 (또는 지연 클록 신호)를 샘플링한다. 예를 들면, 공정 변화 검출 블록 (140)은 제 2 클록 신호 (CLK2)의 하이-로우 천이 (high-to-low transition)에 응답하여 지연 블록 (120)으로부터 출력되는 지연 신호 (또는 지연 클록 신호)를 샘플링한다. 제어 유니트 (160)는 지연 블록 (120)으로부터 출력되는 지연 신호의 지연 시간이 조정되도록 공정 변화 검출 블록 (140)에 의해서 샘플링된 값들에 따라 지연 블록 (120)을 제어한다.
이러한 피드백 스킴에 따르면, 지연 블록 (120)으로부터 출력되는 지연 신호의 지연 시간은 샘플링된 값에 따라 증가/감소될 것이다. 최종적으로, 지연 블록 (120)에서 출력되는 지연 클록 신호 (CLK1_1/4DLY)는 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클만큼 지연된다. 다시 말해서, 지연 블록 (120)은 공정 변화 검출 블록 (140)과 제어 유니트 (160)에 의해서 제 1 클록 신호 (CLK1)의 1/4 클록 사이클에 상응하는 지연 시간을 갖도록 설정된다.
지연 블록 (120)의 지연 시간이 요구되는 시간으로 설정된 후, 제 2 클록 신호 (CLK2)의 공급은 차단된다. 이는 공정 변화 검출 블록 (140)이 더 이상 동작하지 않음을 의미한다. 이후, 지연 블록 (120)의 지연 시간이 요구되는 시간으로 설정되는 구간을 "셋업 구간"이라 칭한다. 셋업 구간 동안, 공정 변화로 인해서 변화된 지연 블록 (120)의 지연 시간이 보정된다. 셋업 구간 이후에는, 온도 및 전압 변화로 인해 변화되는 지연 블록 (120)의 지연 시간이 재조정되며, 이는 온도/전압 변화 검출 블록 (180)을 통해 이루어진다. 좀 더 구체적으로 설명하면 다음과 같다.
온도/전압 변화 검출 블록 (180)은 셋업 구간 이후 지연 신호 발생 회로 (100)의 온도 및 전압 변화를 검출하고, 검출된 온도/전압 변화 정보를 제어 유니트 (160)로 출력한다. 제어 유니트 (160)는 온도/전압 변화 검출 블록 (180)으로부터 제공되는 온도/전압 변화 정보에 따라 지연 블록 (120)의 지연 시간을 제어한다. 셋업 구간에서 설정된 지연 블록 (120)의 지연 시간은 온도 및 전압 변화에 따라 가변될 수 있으며, 이러한 변화는 온도/전압 변화 정보에 따라 제어 유니트 (160)에 의해서 재조정된다.
이상의 설명으로부터 알 수 있듯이, 본 발명에 따른 지연 신호 발생 회로 (100)는 DLL 회로 대신에 인버터로 구성된 지연 블록을 이용하여 지연 클록 신호 (CLK1_1/4DLY)를 생성하지만, PVT 변화에 관계없이 안정적으로 지연 클록 신호 (CLK1_1/4DLY)가 생성될 수 있다. 다시 말해서, 지연 블록 (120)은 1/4 클록 사이클에 대응하는 지연 시간을 갖도록 안정적으로 설정될 수 있다.
도 3에서, 공정 변화 검출 블록 (140), 제어 유니트 (160), 그리고 온도/전압 변화 검출 블록 (180)은 지연 제어 회로 (delay control circuit)를 구성하며, 지연 제어 회로는 제 2 클록 신호의 하이-로우 천이에 응답하여 지연 블록 (120)의 출력 신호를 샘플링하고 지연 블록 (120)의 출력 신호의 지연 시간이 증가/감소되도록 샘플링된 값에 따라 지연 블록 (120)을 제어한다. 게다가, 지연 제어 회로는 온도/전압 조건이 변화할 때 변화된 온도/전압 조건에 따라 지연 블록 (120)을 제어한다. 본 발명에 있어서, 반전 상태의 제 2 클록 신호가 사용될 수 있다. 이러한 경우, 공정 변화 검출 블록 (140)은 반전 상태의 제 2 클록 신호의 로우-하이 천이에 동기되어 동작한다.
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 지연 신호 발생 회로를 보여주는 블록도이다.
도 4를 참조하면, 지연 블록 (120)은 인버터 체인 (122)과 멀티플렉서 (124)를 포함한다. 인버터 체인 (122)은 제 1 클록 신호 (CLK1)를 순차적으로 지연시켜 복수 개의 지연 신호들 (CLK1D1-CLK1Dn)을 발생한다. 인버터 체인 (122)은, 도 5에 도시된 바와 같이, 복수 개의 버퍼들 (B1-Bn)로 구성되며, 각 버퍼는 한 쌍의 인버터들로 구성될 것이다. 각 버퍼의 지연 시간이 이상적으로는 동일하지만, 실질적인 공정 조건에 따라 각 버퍼의 지연 시간은 다를 수 있다. 멀티플렉서 (124)는 제어 유니트 (160)로부터의 선택 신호들 (SELi) (또는 선택 코드)에 응답하여 지연 신호들 (CLK1D1-CLK1Dn) 중 하나를 선택한다. 그렇게 선택된 지연 신호는 지연 클록 신호 (CLK1_1/4DLY)로서 출력된다.
계속해서 공정 변화 검출 블록 (140)은 샘플러 (sampler) (142)와 레지스터 (register) (144)를 포함한다. 샘플러 (142)는 제 2 클록 신호 (CLK2)의 하이-로우 천이에 응답하여 멀티플렉서 (124)의 출력 신호를 샘플링한다. 즉, 샘플러 (142)는 제 2 클록 신호 (CLK2)의 하이-로우 천이시마다 멀티플렉서 (124)의 출력 신호를 샘플링한다. 그렇게 샘플링된 값들은 레지스터 (144)에 순차적으로 저장된다. 제어 유니트 (160)는, 앞서 설명된 바와 같이, 레지스터 (144) 내의 샘플링된 값들에 따라 선택 코드 (SELi)를 발생한다. 선택 코드 값은 샘플링된 값들에 따라 증가되거나 감소될 것이다. 선택 코드 값의 증가는 멀티플렉서 (124)에 의해서 선택된 지연 신호의 지연 시간이 점차적으로 증가되게 한다. 이에 반해서, 선택 코드 값의 감소는 멀티플렉서 (124)에 의해서 선택된 지연 신호의 지연 시간이 점차적으로 감소되게 한다. 지연 블록 (120)의 출력 신호는 선택 코드 값의 증감에 따라 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클만큼 지연된다.
샘플러 (142)로 공급되는 제 2 클록 신호 (CLK2)는 지연 블록 (120)의 출력 신호의 지연 시간이 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클에 대응하는 시간으로 설정된 후 (또는 셋업 구간 이후에) 차단된다. 즉, 셋업 구간 이후에 샘플러 (142) 즉, 공정 변화 검출 블록 (140)은 더 이상 동작하지 않는다. 셋업 구간 동안 설정된 지연 블록 (120)의 지연 시간은 제어 유니트 (160)에 의해서 계속해서 유지된다. 앞서 설명된 바와 같이, 샘플러 (142)는 클록 신호 (CLK2)의 로우-하이 천이에도 샘플링 동작을 수행할 수 있으며, 이러한 경우 반전 상태의 클록 신호 (CLK2)가 샘플러 (142)에 인가될 것이다.
온도/전압 변화 검출 블록 (180)은 전압 레벨 검출기 (182), 온도 검출기 (184), 그리고 디코더 (186)를 포함한다. 전압 레벨 검출기 (182)는 지연 신호 발생 회로 (100) 또는 지연 신호 발생 회로 (100)가 내장되는 집적 회로 장치의 전원 전압 레벨을 검출하고, 검출 결과에 따라 전압 검출 신호들 (HV, NV, LV)을 출력한다. 기호 "NV"는 정상적인 동작 전압 (예를 들면, 3.3V 또는 1.8V)을 나타내고, 기호 "HV"는 기준 전압보다 높은 전압을 나타내며, 기호 "LV"는 기준 전압보다 낮은 전압을 나타낸다. 예시적인 전압 레벨 검출기는 U.S. Patent No. 6,577,166에 "Voltage level detector and voltage generator using the same"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 온도 검출기 (184)는 지연 신호 발생 회로 (100) 또는 지연 신호 발생 회로 (100)가 내장되는 집적 회로 장치의 온도를 검출하고, 검출 결과에 따라 온도 검출 신호들 (HT, RT, LT)을 출력한다. 예시적인 온도 검출기는 U.S. Patent No. 6,442,500에 "Devices for controlling temperature indications in integrated circuits using adjustable threshold temperatures"에 게재되어 있으며, 레퍼런스로 포함된다. 기호 "RT"는 상온 (room temperature)을 나타내고, 기호 "HT"는 상온보다 높은 온도를 나타내며, 기호 "LT"는 상온보다 낮은 온도를 나타낸다. 디코더 (186)는 전압 레벨 검출기 (182) 및 온도 검출기 (184)의 출력 신호들 (HV, NV, LV, HT, RT, LT)을 디코딩하여 디코딩 신호들 (HV_HT, HV_RT, HV_LT, NV_HT, NV_RT, NV_LT, LV_HT, LV_RT, LV_LT)을 출력한다. 온도/전압 변화 정보로서 디코딩 신호들 (HV_HT, HV_RT, HV_LT, NV_HT, NV_RT, NV_LT, LV_HT, LV_RT, LV_LT) 중 어느 하나만이 활성화될 것이다.
제어 유니트 (160)는 셋업 구간 이후에는 온도/전압 변화 검출 블록 (180)으로부터의 온도/전압 변화 정보에 따라 선택 코드 값을 조정한다. 즉, 셋업 구간에서 설정된 지연 블록 (120)의 지연 시간은 온도/전압 변화 검출 블록 (180)의 온도/전압 변화 정보에 따라 재조정된다. 다시 말해서, 공정 변화에 따라 보정된 지연 블록 (120)의 지연 시간은 온도 및 전압 변화에 따라 가변되며, 이는 온도/전압 변화 검출 블록 (180)으로부터의 정보에 따라 제어 유니트 (160)에 의해서 재조정된다. 결론적으로, 공정, 전압 및 온도 변화로 인해서 생기는 지연 블록 (120)의 지연 시간은 공정 변화 검출 블록 (140), 제어 유니트 (160), 그리고 온도/전압 변화 검출 블록 (180)을 통해 자동적으로 보정된다.
본 발명의 예시적인 실시예에 있어서, 제어 유니트 (160)의 보정 동작은 하드웨어 (예를 들면, 잘 알려진 스테이트 머신) 또는 소프트웨어를 통해 수행될 수 있다.
도 6은 본 발명에 따른 지연 신호 발생 회로의 동작을 설명하기 위한 타이밍이다. 본 발명에 따른 지연 신호 발생 회로 (100)는 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클만큼 지연된 지연 클록 신호 (CLK1_1/4DLY)를 생성하기 위한 것이다. 특히, 본 발명에 따른 지연 신호 발생 회로 (100)는 DLL 회로 대신에 인버터 체인을 이용하여 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클만큼 지연된 지연 클록 신호 (CLK1_1/4DLY)를 공정, 전압 그리고 온도 (PVT) 변화에 관계없이 안정적으로 생성할 수 있다. 이는 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
앞서 설명된 바와 같이, 본 발명의 지연 신호 발생 회로 (100)는 공정 변화로 인한 지연 시간의 변화를 보정하고, 그 다음에 온도 및 전압 변화로 인한 지연 시간의 변화를 보정한다.
공정 변화로 인한 지연 시간의 변화를 보정하기 위해서, 먼저, 인버터 체인 (122)은 제 1 클록 신호 (CLK1)를 순차적으로 지연시켜 복수 개의 지연 신호들 (CLK1D1-CLK1Dn)을 발생한다. 이때, 제어 유니트 (160)는 가장 짧은 지연 시간을 갖는 지연 신호 (즉, CLK1D1)를 선택하도록 선택 코드 (SELi)를 출력한다. 이에 반해서, 제어 유니트 (160)는 가장 긴 지연 시간을 갖는 지연 신호 (즉, CLK1Dn)를 선택하도록 선택 코드 (SELi)를 출력할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 따라서, 멀티플렉서 (124)는 선택 코드 (SELi)에 응답하여 지연 신호 (CLK1D1)를 선택한다. 그 다음에, 샘플러 (142)는 제 2 클록 신호 (CLK2)의 하이-로우 천이에 응답하여 선택된 지연 신호를 래치/샘플링한다. 앞서 설명된 바와 같이, 제 2 클록 신호 (CLK2)의 주기는 제 1 클록 신호 (CLK1)의 반주기와 같다. 샘플링된 값은 레지스터 (144)에 순차적으로 저장된다. 제어 유니트 (160)는 선택된 지연 신호의 지연 시간이 점차적으로 길어지도록 레지스터 (144)에 저장된 값을 참조하여 선택 코드 (SELi)를 발생한다. 이러한 동작은 정해진 시간 (예를 들면, 셋업 구간) 동안 계속해서 수행될 것이다.
만약 레지스터 (144)에 저장된 값이 '1'이면, 도 6에 도시된 바와 같이, 지연 클록 신호 (CLK1_1/4DLY)의 지연 시간은 1/4 클록 사이클보다 짧게 설정된 것이다. 이러한 경우, 제어 유니트 (160)는 지연 클록 신호 (CLK1_1/4DLY)의 지연 시간이 점차적으로 길어지도록 선택 코드 (SELi)를 발생한다. 지연 클록 신호 (CLK1_1/4DLY)의 지연 시간이 점차적으로 길어짐에 따라, 레지스터 (144) 내의 샘플링된 값은 '1'에서 '0'로 변화된다. 만약 레지스터 (144)에 저장된 값이 '0'이면, 도 6에 도시된 바와 같이, 지연 클록 신호 (CLK1_1/4DLY)의 지연 시간은 1/4 클록 사이클보다 길게 설정된 것이다. 이러한 경우, 제어 유니트 (160)는 지연 클록 신호 (CLK1_1/4DLY)의 지연 시간이 점차적으로 짧아지도록 선택 코드 (SELi)를 발생한다. 이러한 과정을 통해 지연 시간이 보정됨에 따라, 레지스터 (144)에 저장된 값은 '1'과 '0'가 랜덤하게 배치되는 랜덤 패턴 값을 갖는다. 이러한 랜덤 패턴 값을 가짐에 따라, 지연 클록 신호 (CLK1_1/4DLY)는 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클만큼 지연된다. 다시 말해서, 지연 블록 (120)은 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클에 대응하는 지연 시간을 갖도록 설정된다.
앞서 설명된 동작들을 통해 지연 블록의 지연 시간이 설정된 후 즉, 셋업 구간 이후, 제 2 클록 신호 (CLK2)의 공급이 차단된다. 이는 샘플러 (142)의 동작에 따른 전력 소모를 줄이기 위함이다. 제어 유니트 (160)는 셋업 구간 이후에는 온도/전압 변화 검출 블록 (180)으로부터의 온도/전압 변화 정보에 따라 선택 코드 값을 조정한다. 즉, 셋업 구간에서 설정된 지연 블록 (120)의 지연 시간은 온도/전압 변화 검출 블록 (180)의 온도/전압 변화 정보에 따라 재조정된다. 다시 말해서, 공정 변화에 따라 보정된 지연 블록 (120)의 지연 시간은 온도 및 전압 변화에 따라 재조정된다. 제어 유니트 (160)는 선택 코드 값이 각 온도/전압 변화 정보에 따라 얼마나 증가/감소되어야 하는 지의 여부를 나타내는 값들을 저장하고 있다. 온도/전압 변화 검출 블록 (180)으로부터 온도/전압 변화 정보가 입력될 때, 제어 유니트 (160)는 그러한 값들 중 입력된 정보에 대응하는 값에 따라 선택 코드 값을 제어한다. 온도 및 전압 조건이 가변될 때, 앞서 설명된 동작을 통해 지연 블록 (120)의 지연 시간이 재조정된다.
결론적으로, 공정, 전압 및 온도 변화로 인해서 생기는 지연 블록 (120)의 지연 시간은 공정 변화 검출 블록 (140), 제어 유니트 (160), 그리고 온도/전압 변화 검출 블록 (180)을 통해 자동적으로 보정된다.
도 7은 본 발명에 따른 지연 신호 발생 회로를 포함하는 메모리 시스템을 개략적으로 보여주는 블록도이고, 도 8은 도 7에 도시된 지연 신호 발생 회로를 보여주는 블록도이다.
먼저 도 7을 참조하면, 메모리 시스템 (200)은 메모리 (220)와 메모리 컨트롤러 (240)를 포함한다. 메모리 (220)는, 예를 들면, DDR 메모리이다. 메모리 (220)는 읽기 동작시 제 1 클록 신호 (CLK1)에 동기된 데이터 스트로브 신호 (QS)를 내부적으로 생성하고, 데이터 스트로브 신호 (QS)와 함께 데이터를 메모리 컨트롤러 (240)로 출력한다. 메모리 컨트롤러 (240)는 데이터 스트로브 신호 (QS)에 응답하여 데이터를 가져간다. 데이터 스트로브 신호 (QS)의 상승/하강 에지는, 도 1에 도시된 바와 같이, 제 1 클록 신호 (CLK1)의 상승/하강 에지와 일치하지 않는다. 즉, 데이터 스트로브 신호 (QS)는 제 1 클록 신호 (CLK1)보다 1/4 클록 사이클만큼 앞선다. 도 7에 도시된 바와 같이, 메모리 컨트롤러 (240)는 클록 발생 회로 (242), 데이터 입력 회로 (244), 지연 신호 발생 회로 (246), 그리고 컨트롤러 (248)를 포함한다. 클록 발생 회로 (242)는 제 1 및 제 2 클록 신호들 (CLK1, CLK2)을 발생하며, 제 2 클록 신호 (CLK2)는 제 1 클록 신호 (CLK1)의 반주기를 갖는다. 데이터 입력 회로 (244)는 지연 클록 신호 (QS_1/4DLY)에 응답하여 메모리 (220)로부터의 데이터를 받아들인다. 지연 신호 발생 회로 (246)는 제 1 및 제 2 클록 신호들 (CLK1, CLK2) 그리고 데이터 스트로브 신호 (QS)에 응답하여 지연 클록 신호 (QS_1/4DLY)를 발생한다. 지연 클록 신호 (QS_1/4DLY)는 데이터 스트로브 신호 (QS)에 대해 1/4 사이클만큼 지연된 신호이다.
지연 신호 발생 회로 (246)를 보여주는 도 8을 참조하면, 멀티플레서 (310)는 인에이블 신호 (CAL_EN)에 응답하여 데이터 스트로브 신호 (QS)와 제 1 클록 신호 (CLK1) 중 하나를 선택한다. 예를 들면, 멀티플레서 (310)는 인에이블 신호 (CAL_EN)가 활성화될 때 제 1 클록 신호 (CLK1)를 선택하고, 멀티플레서 (310)는 인에이블 신호 (CAL_EN)가 비활성화될 때 데이터 스트로브 신호 (QS)를 선택한다. 인에이블 신호 (CAL_EN)는 앞서 설명된 셋업 구간 동안만 활성화된다. 인버터 체인 (320)은 멀티플렉서 (310)의 출력 신호를 순차적으로 지연시켜 복수 개의 지연 신호들 (D1-Dn)을 발생한다. 멀티플렉서 (330)는 제어 유니트 (360)로부터의 선택 신호들 (SELi) (또는 선택 코드)에 응답하여 지연 신호들 (D1-Dn) 중 하나를 선택한다. 그렇게 선택된 지연 신호는 지연 클록 신호 (QS_1/4DLY)로서 출력된다.
샘플러 (340)는 제 2 클록 신호 (CLK2)의 하이-로우 천이에 응답하여 멀티플렉서 (330)의 출력 신호를 샘플링한다. 그렇게 샘플링된 값들은 레지스터 (350)에 순차적으로 저장된다. 제어 유니트 (360)는 레지스터 (350) 내의 샘플링된 값들에 따라 선택 코드 (SELi)를 발생한다. 선택 코드 값은 샘플링된 값들에 따라 증가되거나 감소될 것이다. 선택 코드 값의 증가는 멀티플렉서 (330)에 의해서 선택된 지연 신호의 지연 시간이 점차적으로 증가되게 한다. 이에 반해서, 선택 코드 값의 감소는 멀티플렉서 (330)에 의해서 선택된 지연 신호의 지연 시간이 점차적으로 감소되게 한다. 앞서 설명된 바와 같이, 샘플러 (340)로 공급되는 제 2 클록 신호 (CLK2)는 지연 클록 신호 (QS_1/4DLY)의 지연 시간이 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클에 대응하는 시간으로 설정된 후 (또는 셋업 구간 이후에) 차단된다. 셋업 구간 동안 선택된 지연 신호는 제어 유니트 (360)에 의해서 계속해서 유지된다.
셋업 구간 이후에 인에이블 신호 (CAL_EN)는 비활성화되며, 이는 제 1 클록 신호 (CLK1) 대신에 데이터 스트로브 신호 (QS)가 인버터 체인 (320)으로 전달되게 한다. 셋업 구간에서 선택된 인버터 체인의 신호 경로는 제 1 클록 신호 (CLK1)에 대해 1/4 클록 사이클에 대응하는 지연 시간을 갖는다. 따라서, 데이터 스트로브 신호 (QS)는 인버터 체인 (320)을 통해 1/4 클록 사이클만큼 지연되며, 그렇게 지연된 신호는 지연 클록 신호 (QS_1/4DLY)로서 출력된다. 데이터 스트로브 신호 (QS)가 1/4 클록 사이클만큼 지연됨에 따라, 데이터 스트로브 신호 (QS)의 상승 및 하강 에지들은 제 1 클록 신호 (CLK1)의 상승 및 하강 에지들과 일치한다. 지연 클록 신호 (QS_1/4DLY)는 도 7의 데이터 입력 회로 (244)에 공급되며, 데이터 입력 회로 (244)는 지연 클록 신호 (QS_1/4DLY)에 응답하여 데이터를 안정적으로 입력받는다.
계속해서 도 8을 참조하면, 전압 레벨 검출기 (370)는 메모리 컨트롤러 (240)의 전원 전압 레벨을 검출하고, 검출 결과에 따라 전압 검출 신호들 (HV, NV, LV)을 출력한다. 온도 검출기 (380)는 메모리 컨트롤러 (240)의 온도를 검출하고, 검출 결과에 따라 온도 검출 신호들 (HT, RT, LT)을 출력한다. 디코더 (390)는 전압 레벨 검출기 (370) 및 온도 검출기 (380)의 출력 신호들 (HV, NV, LV, HT, RT, LT)을 디코딩하여 디코딩 신호들 (HV_HT, HV_RT, HV_LT, NV_HT, NV_RT, NV_LT, LV_HT, LV_RT, LV_LT)을 출력한다. 온도/전압 변화 정보로서 디코딩 신호들 (HV_HT, HV_RT, HV_LT, NV_HT, NV_RT, NV_LT, LV_HT, LV_RT, LV_LT) 중 어느 하나만이 활성화될 것이다. 제어 유니트 (360)는 셋업 구간 이후에는 온도/전압 변화 검출 블록 (400)으로부터의 온도/전압 변화 정보에 따라 선택 코드 값을 조정한다. 즉, 셋업 구간에서 설정된 인버터 체인의 지연 시간은 온도/전압 변화 검출 블록 (400)의 온도/전압 변화 정보에 따라 재조정된다. 다시 말해서, 공정 변화에 따라 보정된 인버터 체인 (320)의 지연 시간은 온도 및 전압 변화에 따라 가변되며, 이는 온도/전압 변화 검출 블록 (400)으로부터의 정보에 따라 제어 유니트 (360)에 의해서 재조정된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 제 1 및 제 2 클록 신호들을 이용하여 인버터 체인의 지연 시간이 설정되고, 그 다음에 온도 및 전압 조건이 변화될 때 인버터 체인의 설정된 지연 시간은 온도/전압 변화 정보에 따라 재조정된다. 따라서, 공정, 전압 및 온도 변화로 인해 변화하는 지연 신호의 지연 시간은 자동적으로 보정된다.
도 1은 일반적인 메모리 장치의 버스트 읽기 동작을 보여주는 타이밍도;
도 2는 인버터 체인을 이용하여 지연 신호를 생성할 때 공정, 전압 및 온도 변화에 따라 가변되는 지연 시간을 설명하기 위한 그래프;
도 3은 본 발명의 실시예에 따른 지연 신호 발생 회로를 개략적으로 보여주는 블록도;
도 4는 본 발명의 예시적인 실시예에 따른 도 3에 도시된 지연 신호 발생 회로를 보여주는 블록도;
도 5는 본 발명의 예시적인 실시예에 따른 도 4의 인버터 체인을 보여주는 회로도;
도 6은 본 발명에 따른 지연 신호 발생 회로의 동작을 설명하기 위한 타이밍;
도 7은 본 발명에 따른 지연 신호 발생 회로를 포함하는 메모리 시스템을 개략적으로 보여주는 블록도; 그리고
도 8은 도 7에 도시된 지연 신호 발생 회로를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 지연 신호 발생 회로 120 : 지연 블록
140 : 공정 변화 검출 블록 160 : 제어 유니트
180 : 온도/전압 변화 검출 블록

Claims (42)

  1. 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하고, 상기 지연 신호들 중 어느 하나를 출력하는 지연 회로와; 그리고
    상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 출력된 지연 신호를 샘플링하고, 상기 출력된 지연 신호가 증가/감소된 지연 시간을 갖도록 상기 샘플링된 값에 따라 상기 지연 회로를 제어하는 지연 제어 회로를 포함하는 지연 신호 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 2 클록 신호의 천이는 하이-로우 천이 및 로우-하이 천이 중 어느 하나인 지연 신호 발생 회로.
  3. 제 1 항에 있어서,
    상기 지연 회로는 직렬 연결된 인버터들로 구성되며, 상기 지연 제어 회로는 상기 샘플링된 값에 따라 상기 인버터들의 공정 변화로 인한 지연 시간을 보상하는 지연 신호 발생 회로.
  4. 제 1 항에 있어서,
    상기 지연 제어 회로는 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 지연 회로를 제어하는 지연 신호 발생 회로.
  5. 제 4 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호의 지연 시간이 상기 1/4 사이클의 시간보다 짧을 때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 증가되도록 상기 지연 회로를 제어하는 지연 신호 발생 회로.
  6. 제 4 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호의 지연 시간이 상기 1/4 사이클의 시간보다 길때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 감소되도록 상기 지연 회로를 제어하는 지연 신호 발생 회로.
  7. 제 1 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단되어 상기 샘플링 동작이 중지되는 지연 신호 발생 회로.
  8. 제 7 항에 있어서,
    상기 셋업 구간 이후, 상기 지연 회로는 상기 셋업 구간에서 설정된 지연 시간만큼 외부 입력 신호를 지연시키는 지연 신호 발생 회로.
  9. 제 1 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 2 클록 신호의 공급이 차단되어 상기 샘플링 동작이 중지되는 지연 신호 발생 회로.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 셋업 구간 이후, 상기 지연 제어 회로는 상기 출력된 지연 신호의 지연 시간이 증가/감소되도록 온도 및 전압 변화 정보에 따라 상기 지연 회로를 제어하는 지연 신호 발생 회로.
  11. 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 인버터 체인과;
    선택 코드에 응답하여 상기 지연 신호들 중 어느 하나를 선택하는 제 1 선택 회로와;
    상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 선택된 지연 신호를 샘플링하는 샘플링 회로와; 그리고
    상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 제어 회로를 포함하는 지연 신호 발생 회로.
  12. 제 11 항에 있어서,
    상기 제어 회로는 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간을 나타내는 플래그 신호를 발생하는 지연 신호 발생 회로.
  13. 제 12 항에 있어서,
    상기 플래그 신호에 응답하여 상기 제 1 클록 신호와 외부 입력 신호 중 어느 하나를 선택하고, 선택된 신호를 상기 인버터 체인으로 출력하는 제 2 선택 회로를 더 포함하는 지연 신호 발생 회로.
  14. 제 13 항에 있어서,
    상기 제 2 선택 회로는 상기 셋업 구간 동안 상기 제 1 클록 신호를 상기 인버터 체인으로 출력하고 상기 셋업 구간 이후 상기 외부 입력 신호를 상기 인버터 체인으로 출력하는 지연 신호 발생 회로.
  15. 제 12 항에 있어서,
    온도 및 전압 변화를 검출하는 온도/전압 변화 검출 회로를 더 포함하는 지연 신호 발생 회로.
  16. 제 15 항에 있어서,
    상기 제어 회로는 상기 셋업 구간 이후 상기 온도/전압 변화 검출 회로의 결출 결과에 따라 상기 선택 코드를 발생하며, 그 결과 상기 선택된 지연 신호의 지연 시간이 온도 및 전압 변화에 따라 조절되는 지연 신호 발생 회로.
  17. 제 13 항에 있어서,
    상기 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급은 차단되는 지연 신호 발생 회로.
  18. 제 11 항에 있어서,
    상기 제 2 클록 신호의 천이는 하이-로우 천이 및 로우-하이 천이 중 어느 하나인 지연 신호 발생 회로.
  19. 제 1 클록 신호에 동기된 데이터 스트로브 신호와 함께 데이터를 출력하는 메모리와; 그리고
    상기 데이터 스트로브 신호에 응답하여 상기 메모리로부터의 데이터를 받아들이는 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는
    데이터 입력 클록 신호에 응답하여 상기 데이터를 받아들이는 데이터 입력 회로와;
    상기 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하고, 상기 지연 신호들 중 어느 하나를 상기 데이터 입력 클록 신호로서 출력하는 지연 회로와; 그리고
    상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 출력된 지연 신호를 샘플링하고, 상기 출력된 지연 신호가 증가/감소된 지연 시간을 갖도록 상기 샘플링된 값에 따라 상기 지연 회로를 제어하는 지연 제어 회로를 포함하는 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 제 2 클록 신호의 천이는 하이-로우 천이 및 로우-하이 천이 중 어느 하나인 메모리 시스템.
  21. 제 19 항에 있어서,
    상기 지연 회로는 직렬 연결된 인버터들로 구성되며, 상기 지연 제어 회로는 상기 샘플링된 값에 따라 상기 인버터들의 공정 변화로 인한 지연 시간을 보상하는 메모리 시스템.
  22. 제 19 항에 있어서,
    상기 지연 제어 회로는 상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 지연 회로를 제어하는 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호의 지연 시간이 상기 1/4 사이클의 시간보다 짧을 때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 증가되도록 상기 지연 회로를 제어하는 메모리 시스템.
  24. 제 22 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호의 위상이 상기 1/4 사이클의 시간보다 길때, 상기 지연 제어 회로는 상기 지연 신호의 지연 시간이 감소되도록 상기 지연 회로를 제어하는 메모리 시스템.
  25. 제 19 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단되어 상기 샘플링 동작이 중지되는 메모리 시스템.
  26. 제 25 항에 있어서,
    상기 셋업 구간 이후, 상기 지연 회로는 상기 셋업 구간에서 설정된 지연 시간만큼 외부 입력 신호를 지연시키는 메모리 시스템.
  27. 제 19 항에 있어서,
    상기 지연 회로부터 출력된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 2 클록 신호의 공급이 차단되어 상기 샘플링 동작이 중지되는 메모리 시스템.
  28. 제 27 항에 있어서,
    상기 셋업 구간 이후, 상기 지연 보정 회로는 상기 출력된 지연 신호의 지연 시간이 증가/감소되도록 온도 및 전압 변화 정보에 따라 상기 지연 회로를 제어하는 메모리 시스템.
  29. 제 1 클록 신호에 동기된 데이터 스트로브 신호와 함께 데이터를 출력하는 메모리와; 그리고
    상기 데이터 스트로브 신호에 응답하여 상기 메모리로부터의 데이터를 받아들이는 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는
    데이터 입력 클록 신호에 응답하여 상기 데이터를 받아들이는 데이터 입력 회로와;
    상기 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 인버터 체인과;
    선택 코드에 응답하여 상기 지연 신호들 중 어느 하나를 상기 데이터 입력 클록 신호로서 선택하는 제 1 선택 회로와;
    상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호에 응답하여 상기 선택된 지연 신호를 샘플링하는 샘플링 회로와; 그리고
    상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 제어 회로를 포함하는 메모리 시스템.
  30. 제 29 항에 있어서,
    상기 제어 회로는 상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간을 나타내는 플래그 신호를 발생하는 메모리 시스템.
  31. 제 30 항에 있어서,
    상기 플래그 신호에 응답하여 상기 제 1 클록 신호와 외부 입력 신호 중 어느 하나를 선택하고, 선택된 신호를 상기 인버터 체인으로 출력하는 제 2 선택 회로를 더 포함하는 메모리 시스템.
  32. 제 31 항에 있어서,
    상기 제 2 선택 회로는 상기 셋업 구간 동안 상기 제 1 클록 신호를 상기 인버터 체인으로 출력하고 상기 셋업 구간 이후 상기 외부 입력 신호를 상기 인버터 체인으로 출력하는 메모리 시스템.
  33. 제 29 항에 있어서,
    상기 메모리 컨트롤러는 온도 및 전압 변화를 검출하는 온도/전압 변화 검출 회로를 더 포함하는 메모리 시스템.
  34. 제 33 항에 있어서,
    상기 제어 회로는 상기 셋업 구간 이후 상기 온도/전압 변화 검출 회로로부터의 검출 결과에 따라 상기 선택 코드를 발생하며, 그 결과 상기 선택된 지연 신호의 지연 시간이 온도 및 전압 변화에 따라 조절되는 메모리 시스템.
  35. 제 29 항에 있어서,
    상기 셋업 구간 이후, 상기 제 1 및 제 2 클록 신호들의 공급이 차단되는 메모리 시스템.
  36. 외부 입력 신호 및 제 1 클록 신호 중 어느 하나를 선택하는 제 1 선택 회로와;
    상기 제 1 선택 회로에 의해서 선택된 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 인버터 체인과;
    선택 코드에 응답하여 상기 지연 신호들 중 어느 하나를 선택하는 제 2 선택 회로와;
    상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 선택된 지연 신호를 샘플링하는 샘플링 회로와; 그리고
    상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 제어 회로를 포함하며,
    상기 제어 회로는 셋업 구간 동안 상기 제 1 클록 신호가 선택되도록 그리고 상기 셋업 구간 이후 상기 외부 입력 신호가 선택되도록 상기 제 1 선택 회로를 제어하는 지연 신호 발생 회로.
  37. 제 36 항에 있어서,
    온도 및 전압 변화를 검출하는 온도/전압 변화 검출 회로를 더 포함하는 지연 신호 발생 회로.
  38. 제 37 항에 있어서,
    상기 제어 회로는 상기 셋업 구간 이후 상기 온도/전압 변화 검출 회로의 결출 결과에 따라 상기 선택 코드를 발생하며, 그 결과 상기 선택된 지연 신호의 지연 시간이 온도 및 전압 변화에 따라 조절되는 지연 신호 발생 회로.
  39. 제 36 항에 있어서,
    상기 제 2 클록 신호의 천이는 하이-로우 천이 및 로우-하이 천이 중 어느 하나인 지연 신호 발생 회로.
  40. 제 1 클록 신호를 순차적으로 지연시켜 복수 개의 지연 신호들을 발생하는 단계와;
    선택 코드에 따라 상기 지연 신호들 중 어느 하나를 선택하는 단계와;
    상기 제 1 클록 신호의 2배의 주파수를 갖는 제 2 클록 신호의 천이에 응답하여 상기 선택된 지연 신호를 샘플링하는 단계와; 그리고
    상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 상기 샘플링된 값에 따라 상기 선택 코드를 발생하는 단계를 포함하는 지연 신호 발생 방법.
  41. 제 40 항에 있어서,
    상기 제 2 클록 신호의 천이는 하이-로우 천이 및 로우-하이 천이 중 어느 하나인 지연 신호 발생 방법.
  42. 제 40 항에 있어서,
    상기 선택된 지연 신호가 상기 제 1 클록 신호에 대해 1/4 사이클만큼 지연되도록 설정되는 셋업 구간 이후, 상기 선택 코드는 온도 및 전압 변화 정보에 따라 가변되는 지연 신호 발생 방법.
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