CN101645301B - 一种用于读数据采样的温度自适应调整方法及装置 - Google Patents

Abstract

一种用于读数据采样的温度自适应调整方法及读数据采样装置，该装置包括一时钟输出电路、一初次采样电路、一数据同步电路和一温差补偿电路，该温差补偿电路用于使用采样时钟CLK₂₁和CLK₂₂分别对初次采样电路输出的读数据进行第二次采样，在工作温度小于一阈值温度时，将CLK₂₁采样到的读数据延迟k*T后输出，否则，将CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出；该数据同步电路以该存储控制器的内部时钟或其延迟后的信号为采样时钟CLK₃，对温差补偿电路输出的读数据或其延迟后的数据进行采样。本发明在高温及低温下都可以稳定地采样到读取的数据，无需软件控制。

Description

一种用于读数据采样的温度自适应调整方法及装置

技术领域

本发明涉及数据采样，具体涉及一种用于DDR(Double Data Rate，双倍速内存)读数据采样装置及采样方法。

背景技术

DDR作为一种大容量、高密度的快速存储器，已经广泛应用在各种芯片中。DDR和上一代产品SDRAM(Synchronous Dynamic Random AccessMemory，同步动态随机存储器)的主要区别在于DDR在时钟的上升和下降沿都会做数据传输，SDRAM只能在时钟的上升沿时传输数据。而且DDR的时钟频率支持从133MHz-200MHz，SDRAM时钟频率一般低于133MHz。

高速的时钟和更快的数据传输率，使得DDR的读数据采样装置成为设计的最大难点，其数据允许的建立和保持时间在2ns以内。而受温度的影响，DDR芯片的数据在最高和最低工作温度下，DDR控制器内部时钟DCLK相对于DDR芯片的数据选通信号DQS的延迟可能相差5ns以上，DDR器件的最高工作温度和最低工作温度在标准中规定，如为125摄氏度和-40摄氏度。不同国家和地区的标准规定的具体温度值有可能不同。

首先简单介绍基本DDR读数据访问，DDR芯片的读数据是在读命令发出后，经过CL个时钟周期(也用T表示)，再加上Tac(存取时间)的延迟，在数据总线上正式有效，CL个时钟周期为CAS(Column Address Strobe，列地址选通脉冲)延迟时间，并且每个有效数据都伴随着一个DQS的上升沿或下降沿。图1所示是一个典型的DDR读数据的波形，图中CAS＝2(即CL＝2)。为了简化说明，以下电路均以166MHz，即时钟周期6ns为例。

已有技术中一种DDR控制器读数据采样装置原理如图2所示，PMEMIO是指DDR控制器的IO端口，PAD是和外部DDR芯片交互的三态端，当IO端口配置为输出IO端口时，PAD端的输出信号为I端的输入信号。当IO端口配置为输入IO端口时，C端的输出信号为PAD端的输入信号。DFF为边沿触发器如可用一组D触发器(D type flip-flop)实现，也可用任意可实现在时钟上升沿或下降沿采样并输出采样到的数据，在下一次采样再更新输出数据的其他逻辑电路实现。CK端为时钟端，连接到采样时钟，D端是数据输入端，Q端是数据输出端。

如图2所示，该读数据采样装置包括时钟输出电路、初次采样电路和数据同步电路。结合图3的具体结构，可以看出：

1)时钟输出电路包括对DCLK反相的一反相器和I端与该反相器连接的一输出IO端口，该输出IO端口的PAD端与DDR芯片的CK端连接。该时钟输出电路用于将DDR控制器的时钟DCLK反相后的信号INV_DCLK，输出到DDR芯片作为DDR芯片的工作时钟CK。

2)初次采样电路包括一边沿触发器DFF1和2个输入IO端口，其中一个输入IO端口的PAD端与DDR芯片的DQS端连接，C端与DFF1的CK端连接，另一输入IO端口的PAD端与DDR芯片的DQn端连接，C端与DFF1的D端连接，因此该初次采样电路用于在DDR芯片输出数据时，采用DQS经输入IO端口输入DDR控制器的信号DQS’作为时钟信号采样读数据DQn，且在每一个时钟周期输出一组读数据DQ_S1。

需要说明的是，DFF1在DQS的上升沿和下降沿都会采样，将2次采样到的数据组合后再一起输出。因此对于后一级的边沿触发器来说，其采样周期等效于一个时钟周期。下文中的DFF2～DFF5均是利用采样时钟的一个跳变沿采样，采样周期即为一个时钟周期。

3)数据同步电路包括一边沿触发器DFF2，DFF2的CK端连接到DDR控制器的时钟DCLK，D端与DFF1的Q端连接。该数据同步电路用于使用DDR控制器的内部时钟DCLK采样DFF1输出的读数据，将该读数据同步到该内部时钟，DFF2的输出数据为DQ_S2。

由该图可知，从DQ_S1到DQ_S2，是采用DCLK采样DQS’采样到的数据，而DQS’相对INV_DCLK的延迟包含以下部分：

Tpad_out：输出IO端口的输出延迟，假定最高工作温度时为4.5ns；最低工作温度时为2.5ns；

Tac：存取时间，最高工作温度时为5ns；最低工作温度时为3ns；

Tpad_in：输入IO端口的输入延迟，假定最高工作温度时为2.5ns；最低工作温度时为1.5ns。

以上各部分延迟时间与时钟频率及时钟周期无关，不过仅仅是一个示例，并没有计入所有的延时。实际应用中还可能存在一些其他因素会影响高温和低温下DQS相对DCLK的延时，需要考虑一定的设计裕量。

由上可见，在高温下，DQS’相对INV_DCLK的延迟为12ns，相对DCLK的延迟为15ns；在低温下DQS’相对INV_DCLK的延迟为6ns，相对DCLK的延迟为9ns。而在166MHz的速度时，一个时钟周期为6ns，所以DQS’在高温下相对DCLK的延迟比低温下多出一个时钟周期，需要多等待一时钟周期才能采样得到有效的读数据DQ_S2，这需要使用软件进行额外的控制，增加了CPU的负担，并且还需要对温度进行检测，读数据的可靠性会下降。

发明内容

本发明要解决的技术问题是提供一种存储控制器中的读数据采样装置，在高温及低温下都可以稳定地采样到读取的数据，无需软件控制。

为了解决上述问题，本发明提供了一种存储控制器中的读数据采样装置，包括一时钟输出电路、一初次采样电路和一数据同步电路，其特征在于，还包括连接在该初次采样电路和数据同步电路之间的一温差补偿电路，其中：

该温差补偿电路用于使用采样时钟CLK₂₁和CLK₂₂分别对初次采样电路输出的读数据进行第二次采样，在工作温度小于一阈值温度时，将CLK₂₁采样到的读数据延迟k*T后输出，否则，将CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出；

该数据同步电路以该存储控制器的内部时钟或其延迟后的信号为采样时钟CLK₃，对温差补偿电路输出的读数据或其延迟后的数据进行采样；

其中，T为一个时钟周期，k＝1，2，...，CLK₂₁为该时钟输出电路输出的一存储器工作时钟经输入IO端口反馈回该存储控制器内的反馈时钟或其延迟后的信号，CLK₂₂为该反馈时钟的反相信号或其延迟后的信号。

进一步地，上述读数据采样装置还可具有以下特点：

该时钟输出电路用于将该存储控制器的内部时钟或其反相信号经输出IO端口输出，作为一存储器的工作时钟；

该初次采样电路用于以该存储器的数据选通信号或其延后的信号为采样信号，对该存储器输出的读数据进行初次采样，每一时钟周期将初次采样到的一组读数据输出或延迟后输出。

进一步地，上述读数据采样装置还可具有以下特点：

该温差补偿电路用该内部时钟或其延迟后的信号对该反馈时钟或其另一延迟后的信号采样并保证在DDR器件的整个工作范围内可采样到不同电平，采样到第一电平则选择CLK₂₁采样到的读数据延迟k*T后输出，采样到第二电平则选择CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出，稳定地采样到第二电平的最低温度为该阈值温度。

进一步地，上述读数据采样装置还可具有以下特点：

该温差补偿电路包括第一采样单元、第二采样单元、第三采样单元、第四采样单元和选择器，该第一采样单元和第二采样单元的数据输入端均连接到初次采样电路的数据输出端，第一采样单元的数据输出端连接到第三采样单元的数据输入端，第二采样单元和第三采样单元的数据输出端连接到该选择器不同的输入端，该第一采样单元和第三采样单元以CLK₂₁为采样时钟，该第二采样单元以CLK₂₂为采样时钟；

该第四采样单元以该内部时钟或其延迟后的信号为采样时钟，其数据输入端连接该反馈时钟或其另一延迟后的信号，其数据输出端连接到该选择器的选通控制端，该选择器在第四采样单元输出为第一电平时，选通第三采样单元连接到的输入端，在第四采样单元输出为第二电平时，选通第二采样单元连接到的输入端；

所述采样单元在时钟上升沿或下降沿采样并输出采样到的数据，在下一次采样再更新输出数据。

进一步地，上述读数据采样装置还可具有以下特点，还包括在该读数据采样装置的元件之间设置的一个或多个延时器。

进一步地，上述读数据采样装置还可具有以下特点：

还包括一温度检测装置；该温差补偿电路根据实时检测到的工作温度与预设的阈值温度的比较结果，判断工作温度是否小于该阈值温度。

进一步地，上述读数据采样装置还可具有以下特点，该读数据采样装置中元件的延时参数满足以下条件：

m*T＜DL_l1＜(m+1)*T；

m*T+DL_r＜DL_h1＜DL_r+(m+1)*T；

其中，DL_l1和DL_h1分别为工作温度小于阈值温度和大于等于阈值温度时初次采样电路输出数据相对CLK₂₁的延迟，m＝0，1，2....；DL_r为CLK₂₂相对CLK₂₁采样时钟的延迟，DL_r小于T；

并且，工作温度小于阈值温度和大于等于阈值温度时数据同步电路的输入数据相对CLK₃的延迟位于CLK₃的同一采样周期。

进一步地，上述读数据采样装置还可具有以下特点：

该存储器为双倍速内存，该存储控制器为双倍速内存控制器，该采样单元为边沿触发器。

综上所述，上述装置可以根据温度进行自适应调整，实现在同一时钟周期内完成高温和低温下的读数据采样，无需软件控制。

本发明要解决的技术问题是提供一种读数据采样的温度自适应调整方法，在高温及低温下都可以稳定地采样到读取的数据，无需软件控制。

为了解决上述问题，本发明提供了一种读数据采样的温度自适应调整方法，应用于包括一存储控制器和一存储器的系统，该存储控制器的内部时钟或其反相信号经一输出IO端口作为该存储器的工作时钟，该温度自适应调整方法包括：

以该存储器的数据选通信号或其延后的信号为采样信号，对该存储器输出的读数据进行初次采样，每一时钟周期将初次采样到的一组读数据输出或延迟后输出；

使用采样时钟CLK₂₁和CLK₂₂分别对初次采样电路输出的读数据进行第二次采样，在工作温度小于一阈值温度时，将CLK₂₁采样到的读数据延迟k*T后输出，否则，将CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出，其中，T为一个时钟周期，k＝1，2，...，CLK₂₁为该工作时钟经输入IO端口反馈回该存储控制器内的反馈时钟或其延迟后的信号，CLK₂₂为该反馈时钟的反相信号或其延迟后的信号；

以该存储控制器的内部时钟或其延迟后的信号为采样时钟CLK₃，对温差补偿电路输出的读数据或其延迟后的读数据进行第三次采样；

进一步地，上述温度自适应调整方法还可具有以下特点：

实时检测该存储控制器或存储器的工作温度，并根据与预设的阈值温度的比较结果，判断工作温度是否小于该阈值温度；或者

用该内部时钟或其延迟后的信号对该反馈时钟或其另一延迟后的信号采样并保证在DDR器件的整个工作范围内可采样到不同电平，采样到第一电平则选择CLK₂₁采样到的读数据延迟k*T后输出，采样到第二电平则选择CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出，以稳定地采样到第二电平的最低温度为该阈值温度。

进一步地，上述温度自适应调整方法还可具有以下特点，通过设置和调整该存储控制器中读数据采样装置的元件的延时参数，使得做第二次采样和第三次采样时满足以下条件：

m*T＜DL_l1＜(m+1)*T；

m*T+DL_r＜DL_h1＜DL_r+(m+1)*T；

其中，DL_l1和DL_h1分别为工作温度小于阈值温度和大于等于阈值温度时初次采样电路输出数据相对CLK₂₁的延迟，m＝0，1，2....；DL_r为CLK₂₂相对CLK₂₁采样时钟的延迟，DL_r小于T；

并且，工作温度小于阈值温度和大于等于阈值温度时第三次采样要采样的读数据相对CLK₃的延迟位于CLK₃的同一采样周期。

进一步地，上述温度自适应调整方法还可具有以下特点，该存储器为双倍速内存，该存储控制器为双倍速内存控制器，该采样单元为边沿触发器。

综上所述，上述方法可以根据温度进行自适应调整，实现在同一时钟周期内完成高温和低温下的读数据采样，无需软件控制。

附图说明

图1是DDR总线读数据的操作时序图；

图2是现有DDR控制器读数据采样装置的功能单元图；

图3是现有DDR控制器读数据采样装置的电路图；

图4是本发明实施例DDR控制器读数据采样装置的功能单元图，同时示出了与DDR芯片的连接关系；

图5是本发明实施例DDR控制器读数据采样装置的电路图；

图6A和图6B是本发明实施例DDF3和DDF4采样的示意图。

具体实施方式

图4示出了本实施例DDR控制器读数据采样装置的功能单元，包括时钟输出电路，初次采样电路、温差补偿电路和数据同步电路。该图中同时示出了该采样电路连接与DDR芯片的连接关系。

对比图4和图2可以看出，本实施例是在初次采样电路和数据同步电路之间增加了一个温差补偿电路。该温差补偿电路用于以DDR工作时钟CK经输入IO端口反馈回该存储控制器内的反馈时钟FB_CLK及其反相信号FB_INV_CLK为采样时钟，分别对初次采样到的读数据进行第二次采样，在工作温度小于一阈值温度时，将FB_CLK采样到的读数据延迟一时钟周期后输出，否则，将FB_INV_CLK采样到的读数据直接输出。文中也将小于该阈值温度的工作温度称为低温，将大于等于该阈值温度的工作温度称为高温。

对比图5和图3可以看出，本实施例时钟输出电路的具体结构和连接关系均与图3中的时钟输出电路相同，这里不再赘述。本实施例初次采样电路的具体结构和连接关系与图3中的初次采样电路基本相同，唯一的差别在于其数据输出端(DFF1的Q端)连接到了温差补偿电路。本实施例数据同步电路也由DFF2构成，该DFF2的CK端同样连接时钟DCLK，但其数据输入端(DFF2的D端)改为与温差补偿电路的数据输出端连接。

如图5所示，温差补偿电路主要包括一输入IO端口、一反相器、4个边沿触发器DFF31，DFF32，DFF4和DFF5和一选择器MUX。DDR芯片的时钟CK输入到该输入IO端口的PAD端，从时钟输出电路中输出IO端口的PAD端直接环回即可。该输入IO端口的C端的输出为时钟CK经输入IO端口反馈回DDR控制器内的时钟FB_CLK，FB_CLK被输出到DFF31和DFF32的CK端、反相器的输入端和DFF5的D端。反相器将FB_CLK反相后输出到DFF4的CK端。DFF31和DFF4的D端与DFF1的Q端连接，DFF31和DFF4用于对DQ_S1采样，DFF31的采样时钟为FB_CLK。DFF4的采样时钟为对FB_CLK的反相信号FB_INV_CLK。DFF32的D端连接到DFF31的Q端，以FB_CLK为采样时钟对DFF32输出数据再次采样后输出，在这里相当于1个延迟时间为T的延时器。

本实施例的选择器MUX为一个二选一多选器，DFF32的Q端连接到MUX的一输入端(A端)，输出数据表示为FB_S1。DFF4的Q端连接到该MUX的另一输入端(B端)，输出数据表示为FB_S2。DDF5使用DCLK为时钟采样FB_CLK，DFF5的Q端连接到MUX的控制端S0，因此，DFF5的输出数据MUX_SEL将作为MUX的选通控制信号。示例中，当S0＝0时，MUX输出A端的数据FB_S1，当S0＝1时，MUX输出B端的数据FB_S2。

MUX的输出端(Y端)连接到DFF2的D端，工作温度大于阈值温度时，MUX选通DFF4的输出数据FB_S2作为DFF2的输入数据，工作温度小于阈值温度时，选通DFF32的输出数据FB_S1作为DFF2的输入数据。DFF2的输出数据为DQ_S2。DFF5输出电平在整个工作温度范围内会发生变化，该阈值温度对应着DFF5输出电平为稳定的高电平时最低的工作温度。当然，在其他实施例中，如果系统中有温度检测装置，可以设置阈值温度并与实时检测到的温度进行比较来生成选通控制信号。

可以看出，该温差补偿电路引入了时钟FB_CLK，由这个反馈的时钟，可以将数据从DQS’时钟域过渡到DCLK时钟域，同时针对低温下的输出数据进行延时，以去除温度的影响。

参照图5，FB_CLK相对INV_DCLK的延迟：T_m1＝Tpad_out+Tpad_in。

DQ__S1的采样时钟DQS’相对INV_DCLK的延迟：T_m2＝Tpad_out+Tac+Tpad_in。

Tpad_out、Tpad_out和Tac的含义和取值如背景技术所描述。Tpad_out+Tpad_in在最高工作温度下为7ns，在最低工作温度下为4ns。

对DFF5，在最低工作温度和最高工作温度下，FB_CLK相对INV_DCLK的延迟分别为4ns和7ns，加上信号反相带来的3ns后，FB_CLK相对DCLK的延迟在最低工作温度和最高工作温度分别为7ns和10ns。用DCLK对FB_CLK采样时，以DFF5输出电平为稳定的高电平时最低的工作温度(大致为FB_CLK相对DCLK延迟为9ns时的工作温度)为阈值温度，工作温度小于该阈值温度时为低温，DFF5采样后的输出为低电平，S0＝0，选通DFF32的输出为MUX的输出；工作温度大于等于该温度时为高温，DFF5采样后的输出为高电平，S0＝1，选通DFF4的输出为MUX的输出。

在低温时，如图6A所示，DQS’即DQ_S1相对FB_CLK的延时为2ns小于T，FB_CLK在采样点f0采样到DFF1的输出数据DQ_S1；高温时，如图6B所示，DQ_S1相对FB_CLK的延时大于3ns，大于0.5T小于1.5T，使用FB_INV_CLK将在采样点f1采样到DQ_S1。从图6A和6B还可以看出，高温下FB_INV_CLK相对低温下的FB_CLK多了T的延迟(反相延迟0.5T，Tpad_out+Tpad_in多延迟0.5T)，而FB_CLK采样到的数据会在DFF32中再采样一次，其采样点f0’相对f0延迟为T。因此，高、低温下温差补偿电路几乎在同一时刻输出数据到数据同步电路。

低温时，用DCLK对FB_CLK采样并延迟T后的输出数据DQ_S1采样，FB_CLK相对DCLK的延迟为Tpad_out+Tpad_in的4ns加上INV_DCLK相对DCLK的延迟0.5T，加上在DFF31和DFF32采样时的延迟2T，输出数据DQ_S1相对DCLK的信号延迟为19ns。高温下，Tpad_out+Tpad_in变为7ns，而DFF4采样时的延迟为1.5T，因此输出数据DQ_S1相对DLCK的信号延迟也为19ns。均落在DFF5采样时钟的同一采样周期(18ns～24ns)内。在DFF5以DCLK为采样时钟，可以在同一时钟周期采样到DQ_S1。

为了保证DDR控制器能够在同一采样周期完成读数据的采样，应满足以下三个条件：

m*T＜DL_l1＜(m+1)*T；

m*T+DL_r＜DL_h1＜DL_r+(m+1)*T；以及

其中，DL_l1和DL_h1分别为低温下和高温下初次采样电路输出数据DQ_S1相对DFF31采样时钟(可以是FB_CLK或其延时信号)的延迟，m＝0，1，2....；DL_r为DFF4采样时钟(可以是FB_INV_CLK或其延时信号)相对DFF31采样时钟的延迟(0.5T或再加小于0.5T的延时)；T为一个时钟周期。

此外，还应满足条件：低温下和高温下DFF5的输入读数据(等于温差补偿电路输出数据或其延迟后的信号)相对DFF5采样时钟的延迟DL_l和DL_h位于DFF5采样时钟的同一采样周期，有：

DL_l＝DL_l2+(m+2)*T；

DL_h＝DL_h2+(m+1)*T+DL_r

DL_l2和DL_h2分别为低温下和高温下DFF4采样时钟相对DCLK的延迟，n＝0，1，2....。

应当说明的是，如果完全按照上述示例的参数，温差补偿电路只需要保留DFF3并将其Q端连接到DFF2的D端即可，也可构成另一个简化的实施例。此时DQS’在最高和最低工作温度下相对DFF3采样时钟FB_CLK的延迟分别为2ns和5ns，在同一个采样周期内，因此DFF3的输出被同步到FB_CLK上，而FB_CLK相对DFF2采样时钟DCLK的延迟在最高和最低工作温度下分别为7ns和10ns，再各加上6ns的采样延迟，输出数据在最高和最低工作温度下相对DCLK的延迟也在同一采样周期内。已经可以实现上述目的。

但是，在不同的应用场景下各个延迟参数或时钟输出电路、数据同步电路等都可能有所不同。实际应用中还可能存在一些其他因素会影响高温和低温下FB_CLK相对DQS’的采样延时，同时还有干扰的存在。因此设计时应考虑更多的裕量，以扩大可应用的场景。

例如，当Tac在最高和最低工作温度下分别为2ns和7ns，Tpad_out和Tpad_in在最高和最低工作温度下不变时，该简化的实施例就不能实现在同一采样周期完成采样的目的了。而采用图5的结构则可以。因为m＝0，在最低工作温度时DL_l1＝2，在最高工作温度时DL_lh＝7，DL_r＝3，在最低和最高工作温度下，m*T＜DL_l＜(m+1)*T和m*T+DL_r＜DL_h1＜DL_r+(m+1)*T的条件都是可以满足的，但还要校检工作温度为阈值温度时，初次采样电路的输出DQ_S1相对DFF3的采样时钟(本示例为FB_CLK)的延迟DL_lh是否大于4ns。参照之前对DFF5采样的分析，FB_CLK相对DCLK的延迟在7ns～10ns的范围内变化。而该阈值温度仍大致对应着FB_CLK相对DCLK延迟为9ns时的工作温度，而Tac的变化范围为2ns～7ns，工作温度为阈值温度时初次采样电路的输出数据DQ_S1相对FB_CLK的延迟DL_lh可以满足大于4ns的要求。而低温下和高温下温差补偿电路输出数据相对DCLK的延迟并没有变化，因此DDR控制器可以在同一采样周期完成对读数据的采样。

如果因参数变化，图5中的结构不能满足上述条件，可以通过增加一些延时器来达到上述条件。

假定Tac在最高和最低工作温度下仍为2ns和7ns，但因Tpad_out加Tpad_in的延迟范围变为5.5ns～8.5ns，FB_CLK在最高和最低工作温度下相对DCLK的延迟变为8.5～11.5ns。此时，在对应于该延迟为9ns的温度下，DL_lh很可能无法满足大于4ns的要求。此时可以在DFF1的Q端连接一可延迟1.5ns的延时器DL，将该延时器的数据作为初次采样电路的输出数据DQ_S1，这样就可以满足工作温度为阈值温度时，初次采样电路的输出DQ_S1相对DFF3的采样时钟的延迟大于4ns的条件了。此时，低温下和高温下温差补偿电路输出数据相对DCLK的延迟变为20.5ns，仍在DCLK的同一采样周期内。

假定Tpad_out加Tpad_in的延迟变为3～6ns，Tac的延迟为2ns和7ns，FB_CLK在最高和最低工作温度下相对DCLK的延迟变为6～9ns。此时在整个工作温度范围DFF5都将输出同一电平，不能满足要求的。此时，可将FB_CLK经一延时器延时1ns再输出到DFF5的D端，其它连接关系不变。这样DFF5采样时钟在最高和最低工作温度下相对DCLK的延迟仍为7～10ns，且在Tpad_out加Tpad_in的延迟为5ns时的温度大致为阈值温度，这样可以满足工作温度为阈值温度时，初次采样电路的输出DQ_S1相对DFF3的采样时钟的延迟大于4ns的条件了。此时，低温下和高温下温差补偿电路输出数据相对DCLK的延迟变为18ns，如有小的变化就有可能会位于2个采样周期，因此，此时可以在MUX的Y输出端再连接一个延时器，延时1ns再输出到DFF5即可。增加的延时器DL可以用硬BUFFER或者门电路或者专用延时单元如ICELL等实现。

由此可以看出，本发明还可以应用于其他需要进行读数据采样的应用场景，在这些场景下，至少具有一个存储控制器和一存储器，该存储控制器的内部时钟经一输出IO端口后作为存储器的工作时钟，且需要根据该存储器输出的数据选通信号对该存储器输出的读数据进行采样，并最终同步到内部时钟上。在这些适用的应用场景下，除延时参数外，对最高工作温度和最低工作温度的定义也有可能不同，图5的结构也可以有很多种变化的，也可能是初次采样电路中不设置有反相器，或在数据同步电路中使用INV_DCLK采样等等。对于各种不同的应用场景下，针对实际的结构和延时参数，按照上述条件就可以搭建出能够在同一采样时钟完成读数据采样的DDR读数据采样装置。

下面描述一下本实施例读数据采样的方法，包括：

步骤一，用DQS’信号对DDR芯片的读数据进行初次采样，每一时钟周期输出一组读数据；

步骤二，用采样时钟CLK₂₁和CLK₂₂分别对初次采样到的读数据进行第二次采样，在工作温度小于一阈值温度时，将CLK₂₁采样到的读数据延迟k*T后输出，否则，将CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出，k＝1，2，...；

CLK₂₁为FB_CLK或其延迟后的信号，CLK₂₂为FB_INV_CLK或其延迟后的信号。在工作温度可检测时，该阈值温度可以为一设定值。或者，用DCLK或其延迟后的信号对FB_CLK或其延迟后的信号采样并保证在DDR器件的整个工作范围内可采样到不同电平，采样到第一电平则选择CLK₂₁采样到的读数据延迟k*T后输出，采样到第二电平则选择CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出。此时，以稳定地采样到第二电平的最低温度为阈值温度。

步骤三，以DLCK或其延迟后的信号为采样时钟，对第二次采样到的读数据进行采样。

上述延迟后的信号包括反相信号。FB_CLK、FB_INV_CLK和DLCK作为采样时钟时，均以时钟周期为采样周期。

Claims (12)

1.一种存储控制器中的读数据采样装置，包括一时钟输出电路、一初次采样电路和一数据同步电路，其特征在于，还包括连接在该初次采样电路和数据同步电路之间的一温差补偿电路，其中：

该温差补偿电路用于使用采样时钟CLK₂₁和CLK₂₂分别对初次采样电路输出的读数据进行第二次采样，在工作温度小于一阈值温度时，将CLK₂₁采样到的读数据延迟k*T后输出，否则，将CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出；

该数据同步电路以该存储控制器的内部时钟或其延迟后的信号为采样时钟CLK₃，对温差补偿电路输出的读数据或其延迟后的数据进行采样；

其中，T为一个时钟周期，k＝1，2，...，CLK₂₁为该时钟输出电路输出的一存储器工作时钟经输入IO端口反馈回该存储控制器内的反馈时钟或其延迟后的信号，CLK₂₂为该反馈时钟的反相信号或其延迟后的信号。

2.如权利要求1中的读数据采样装置，其特征在于：

该时钟输出电路用于将该存储控制器的内部时钟或其反相信号经输出IO端口输出，作为一存储器的工作时钟；

该初次采样电路用于以该存储器的数据选通信号或其延后的信号为采样信号，对该存储器输出的读数据进行初次采样，每一时钟周期将初次采样到的一组读数据输出或延迟后输出。

3.如权利要求1或2中的读数据采样装置，其特征在于：

该温差补偿电路用该内部时钟或其延迟后的信号对该反馈时钟或其另一延迟后的信号采样并保证在DDR器件的整个工作范围内可采样到不同电平，采样到第一电平则选择CLK₂₁，采样到的读数据延迟k*T后输出，采样到第二电平则选择CLK₂₂，采样到的读数据直接输出或延迟(k-1)*T后输出，稳定地采样到第二电平的最低温度为该阈值温度。

4.如权利要求3中的读数据采样装置，其特征在于：

该温差补偿电路包括第一采样单元、第二采样单元、第三采样单元、第四采样单元和选择器，该第一采样单元和第二采样单元的数据输入端均连接到初次采样电路的数据输出端，第一采样单元的数据输出端连接到第三采样单元的数据输入端，第二采样单元和第三采样单元的数据输出端连接到该选择器不同的输入端，该第一采样单元和第三采样单元以CLK₂₁为采样时钟，该第二采样单元以CLK₂₂为采样时钟；

该第四采样单元以该内部时钟或其延迟后的信号为采样时钟，其数据输入端连接该反馈时钟或其另一延迟后的信号，其数据输出端连接到该选择器的选通控制端，该选择器在第四采样单元输出为第一电平时，选通第三采样单元连接到的输入端，在第四采样单元输出为第二电平时，选通第二采样单元连接到的输入端；

所述采样单元在时钟上升沿或下降沿采样并输出采样到的数据，在下一次采样再更新输出数据。

5.如权利要求4中的读数据采样装置，其特征在于，还包括在该读数据采样装置的元件之间设置的一个或多个延时器。

6.如权利要求1或2中的读数据采样装置，其特征在于：

还包括一温度检测装置；该温差补偿电路根据实时检测到的工作温度与预设的阈值温度的比较结果，判断工作温度是否小于该阈值温度。

7.如权利要求1或2或4或5中的读数据采样装置，其特征在于，该读数据采样装置中元件的延时参数满足以下条件：

m*T＜DL_l1＜(m+1)*T；

m*T+DL_r＜DL_h1＜DL_r+(m+1)*T；

其中，DL_l1和DL_h1分别为工作温度小于阈值温度和大于等于阈值温度时初次采样电路输出数据相对CLK₂₁的延迟，m＝0，1，2....；DL_r为CLK₂₂相对CLK₂₁采样时钟的延迟，DL_r小于T；

并且，工作温度小于阈值温度和大于等于阈值温度时数据同步电路的输入数据相对CLK₃的延迟位于CLK₃的同一采样周期。

8.如权利要求1或2或4或5中的读数据采样装置，其特征在于：

该存储器为双倍速内存，该存储控制器为双倍速内存控制器，采样单元为边沿触发器。

9.一种读数据采样的温度自适应调整方法，应用于包括一存储控制器和一存储器的系统，该存储控制器的内部时钟或其反相信号经一输出IO端口作为该存储器的工作时钟，该温度自适应调整方法包括：

以该存储器的数据选通信号或其延后的信号为采样信号，对该存储器输出的读数据进行初次采样，每一时钟周期将初次采样到的一组读数据输出或延迟后输出；

使用采样时钟CLK₂₁和CLK₂₂分别对初次采样电路输出的读数据进行第二次采样，在工作温度小于一阈值温度时，将CLK₂₁采样到的读数据延迟k*T后输出，否则，将CLK₂₂采样到的读数据直接输出或延迟(k-1)*T后输出，其中，T为一个时钟周期，k＝1，2，...，CLK₂₁为该工作时钟经输入IO端口反馈回该存储控制器内的反馈时钟或其延迟后的信号，CLK₂₂为该反馈时钟的反相信号或其延迟后的信号；

以该存储控制器的内部时钟或其延迟后的信号为采样时钟CLK₃，对温差补偿电路输出的读数据或其延迟后的读数据进行第三次采样。

10.如权利要求9中的温度自适应调整方法，其特征在于：

实时检测该存储控制器或存储器的工作温度，并根据与预设的阈值温度的比较结果，判断工作温度是否小于该阈值温度；或者

用该内部时钟或其延迟后的信号对该反馈时钟或其另一延迟后的信号采样并保证在DDR器件的整个工作范围内可采样到不同电平，采样到第一电平则选择CLK₂₁，采样到的读数据延迟k*T后输出，采样到第二电平则选择CLK₂₂，采样到的读数据直接输出或延迟(k-1)*T后输出，以稳定地采样到第二电平的最低温度为该阈值温度。

11.如权利要求10中的温度自适应调整方法，其特征在于，通过设置和调整该存储控制器中读数据采样装置的元件的延时参数，使得做第二次采样和第三次采样时满足以下条件：

m*T＜DL_l1＜(m+1)*T；

m*T+DL_r＜DL_h1＜DL_r+(m+1)*T；

其中，DL_l1和DL_h1分别为工作温度小于阈值温度和大于等于阈值温度时初次采样电路输出数据相对CLK₂₁的延迟，m＝0，1，2....；DL_r为CLK₂₂相对CLK₂₁采样时钟的延迟，DL_r小于T；

并且，工作温度小于阈值温度和大于等于阈值温度时第三次采样要采样的读数据相对CLK₃的延迟位于CLK₃的同一采样周期。

12.如权利要求9或10或11的温度自适应调整方法，其特征在于：

该存储器为双倍速内存，该存储控制器为双倍速内存控制器，采样单元为边沿触发器。

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