JP2022530591A - マルチチップモジュール上の物理レイヤインタフェースに対するデスキュー方法 - Google Patents

Abstract

マルチチップモジュール上の物理レイヤインタフェースに対するデスキュー方法を実施するシステム、装置及び方法が開示される。複数の通信レーンに接続された回路は、タイミングウィンドウの最初に、レーンのローカルクロックを対応するグローバルクロックと同期させるように各レーンをトレーニングする。次に、回路は、複数のレーンの全てが不正確なシンボル整合を有すると判別したことに応じて、各々のレーンを単一のステップだけシンボル回転させる。回路は、複数のレーンの全てではないが一部が正確なシンボル整合を有すると判別したことに応じて、不正確なシンボル整合を有するレーンを単一のステップだけシンボル回転させる。回路は、タイミングウィンドウの終わりに到達した場合、正確なシンボル整合を有するレーンをシンボル回転させ、対応するグローバルクロックの位相を調整して、誤ったシンボル回転を補償する。【選択図】図１５

Description

最近の半導体チップは、高速且つ効率的な計算を促進する様々な回路及びコンポーネントを含む。半導体チップ内の機能ブロック間で情報を転送する場合、電気信号は、通常、金属トレース上で送信される。第１の機能ブロック内の送信機は、金属トレースにわたって電気信号を送信する。第２の機能ブロック内の受信機は、電気信号を受信する。場合によっては、２つの機能ブロックが同じダイにある。他の場合には、２つの機能ブロックが別々のダイにある。

情報処理システム及び情報処理デバイスの処理速度は、新たなシステム及びデバイスが開発されるにつれて増加し続けている。データ信号及び対応するクロック信号が機能ブロック間で送信される場合、信号は、相互に整合しなくなることがある。信号を再整合することは、通常、大量のレイテンシを伴う。

添付の図面と併せて以下の説明を参照することによって、本明細書で説明する方法及びメカニズムの利点を良好に理解することができる。

送信機及び受信機を含む汎用コンピュータ又は通信システムの一実施形態のブロック図である。 コンピューティングシステムの一実施形態のブロック図である。 物理レイヤインタフェース接続の一実施形態の図である。 同期クロックドメインクロッシングを達成するためにローカルクロックの位相を調整する回路の一実施形態のブロック図である。 同期クロックドメインクロッシングを達成するために利用可能なタイミングマージンを増加させるオプションのＦＩＦＯモードを実装する回路の一実施形態のブロック図である。 デシリアライザに使用する回路の一実施形態の図である。 デシリアライザにおいてバレルシフタを使用してシンボルロッキングを実行する一実施形態のタイミング図である。 バレルシフタが単一のステップだけクロック位相をシフトした後の時点の一実施形態のタイミング図である。 バレルシフタが第２のステップだけクロック位相をシフトした後の時点の一実施形態のタイミング図である。 最小レイテンシでリンク全体のデスキューを実行する一実施形態の状態図である。 デシリアライザに使用する回路の一実施形態の図である。 クロックジッタを考慮してタイミングマージンを増加させる２列ＦＩＦＯ回路の一実施形態の図である。 ローカルクロックをグローバルクロックと整合するためのトレーニングを実行する方法の一実施形態を示す一般化されたフローチャートである。 複数のレーンに対して同期クロスドメインクロッシングを達成する方法の一実施形態を示す一般化されたフローチャートである。 低減したレイテンシで複数のレーンにわたってデスキューする方法の一実施形態を示す一般化されたフローチャートである。 回路表現を記憶する非一時的なコンピュータ可読記憶媒体の一実施形態を示すブロック図である。

以下の説明では、本明細書で提示される方法及びメカニズムの十分な理解を提供するために、多数の具体的な詳細が示されている。しかしながら、当業者は、これらの具体的な詳細なしに様々な実施形態が実施され得ることを認識すべきである。いくつかの例では、本明細書で説明するアプローチを曖昧にすることを回避するために、周知の構造、コンポーネント、信号、コンピュータプログラム命令及び技術が詳細に示されていない。説明を簡単且つ明確にするために、図示した要素は必ずしも縮尺通りに描かれていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されてもよい。

低減したレイテンシで同期クロックドメインクロッシングを実装するマルチチップモジュール上の物理レイヤインタフェースに対するデスキュー方法のための様々なシステム、装置、方法及びコンピュータ可読媒体が開示される。一実施形態では、複数の通信レーンに接続された回路は、タイミングウィンドウの最初に、レーンのローカルクロックを対応するグローバルクロックと同期させるように各レーンをトレーニング（訓練）する。次に、回路は、複数のレーンの全てが不正確なシンボル整合を有すると判別したことに応じて、各レーンを単一のステップだけシンボル回転させる。複数のレーンの全てではないが一部が正確なシンボル整合を有すると判別したことに応じて、回路は、不正確なシンボル整合を有するレーンを単一のステップだけシンボル回転させる。タイミングウィンドウの終わりに到達すると、回路は、正確なシンボル整合を有するレーンをシンボル回転させ、誤ったシンボル回転を補償するように、対応するグローバルクロックの位相を調整（調節）する。回路は、複数のレーンの全てが正確なシンボル整合を有すると判別したことに応じて、複数のデータシーケンスを生成するように、複数のローカルクロックを使用して複数のデータ信号をサンプリングする。

様々な実施形態では、低減したレイテンシで同期クロックドメインクロッシングを実装する技術が開示される。一実施形態では、回路は、グローバルクロック及びデータ信号を受信しながらローカルクロックを生成する。回路は、グローバルクロックでローカルクロックをサンプリングするレジスタを含む。また、回路は、単一単位間隔（ＵＩ）ステップサイズで位相シフトされたバージョンのローカルクロックを生成するバレルシフタを含む。さらに、回路は、バレルシフタを使用して、エッジ遷移が検出されるまでローカルクロックを全ての位相にわたってスウィープする制御ロジックを含む。エッジ遷移が検出された場合、ローカルクロックがグローバルクロックと整合されていることを示す。次いで、制御ロジックは、データ信号をサンプリングするためのセットアップ要件及びホールド要件を満たすように、ローカルクロックの位相を調整する。次に、位相調整されたローカルクロックでデータ信号をサンプリングして、データシーケンスを生成する。

図１を参照すると、送信機１０５及び受信機１１０を含む汎用コンピュータ又は通信システム１００の一実施形態のブロック図が示されている。一実施形態では、送信機１０５は、通信チャネル１１５を介して受信機１１０にデータを送信する。実施形態に応じて、通信チャネル１１５は、ケーブル、バックプレーン、１つ以上の金属トレース、又は、他のタイプの通信チャネルである。例えば、一実施形態では、チャネル１１５は、マルチチップモジュールの２つのチップ間の１つ以上の金属トレースである。物理レイヤにおいて、送信機１０５と受信機デバイス１１０との間の通信は、所定の伝送プロトコルに従って単方向又は双方向であってもよい。システム１００は、任意の数及びタイプの他のデバイスを含んでもよいことに留意されたい。また、システム１００は、システム全体に分散された任意の数の送受信機ペアを含んでもよい。

送信機１０５及び受信機１１０は、実施形態に応じて任意のタイプのデバイスであってもよい。例えば、一実施形態では、送信機１０５は、プロセッシングユニット（例えば、中央処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ））であり、受信機１１０は、メモリデバイスである。メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）、ＳＤＲＡＭ（ｍＤＤＲ３等のモバイルバージョンのＳＤＲＡＭ及び／又はＬＰＤＤＲ２等の低電力バージョンのＳＤＲＡＭを含む）、ＲＡＭＢＵＳ ＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等の任意のタイプのメモリであってもよい。１つ以上のメモリデバイスは、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）等のメモリモジュールを形成するように、回路基板に結合されてもよい。或いは、メモリデバイスは、チップオンチップ構成、パッケージオンパッケージ構成又はマルチチップモジュール（ＭＣＭ）構成でシステムオンチップ（ＳｏＣ）又は集積回路（ＩＣ）内に実装されてもよい。

別の実施形態では、送信機１０５は、入力／出力（Ｉ／Ｏ）ファブリックであり、受信機１１０は、周辺デバイスである。周辺デバイスは、ｗｉｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、セルラ、グローバルポジショニングシステム等の様々なタイプの無線通信のデバイスを含んでもよい。また、周辺デバイスは、ＲＡＭ記憶装置、ソリッドステート記憶装置又はディスク記憶装置を含む追加の記憶装置を含んでもよい。また、周辺デバイスは、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力デバイス、マイクロフォン、スピーカ等のユーザインタフェースデバイスを含んでもよい。他の実施形態では、送信機１０５及び受信機１１０は、他のタイプのデバイスである。システム１００は、ＩＣ、ＳｏＣ及びＭＣＭ等の任意のタイプのシステムであってもよいことに留意されたい。

図２を参照すると、コンピューティングシステム２００の一実施形態のブロック図が示されている。図示するように、システム２００は、デスクトップコンピュータ２１０、ラップトップコンピュータ２２０、サーバ２３０、モバイルデバイス２４０、又は、他のチップ、回路、コンポーネント等を表す。他のデバイスが可能であり、考慮される。図示した実施形態では、システム２００は、送信機２０２Ａ～Ｎ及び受信機２０３Ａ～Ｎの任意のペアを含む。

図３を参照すると、物理レイヤインタフェース接続の一実施形態の図が示されている。図３の左側には、図３の右側のスレーブＰＣＳ３８０にチャネル３４０を介して接続されたマスタ物理コーディングサブレイヤ（ＰＣＳ）３０５が示されている。一実施形態では、マスタＰＣＳ３０５は、マルチチップモジュール（ＭＣＭ）の第１の集積回路（ＩＣ）（すなわち、チップ）上に配置されており、スレーブＰＣＳ３８０は、ＭＣＭの第２のＩＣ上に配置されている。例えば、一実施形態では、マスタＰＣＳ３０５は、入力／出力（Ｉ／Ｏ）半導体ダイの一部であり、スレーブＰＣＳ３８０は、コアコンプレックス半導体ダイの一部である。他の実施形態では、マスタＰＣＳ３０５及びスレーブＰＣＳ３８０は、他のタイプのコンポーネント又は機能ユニットと共に含まれる。

様々な実施形態では、マスタＰＣＳ３０５は、クロックを生成する位相ロックループ（ＰＬＬ）３１０を含むかＰＬＬ３１０に結合されており、ＰＬＬ３１０は、クロック送信モジュール３２５及びマスタＰＣＳ３０５内の他のモジュールに結合されている。マスタＰＣＳ３０５は、Ｎ個の受信機のアレイ３１５及びＭ個の送信機のアレイ３３５を含み、Ｎ及びＭは、正の整数であり、Ｎ及びＭの値は、実施形態に応じて変化する。受信クロックゲーティング（ＲＸＣＧ）モジュール３２０は、受信機のアレイ３１５に結合されており、送信クロックゲーティング（ＴＸＣＧ）モジュール３３０は、送信機のアレイ３３５に結合されている。一実施形態では、クロックは、マスタＰＣＳ３０５から転送され、マスタＰＣＳ３０５は、ＰＬＬ３１０の基準クロックとして使用される。ＰＬＬ３１０によって生成されたクロックは、チャネル３４０を介して転送され、ＰＬＬ３７５（スレーブＰＣＳ３８０の）及びダウンストリームロジックの基準クロックとして使用される。一実施形態では、マスタＰＣＳ３０５及びスレーブＰＣＳ３８０によってハーフレートアーキテクチャが利用され、クロックは、データレートの周波数の半分であり、データは、クロックの立ち上がりエッジ及び立ち下りエッジでサンプリングされる。

一実施形態では、マスタ３０５の送信機のアレイ３３５は、最も遠いレーン間で１０００ミクロン（すなわち、マイクロメートル）よりも大きい幅を有するチャネル３４０内の対応するレーンに接続されている。また、一実施形態では、マスタ３０５の受信機のアレイ３１５は、最も遠いレーン間で１０００ミクロンよりも大きい幅を有するパッケージチャネル３４０内の対応するレーンに接続されている。これは、チャネル３４０のレーン上で送信される異なるクロックのクロックエッジ間のドリフトをもたらす。

一実施形態では、同期クロックドメインクロッシングは、本明細書で説明する方法及びメカニズムのうち１つ以上を使用して、送信機のアレイ３３５にわたって達成される。例えば、送信機のアレイ３３５のレーンが１０００ミクロンよりも大きい距離だけ離れている場合であっても、同期クロックドメインクロッシングは、本明細書で提示される技術を使用して達成されると共に、（従来のアプローチと比較して）比較的少ない量のレイテンシをインタフェースに加える。一実施形態では、同期クロックドメインクロッシングを達成するために、スレーブＰＣＳ３８０のローカルクロックは、転送されたコントローラクロックと整合するようにトレーニングされる。本明細書で使用する場合、「ローカルクロック」という用語は、比較的高速のＰＬＬクロックの分割されたバージョンとして定義される。また、本明細書で使用する場合、「コントローラクロック」という用語は、チャネル（例えば、チャネル３４０）のレーンにわたって分散されたシステムオンチップ（ＳｏＣ）マスタクロックとして定義される。

一実施形態では、レーン間での送信チャネルスキューを最小にするために、１単位間隔（ＵＩ）の粒度で遅延が加えられる。一実施形態では、同期クロッシングを達成するために利用可能なタイミングマージンを増加させるために、任意のファーストインファーストアウト（ＦＩＦＯ）モードが実施される。ＦＩＦＯモードが有効にされることにより、更なるレイテンシを犠牲にして更なる遅延が利用可能である。しかしながら、これは、送信チャネルスキューを低減させるために利用可能な追加の調整範囲をもたらす。一実施形態では、トレーニングの前に、シンボル開始点がチャネル３４０の様々な送信レーンにわたって広げられる。トレーニングの後、チャネル３４０の様々な送信レーン上のシンボル開始点は、互いに１ＵＩ内で整合される。

図４を参照すると、同期クロックドメインクロッシングを達成するためにローカルクロックの位相を調整する回路４００の一実施形態のブロック図が示されている。一実施形態では、物理レイヤ（ＰＨＹ）インタフェースについて、入力されたコントローラクロックが位相において固定され、ローカルクロックは、ＰＬＬ４２０によって生成された、分割されたバージョン（分割器４２２を使用した）の高速クロックである。ローカルクロックは、クロックトレーニングユニット４２５に供給される。クロックトレーニングユニット４２５の一例は、ブロック４０５内の制御ロジックとして示される。ブロック４０５に示すように、ローカルクロックは、バレルシフタ４１５の使用により位相シフトされる。一実施形態では、複数のローカルクロックが、対応するコントローラクロックと整合するようトレーニングされ、次いで、トレーニングされたローカルクロックは、ブロック４３０に示すように１０／２シリアライザに結合される。

一実施形態では、対応するコントローラクロックに一致するようにローカルクロックの位相をトレーニングするために、２段階のトレーニング方法が実行される。第１段階では、ローカルクロックとコントローラクロックとの間の位相関係が未知である場合にトレーニングステップが実行され、コントローラクロックに対するレーン毎のローカルクロックの位相関係が確立される。トレーニング方法の第２段階では、セットアップ要件及びホールド要件を満たすように、コントローラクロックに対して各ローカルクロックの位相が調整される。

一実施形態では、同期レジスタ４１７においてローカルクロックをサンプリングするためにコントローラクロックが使用され、同期レジスタ４１７の出力は、クロックトレーニング有限状態機械（ＦＳＭ）４１０に提供される。バレルシフタ４１５を使用して、サンプラ出力（すなわち、同期レジスタ４１７の出力）が０から１になるのが検出されるまで、全ての位相にわたってローカルクロックがスウィープされる。サンプラ出力が０から１になるのが検出されると、ローカルクロックがコントローラクロックの＋／－１単位間隔（ＵＩ）内で整合されることを示す。一実施形態では、１ＵＩは、１ｘクロックの１／１０であり、１ＵＩは、クロックをスウィープするための最小分解能である。一実施形態では、低周波数位相オフセットによるデルタ値を考慮するために、クロックトレーニングＦＳＭ４１０において追加の平均化が実行される。ローカルクロックがコントローラクロックに整合されると、ローカルクロックの位相は、セットアップ要件及びホールドタイミング要件を満たすよう調整される。異なるレーンから生じるデータが比較的低いレイテンシでコントローラクロックに同期されるように、この方法が全てのレーンに対して繰り返される。また、一実施形態では、送信機及びチャネルに起因して生じたスキューを最小にするように、レーン間に遅延が加えられる。

図４に示すアプローチを使用して、フロップ毎のタイミングでデータがコントローラクロックドメインからローカルクロックドメインに渡され、それによって、従来の設計に存在するレイテンシを低減させる。タイミング図４４０は、コントローラクロックへのローカルクロックのトレーニング前タイミングの一例を示す。タイミング図４５０は、トレーニング後であって、セットアップ要件及びホールド要件を満たすようにローカルクロックがコントローラクロックに対して調整された後の、ローカルクロックとコントローラクロックとの間で達成されるタイミングの一例を示す。

図５を参照すると、同期クロックドメインクロッシングを達成するために利用可能なタイミングマージンを増加させるオプションのＦＩＦＯモードを実施する回路５００の一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステムは、潜在的に高いジッタコントローラクロックとレーン生成ローカルクロックとの間のクロックドメインクロッシングを有する。コントローラクロックは、マスタＰＣＳからの並列データ起動クロックとして使用され、レーン生成ローカルクロック（すなわち、ワードクロック）は、ＰＨＹインタフェースにおいて並列データキャプチャとして使用される。一実施形態では、コントローラクロックからレーン生成ローカルクロックへの同期クロックドメインクロッシングは、オプションのＦＩＦＯバッファによるクロックトレーニングアルゴリズムを介して達成される。トレーニングされたインタフェースでもタイミングを満たすことができないほど、予測されるコントローラクロックジッタが十分に高い場合、一実施形態では、ジッタ許容範囲を増加させるためにＦＩＦＯが使用される。一実施形態では、ジッタ許容範囲を２倍にするために、２エントリＦＩＦＯが使用される。

一実施形態では、デフォルトモードでは、予測されるコントローラクロックジッタに対する適切なタイミングマージンを保証するために、ローカルクロックは、コントローラクロックとローカルクロックとの間の初期平均差に基づいて、１ＵＩ分解能で調整される。一実施形態では、オプションのＦＩＦＯモードでは、ハーフレートバージョンのコントローラクロックは、書き込みポインタとしての役割を果たすと共に、ハーフレートバージョンのローカルクロックは、読み出しポインタとして使用される。クロックトレーニングアルゴリズムは、読み出しポインタのプログラム可能な配置のための初期平均書き込み／読み出しポインタ分離を決定する。一実施形態では、適切なタイミングマージンを保証すると共に、予測されるコントローラクロックジッタ規模に基づいて並列データキャプチャインタフェースにおいてレイテンシを最小にするために、読み出しポインタ配置は、１ＵＩ分解能で調整される。一実施形態では、ポインタ分離において適切なマージンが存在する場合、レーン毎のスキューを低減させるために、１ＵＩステップサイズでの初期のクロックトレーニングの後に読み出しポインタが更に調整される。データがローカルクロックドメインに渡されると、データは、直列化され、送信レーンを介してチャネルに提供される。

一実施形態では、入力データは、物理コーディングサブレイヤ（ＰＣＳ）５０５のドメイン内のフロップ５１０を介して供給される。コントローラクロックは、フロップ５１０のクロック入力に供給される。一実施形態では、入力データは、１０ビット幅である。しかしながら、他の実施形態では、入力データは、他のビット幅を有してもよい。同様に、他の実施形態では、回路５００における他の経路のビット幅は変化してもよい。フロップ５１０の出力は、送信マクロドメイン５０７内のフロップ５１５，５２０に並列に供給される。ハーフレートコントローラクロックは、フロップ５１５，５２０のクロック入力にクロックとして供給される。フロップ５１５、５２０の出力は、マルチプレクサ５２５の入力に供給される。マルチプレクサ５２５の出力は、フロップ５３５の入力に結合されている。１ｘレートローカルクロックは、フロップ５３５のクロック入力に結合されている。フロップ５３５の出力は、シリアライザ（図示省略）に供給される。

一実施形態では、高速５ｘレートクロックは、ワードクロックバレルシフタ５４０に入力として供給される。一実施形態では、ワードクロックバレルシフタ５４０は、ローカル１ｘレートクロックの１０個の固有位相（unique phases）を生成する。ワードクロックバレルシフタ５４０の位相調整された出力は、反転され、次いで、フロップ５３０のクロックポートに結合される。フロップ５３０の出力は、反転され、次いで、位相調整されたハーフレートローカルクロックを生成するように、フロップ５３０の入力に再度結合される。位相調整されたハーフレートローカルクロックは、マルチプレクサ５２５の選択入力に結合される。１ｘコントローラクロックは、反転され、フロップ５４５のクロック入力に結合される。フロップ５４５の出力は、反転され、次いで、ハーフレートコントローラクロックを生成するように、フロップ５４５の入力に再度結合される。回路５００（図５の）に示すフロップは、任意のタイプの適切なレジスタ（例えば、Ｄ型フリップフロップ）を使用して実装されてもよいことに留意されたい。

図６を参照すると、デシリアライザで使用するための回路６００の一実施形態の図が示されている。一実施形態では、回路６００は、２ｔｏ１０デシリアライザ（2-to-10 deserializer）の一部として実装される。２ｔｏ１０デシリアライザは、入力クロックサイクル当たり２入力ビットを受信し、出力クロックサイクル当たり１０出力ビットを生成する。しかしながら、他の実施形態では、回路６００は、サイクル当たり他の数の入力ビットを受信し、及び／又は、サイクル当たり他の数の出力ビットを生成する、他のタイプのデシリアライザによる使用のために修正されてもよい。一実施形態では、回路６００は、２ＵＩクロック位相を有する１ＵＩ粒度を有する２ｔｏ１０デシリアライザの一部としてシンボルロッキングを実行する。一実施形態では、シンボルロッキングは、２つの別個の機能ユニット間のリンクに対するリンクトレーニングの一部として実行される。この技術の使用により、入力される非直列化（デシリアライズ）されたデータは、比較的低いレイテンシで正確なシンボルに再整合される。一実施形態では、このシンボルロッキング技術の使用に関与する２つの態様が存在する。第１の態様は、バレルシフトされたクロック位相を使用して、入力された直列（シリアル）データを非直列化させている。第２の態様は、正確なシンボルを取得するために、入力された直列化されたデータを異なる方法で取り込む。

回路６００に示すように、入力された直列データは、フロップ６１５Ａ～Ｂによってハーフレートクロックの両方のエッジ上でサンプリングされ、２ビットのデータを取得するために、マルチプレクサ６２０，６２２を介してフロップ６４５に渡される。一実施形態では、非直列化の後、データは、ローカルクロックドメインにあり、コントローラクロックドメインに再度移される。これは、図４の議論において上述したように、同期クロックドメインクロッシングによって達成される。一実施形態では、スレーブのコントローラクロックは、マスタから転送された基準クロックを有するローカルＰＬＬから導出される。

回路６００の動作について、入力データは、チャネル６０５から受信され、２つの組のフロップ６１５Ａ～Ｂに結合される。クロック生成ユニット６１０は、フロップ６１５Ａの入力に結合された０度の位相を有する第１のクロックを生成する。また、クロック生成ユニット６１０は、フロップ６１５Ｂの入力に結合された１８０度の位相を有する第２のクロックを生成する。フロップ６１５Ｂの入力に結合された１８０度の位相の第２のクロックは、フロップ６１５Ａの入力に結合された０度の位相の第１のクロックに対して１８０度位相が異なっている。フロップ６１５Ａの出力は、Ｄａｔａ１とラベル付けされ、マルチプレクサ６２０，６２２の「１」入力に結合される。フロップ６１５Ｂの出力は、Ｄａｔａ０とラベル付けされ、マルチプレクサ６２０，６２２の「０」入力に結合される。マルチプレクサ６２０，６２２の選択信号は、シフトデータカウンタ６２５によって生成され、シフトデータカウンタ６２５は、奇数カウントに対してフリップする。

シンボル回転が必要であるかどうかをチェックするロジック６３０は、クロックを回転させるためのシフトデータを生成する。ロジック６３０からの出力は、シフトデータカウンタ６２５及びバレルシフタ６３５に結合される。５ｘレートクロックも、バレルシフタ６３５に結合される。バレルシフタ６３５は、５ｘレートクロック入力に基づいて、異なる位相を有する複数の１ｘレートクロックを生成する。バレルシフタ６３５によって生成された異なる位相を有する複数の１ｘクロックは、フロップ６４５間で異なるフロップに供給される。フロップ６４５の出力は、フロップ６５０の入力に結合される。フロップ６５０は、ローカルクロックでクロックされ、フロップ６５０の出力は、コントローラクロックでクロックされるフロップ６５５に結合される。奇数シフトの場合、「０」フロップ６４５からのサンプルが遅延され、よって、入力されたビットによってデータが上書きされないことを保証するために、追加のフロップ６４０が存在する。

図７を参照すると、デシリアライザにおいてバレルシフタを用いてシンボルロッキングを実行するタイミング図７００が示されている。タイミング図７００は、（図６の）回路６００を使用して、入力された直列データがサンプリングされるタイミングの一例を表すことを意図している。一実施形態では、サンプラからのデータは、タイミング図７００に示すように、マルチプレクサ選択時に０／１ＵＩ遅延を達成するために、２ビットのデータとして多重化される。２ビットのデータは、ずれたクロック位相で１０ビットレジスタに直列に入力される。１０ビットレジスタから、ローカルクロックで出力がサンプリングされる。次に、非直列化されたデータは、正確なシンボルタイミングを達成するためにデータを回転する必要があるかどうかを推測するように分析される。タイミング図７００の例について行７１０に示すように、入力されたデータは、ａ７：０ビット及びｘ９：８ビットとして、元の位相調整されていないクロックタイミングでサンプリングされ、「ａ」は、現在のシンボルであり、「ｘ」は、前のシンボルである。正確なシンボルを有するために、ａ９：０ビットとして入力データをサンプリングすることが目標である。行７１０に示すように、次のシンボルは、ｂ７：０ビット及びａ９：８ビットとしてサンプリングされる。

図８を参照すると、バレルシフタが単一のステップのシンボル回転を実行した後の時点のタイミング図８００が示されている。タイミング図８００は、単一のシンボル回転ステップが実行された後の或る実施形態についての（図６の）回路６００のタイミングを表すことを意図している。タイミング図８００と（図７の）タイミング図７００との間の相違は、シンボル回転を実行する効果を示す。タイミング図８００では、奇数レジスタのクロックに対して位相がシフトされている。レジスタ９は、前のレジスタ０から位相タイミングを取得し、レジスタ１は、前のレジスタ２の位相タイミングを取得し、レジスタ３は、前のレジスタ４の位相タイミングを取得する、等である。したがって、レジスタの半分は、それらのクロックを２ＵＩだけ右にシフトさせる。レジスタの半分のクロックが右にシフトされる間、ローカルクロックは、同一のままである。２ＵＩ位相シフトの後、ａ８：０及びｘ９は、行８１０に示すようにサンプリングされたデータである。奇数シフトの場合、フロップ０からのサンプルが遅延されるので、データが最新の入力ビットａ９によって上書きされないように、追加のフロップ０＿ｄｅｌａｙが存在する。

図９を参照すると、バレルシフタが第２のステップだけシンボル回転を実行した後の時点のタイミング図９００が示されている。タイミング図９００は、或る特定の実施形態について、クロック位相が第２のシンボル回転ステップだけシフトされた後の（図６の）回路６００を表すことを意図している。タイミング図９００と（図８の）タイミング図８００との間の相違は、第２のシンボル回転ステップを実行する効果を示す。（図７の）タイミング図７００の最初に示す例では、正確なシンボルをサンプリングするために２つのシンボル回転ステップが必要とされる。したがって、レジスタの半分の第１のステージのクロック位相は、正確なシンボルを達成するために、バレルシフタによって２倍回転する。また、偶数の回転は、ローカルクロックを２ＵＩステップだけ移動させる。図９００では、実質的に２ＵＩシフトが発生しており、データがａ９：０になり、マルチプレクサ６２０，６２２が再度シフトされる。この技術により、レイテンシを生じさせることなく、シンボルウィンドウを正確な数のＵＩステップだけ移動することによって、シンボルがロックされる。図８００，９００に示すように、クロック毎に２ＵＩだけ移動させることによって、位相が１ＵＩにおいてシフトされている。

図１０を参照すると、最小レイテンシでリンク全体のデスキューを実行する一実施形態の状態図１０００が示されている。一実施形態では、方法は、受信物理レイヤ（ＰＨＹ）インタフェースにおけるリンクトレーニングのための状態図１０００に従って実装される。レーン上のシンボルを整合するように複数のレーンのレーン毎にシンボルアイの位置を決定するのと同時に、同期データ転送を達成するようにそれらをデスキューする方法が実行される。「シンボルアイ」は、リンクのデータレーン上でのビット遷移に基づく、シンボルのデータ有効周期を指す。従来のアプローチでは、デスキューのためのソース同期クロックスキームは、正確なシンボルを捕捉するためのタイミングを単純化する追加のステージを使用し、追加のステージは、比較的高いレイテンシを生じさせる。しかしながら、状態図１０００に関連する方法を使用すると、従来のアプローチと比較して、レイテンシがかなり低減する。一実施形態では、状態図１０００に関連するアプローチは、上述した同期クロックドメインクロッシングスキームと共に、２ＵＩクロック位相を有する１ＵＩ粒度による２ｔｏ１０デシリアライザによるシンボルロッキングスキームを使用する。

リンクトレーニングの前に、コントローラクロックへのローカルクロックタイミングがタイミングウィンドウの先頭にあるように（すなわち、最大ホールド時間、最小セットアップ時間を満たすように）各レーンをトレーニングするために、同期クロックドメインクロッシングスキームが使用される。このステップは、リンクが確立されるまで繰り返される。本明細書で使用するように、「タイミングウィンドウ」という用語は、対応するデータが有効である期間として定義される。タイミングウィンドウは、データ信号のリーディングエッジ及びトレーリングエッジによって定義される。次いで、リンクが確立された後に、各レーンがチェックされ、以下の何れかのオプションが使用される。全てのレーンが正確なシンボルを有していない場合、状態図１０００は、リセット状態１００５からアウトアイ状態１０１５に移動する。アウトアイ状態１０１５では、各レーンは、バレルシフタを使用して１ステップだけシンボル回転され、コントローラクロックも、確立されたタイミング関係を維持するように、１ステップだけ回転される。次いで、全てのレーンがチェックされる。いくつかのレーンがシンボルロックされている場合、状態図は、状態１０１０に移動する。状態１０１０では、シンボルロックされていないレーンについてのローカルクロックは、１ＵＩだけシフトされる。一実施形態では、シンボルロックされていないレーンは、バレルシフタを使用して、１ＵＩだけシフトされる。コントローラクロックが静的であるため、コントローラクロックとローカルクロックとの間のタイミング関係について、セットアップ時間が１ＵＩだけ増加し、ホールド時間が１ＵＩだけ増加する。これは、全てのレーンがタイミングマージンウインドウまでシンボルロックされるまで継続される。タイミングマージンウインドウに到達するまでに一部のレーンが未だシンボルロックされない場合には、状態図１０００は、リセット状態１００５に再度移動する。そうでなければ、全てのレーンがシンボルロックされる場合、状態図１０００は、ロック状態１０３０に移動する。

リセット状態１００５では、いくつかのレーンがシンボルロックされている場合、状態図１０００は、状態１０１０に移動する。状態図１０００は、状態１０１０から分析状態１０２５に移動する。次いで、状態図１０００は、ビギンエンドアイ（ｂｅｇｉｎ＿ｅｎｄ＿ｅｙｅ）状態１０２０に移動し、ビギンエンドアイ状態１０２０では、シンボル整合されたレーンに対してローカルクロックがシフトされる。この方法は、タイミングウィンドウの最後（すなわち、最小ホールド時間、最大セットアップ時間）に到達するまで使用される。タイミングウィンドウの最後に、全てのロックされたレーン及びコントローラクロックは、誤った回転を補償するよう回転される。新たにロックされたレーンがデスキューされたシンボルに対してロックされる場合、最新のロックされたレーン及びコントローラクロックを除く既存のロックされたレーンは、誤った回転を補償するように回転される。

図１１を参照すると、４個の通信レーン１１０５Ａ～Ｄにわたるシンボルアイ開始点の一実施形態の図１１００が示されている。レーン１１０５Ａ～Ｄは、通信チャネルの一部として含まれる任意の数のレーンを表す。４個のレーンが図１１に示されているが、この数は、説明のための一例としての役割を果たすことを意図していることを理解されたい。他の実施形態は、他の数のレーンを有してもよく、複数のレーンにわたってシンボルアイを整合するために、本明細書で説明する技術を使用することができる。レーン１１０５Ａ～Ｄについてのシンボルアイは、レーン１１０５Ａ～Ｄ内で網掛け長方形として示されている。

レーン１１０５Ａ～Ｄに接続されたトレースの長さが一致していないこと、及び／又は、他の要因により、各レーンのシンボルアイは、通常、トレーニング前には異なるレーン１１０５Ａ～Ｄで異なる。リセットのためのインアイ（ＩＮ＿ＥＹＥ）開始点は、状態図１０００（図１０の）に関連する方法を実行する制御ロジックの一実施形態の例を表すように、図１１００の最上部に示されている。制御ロジックは、整合されていないレーンに対してローカルクロックを回転させることによって、レーン１１０５Ａ～Ｄ毎にシンボルアイを追跡することを試みる。制御ロジックが全てのレーンに対してシンボルアイを追跡する前にレーンのエンドアイ（ＥＮＤ＿ＥＹＥ）ポイントに到達する場合、制御ロジックは、レーン１１０５Ａ～Ｄ上で次のシンボルが受信されるときにリセットし、再開する。トレーニングの目的は、各レーンのシンボルアイが他のレーンのシンボルアイと整合するように、レーン１１０５Ａ～Ｄのローカルクロックの位相を調整することである。

図１２を参照すると、クロックジッタを考慮するために、タイミングマージンを増加させる２エントリＦＩＦＯ回路１２００の一実施形態の図が示されている。一実施形態では、データは、チャネルから受信され、サンプラに提供され、サンプラクロックは、高速ＰＬＬクロック（ワードクロックと比較して）である。データが正確にサンプリングされることを保証するために、入力された直列ビットストリームと高速ＰＬＬクロックとの間のロックを確立するクロックデータリカバリ（ＣＤＲ）により開始して、様々なアルゴリズムが実行されている。一実施形態では、ロックを確立した後、入力ビットストリームは、並列データに非直列化される。一実施形態では、入力直列ビットストリームは、１０ビット並列データに非直列化される。しかしながら、他の実施形態では、他の数のビットの並列データが生成される。

一実施形態では、非直列化の後、データは、ローカルクロックドメインにあり、コントローラクロックドメインに移動される必要がある。一実施形態では、これは、上述した同期クロックドメインクロッシング技術を使用し、且つ、回路１２００を使用することによって達成される。一実施形態では、ローカルクロック（すなわち、ワードクロック）と潜在的に高ジッタのコントローラクロックとの間のクロックドメインクロッシングは、２エントリＦＩＦＯ回路１２００により達成される。ハーフレートローカルクロックは、書き込みポインタとして使用され、ハーフレートバージョンのコントローラクロックは、読み出しポインタとしての役割を果たす。書き込みポインタ及びローカルクロックの両方は、共通の高速クロックから生成される。一実施形態では、書き込みポインタ配置は、１ＵＩ分解能で調整される。

一実施形態では、入力直列データは、フロップ１２０５Ａ～Ｎの入力に結合される。一実施形態では、入力データは、１０個の入力レーンを含む。しかしながら、他の実施形態では、フロップ１２０５Ａ～Ｎの数及び回路１２００の他のコンポーネントのビット幅を調整することによって、他の数の入力レーンが回路１２００によってサポートされてもよい。一実施形態では、ワードクロックバレルシフタ１２０７は、５つの固有位相及び２ＵＩ分解能を有する１ｘレートクロック出力を生成するためにワードクロックバレルシフタ１２０７が使用する高速５ｘレートクロックを受信する。異なる位相を有するそれらの１ｘレートクロックは、フロップ１２０５Ａ～Ｎのクロックポートに結合される。フロップ１２０５Ａ～Ｎへのデータ入力は、位相シフトされたクロックを使用してサンプリングされる。

一実施形態では、フロップ１２０５Ａ～Ｎからの出力は、フロップ１２１０の入力ポートに結合される。ワードクロックバレルシフタ１２０７は、フロップ１２１０のクロックポートに結合されるローカル１ｘレートクロックを生成する。フロップ１２１０の出力は、フロップ１２１５，１２２０の入力ポートに結合される。高速５ｘレートクロックは、書き込みポインタジェネレータ１２４０に結合される。書き込みポインタジェネレータ１２４０は、フロップ１２１５のクロックポートに結合されるハーフレートローカルクロックを生成する。書き込みポインタジェネレータ１２４０のハーフレートローカルクロックは、ネゲートされ、フロップ１２２０のクロックポートに結合される。フロップ１２１５の出力は、マルチプレクサ１２２５の「０」入力に結合され、フロップ１２２０の出力は、マルチプレクサ１２２５の「１」入力に結合される。フロップ１２４５によって生成されたハーフレートコントローラクロックは、マルチプレクサ１２２５の選択ポートに結合される。マルチプレクサ１２２５の出力レーンは、フロップ１２３５の入力ポートに結合される。１ｘレートコントローラクロックは、フロップ１２３５のクロックポートに結合される。フロップ１２３５からの並列データ出力は、更なる処理のためにコントローラ（図示省略）又は他のコンポーネントに供給される。

図１３を参照すると、ローカルクロックをグローバルクロックと整合するようにトレーニングを実行する方法１３００の一実施形態が示されている。説明のために、この実施形態におけるステップ及び図１４のステップは、順番に示されている。しかしながら、説明する方法の様々な実施形態では、説明する要素のうち１つ以上が、同時に実行され、図示した順序と異なる順序で実行され、完全に省略されることに留意されたい。必要に応じて他の追加の要素も実行される。本明細書で説明する様々なシステム又は装置の何れも、方法１３００を実施するように構成されている。

回路は、グローバルクロック信号及びデータ信号を受信する（ブロック１３０５）。グローバルクロックは、本明細書では「コントローラクロック」とも呼ばれ得ることに留意されたい。いくつかの実施形態では、回路は、複数のグローバルクロック及び複数のデータ信号を受信する。一実施形態では、グローバルクロック及びデータ信号は、受信機能ユニットとは別の機能ユニットにおいて生成される。また、回路は、ローカルクロック信号を生成する（ブロック１３１０）。例えば、一実施形態では、回路は、ローカルＰＬＬを使用してローカルクロック信号を生成する。

回路は、バレルシフタを用いて１ＵＩステップでローカルクロックを位相にわたってスウィープすると共に、エッジ遷移を検出するように、グローバルクロックによってクロックされたレジスタによりローカルクロックをサンプリングする（ブロック１３１５）。一実施形態では、レジスタの出力は、エッジ遷移を検出する制御ロジックに結合される。一実施形態では、制御ロジックは、有限状態機械（ＦＳＭ）を含む。一実施形態では、エッジ遷移は、立ち上がりエッジ遷移（すなわち、低電圧から高電圧への）である。次に、制御ロジックは、エッジ遷移を検出したことに応じて、ローカルクロックがグローバルクロックと整合していると判別する（ブロック１３２０）。次いで、ローカルクロックの位相は、セットアップ要件及びホールドタイミング要件を満たすように、グローバルクロックに対して調整される（ブロック１３２５）。次に、データ信号は、位相調整されたローカルクロックを使用してサンプリングされる（ブロック１３３０）。次いで、サンプリングされたデータは、追加の処理及び／又は記憶のために後続のステージに提供される（ブロック１３３５）。一実施形態では、サンプリングされたデータは、デシリアライザに提供される。ブロック１３３５の後、方法１３００は終了する。

図１４を参照すると、複数のレーンに対して同期クロスドメインクロッシングを達成する方法の一実施形態が示されている。回路は、複数のデータ信号及び複数の対応するグローバルクロック信号を受信する（ブロック１４０５）。また、回路は、複数のローカルクロック信号を生成する（ブロック１４１０）。例えば、一実施形態では、回路は、異なるローカルＰＬＬを使用して各ローカルクロック信号を生成する。回路は、バレルシフタを用いて１ＵＩステップにおける位相にわたって各ローカルクロックをスウィープすると共に、エッジ遷移を検出するように、対応するグローバルクロックによってクロックされたレジスタによりローカルクロックをサンプリングする（ブロック１４１５）。一実施形態では、レジスタの出力は、エッジ遷移を検出する制御ロジックに結合される。一実施形態では、制御ロジックは、有限状態機械（ＦＳＭ）を含む。一実施形態では、エッジ遷移は、立ち上がりエッジ遷移（すなわち、論理「０」から論理「１」への）である。

次に、制御ロジックは、エッジ遷移を検出したことに応じて、各ローカルクロックが対応するグローバルクロックと整合していると判別する（ブロック１４２０）。次いで、各ローカルクロックの位相は、セットアップ要件及びホールドタイミング要件を満たすように、対応するグローバルクロックに対して調整される（ブロック１４２５）。次に、各データ信号は、対応する位相調整されたローカルクロックを使用してサンプリングされる（ブロック１４３０）。次いで、サンプリングされたデータは、追加の処理及び／又は記憶のために後続のステージに提供される（ブロック１４３５）。一実施形態では、サンプリングされたデータは、デシリアライザに提供される。ブロック１４３５の後、方法１４００は終了する。

図１５を参照すると、低減したレイテンシで複数のレーンにわたってデスキューする方法１５００の一実施形態が示されている。複数のレーンの各々は、タイミングウィンドウの最初に（すなわち、最大ホールド時間、最小セットアップ時間）各ローカルクロックをグローバルクロックと同期させるようにトレーニングされる（ブロック１５０５）。一実施形態では、（図１４の）方法１４００は、ブロック１５０５を実施するよう実行される。次に、各レーンのシンボルタイミングがチェックされる（ブロック１５１０）。何れのレーンも正確なシンボル整合を有していない場合（条件ブロック１５１５：「レーンなし」）、各レーンは、単一のステップだけシンボル回転される（ブロック１５２０）。一実施形態では、単一のステップだけ各レーンをシンボル回転させることは、１つおきのクロック（ずれた位相を有するレーンのバレルシフタにより生成されたクロック）を単一単位間隔だけシフトすることを含む。ずれた位相を有するバレルシフタにより生成されたクロックは、レーンから捕捉されたデータサンプルを非直列化するフロップの第１の列に提供される。ブロック１５２０の後、方法１５００は、ブロック１５１０に戻る。

レーンのいくつかが正確なシンボル整合を有する場合（条件ブロック１５１５：「いくつかのレーン」）、ロックされていないレーンは、単一のステップだけシンボル回転される（ブロック１５２５）。一実施形態では、ブロック１５２０，１５２５は、（図６の）回路６００を使用して実行される。ブロック１５２５の後、タイミングウィンドウの最後に到達した場合（条件ブロック１５３０：「はい」）、全てのロックされたレーン及びグローバルクロックは、誤った回転を補償するように回転される（ブロック１５３５）。ブロック１５３５の後、方法１５００は、ブロック１５１０に戻る。タイミングウィンドウの最後に到達していない場合（条件ブロック１５３０：「いいえ」）、方法１５００は、ブロック１５２５に戻る。全てのレーンが正確なシンボル整合を有する場合（条件ブロック１５１５：「全てのレーン」）、方法１５００は終了する。

図１６を参照すると、回路表現１６０５を記憶する非一時的なコンピュータ可読記憶媒体１６００の一実施形態を示すブロック図が示されている。一実施形態では、回路製造システム１６１０は、非一時的なコンピュータ可読記憶媒体１６００に記憶された回路表現１６０５を処理し、回路表現１６０５に基づいて、任意の数の集積回路１６１５Ａ～Ｎを製造する。

非一時的なコンピュータ可読記憶媒体１６００は、様々な適切なタイプのメモリデバイス又は記憶装置の何れかを含んでもよい。媒体１６００は、インストール媒体（例えば、サムドライブ、ＣＤ－ＲＯＭ）、コンピュータシステムメモリ若しくはランダムアクセスメモリ（例えば、ＤＲＡＭ、ＤＤＲ ＲＡＭ、ＳＲＡＭ、ＥＤＯ ＲＡＭ、Ｒａｍｂｕｓ ＲＡＭ）、不揮発性メモリ（例えば、フラッシュ、磁気媒体、ハードドライブ、光学記憶装置）、レジスタ、又は、他のタイプのメモリ素子であってもよい。媒体１６００は、他のタイプの非一時的なメモリと共に、これらの何れかの組み合わせを含んでもよい。媒体１６００は、異なる位置に存在する（例えば、ネットワークを介して接続された異なるコンピュータシステムにおける）２つ以上のメモリ媒体を含んでもよい。

様々な実施形態では、回路表現１６０５は、これらに限定されないが、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、ＳｙｓｔｅｍＣ、Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ、ＲＨＤＬ等のハードウェア記述言語を含む、様々な適切なコンピュータ言語の何れかを使用して指定される。回路表現１６０５は、集積回路１６１５Ａ～Ｎのうち１つ以上の少なくとも一部を製造するために、回路製造システム１６１０によって使用可能である。回路表現１６０５のフォーマットは、少なくとも１つの回路製造システム１６１０によって認識可能である。いくつかの実施形態では、回路表現１６０５は、集積回路１６１５Ａ～Ｎの合成及び／又はレイアウトを指定する１つ以上のセルライブラリを含む。

回路製造システム１６１０は、集積回路を製造するように構成された様々な適切な素子の何れかを含む。これは、例えば、半導体材料を堆積させる（例えば、マスキングを含むことができるウェハー上に）素子、材料を除去する素子、堆積された材料の形状を変える素子、材料を変更する（例えば、材料をドープし、又は、紫外線加工を使用して、比誘電率を変更することによって）素子等を含んでもよい。また、回路製造システム１６１０は、正確な動作のために製造された回路のテストを実行してもよい。

様々な実施形態では、集積回路１６１５Ａ～Ｎは、本明細書で説明する機能の何れかを実行することを含むことができる、回路表現１６０５によって指定された回路設計に従って動作する。例えば、集積回路１６１５Ａ～Ｎは、本明細書で示す回路に示される様々な要素及び／又は本明細書で示す回路の複数のインスタンスの何れかを含んでもよい。更に、集積回路１６１５Ａ～Ｎは、他の構成要素と共に、本明細書で説明する様々な機能を実行してもよい。例えば、集積回路１６１５Ａ～Ｎは、供給電圧を提供するように構成された電圧供給回路に結合されてもよい（例えば、電圧供給装置自体を含むこととは反対に）。更に、本明細書で説明する機能は、複数の接続された集積回路によって実行されてもよい。

本明細書で使用するように、「回路の設計を指定した回路表現…」という形式のフレーズは、要素を満たすために問題の回路が製造されなければならないことを示唆するわけではない。むしろ、このフレーズは、回路表現が、製造されると、指定された動作を実行するように構成されるか、指定されたコンポーネントを含むことを記述していることを示す。

様々な実施形態では、プログラム命令は、本明細書で説明する方法及び／又はメカニズムを実装するために使用される。例えば、ハードウェアの動作や設計を記述するプログラム命令が書き込まれる。一実施形態では、このようなプログラム命令は、Ｖｅｒｉｌｏｇ等のハードウェア設計言語（ＨＤＬ）によって表される。様々な実施形態では、プログラム命令は、様々な非一時的なコンピュータ可読記憶媒体の何れかに記憶される。記憶媒体は、使用中宇にコンピューティングシステムによってアクセス可能であり、回路製造、プログラム実行又は他のために、プログラム命令をコンピューティングシステムに供給する。一般的に、このようなコンピューティングシステムは、少なくとも１つのメモリと、プログラム命令を実行するように構成された１つ以上のプロセッサと、を含む。

上述した実施形態は、実施形態の非限定的な例に過ぎないことを強調しておきたい。上記の開示が完全に認識されると、多数の変形及び修正が当業者にとって明らかになるであろう。以下の特許請求の範囲は、全てのこのような変形及び修正を包含すると解釈されることが意図される。

Claims (20)

1. 複数の通信レーンと、
   制御ロジックと、を備え、
   前記制御ロジックは、
   前記複数の通信レーンの各々のレーンが正確なシンボル整合を有するかどうかを判別することと、
   前記複数の通信レーンの全てが不正確なシンボル整合を有すると判別したことに応じて、各々のレーンを単一のステップだけシンボル回転させることと、
   前記複数の通信レーンの全てではないが一部が正確なシンボル整合を有すると判別したことに応じて、不正確なシンボル整合を有するレーンを単一のステップだけシンボル回転させることと、
   前記複数の通信レーンの全てが正確なシンボル整合を有すると判別したことに応じて、複数のローカルクロックを使用して複数のデータ信号をサンプリングして、複数のデータシーケンスを生成することと、
   を行うように構成されている、
   回路。
2. 前記制御ロジックは、前記複数の通信レーンの全てが正確なシンボル整合を有する前に第１のタイミングウィンドウの終わりに到達したと判別したことに応じて、
   正確なシンボル整合を有するレーンをシンボル回転させ、対応するグローバルクロックの位相を調整して、誤ったシンボル回転を補償することと、
   第２のタイミングウィンドウの最初に、前記複数の通信レーンの各々のレーンが正確なシンボル整合を有するかどうかを判別することと、
   を行うように構成されている、
   請求項１の回路。
3. 前記回路は、
   前記複数の通信レーンのレーン毎のバレルシフタであって、各バレルシフタは、入力データサンプルを非直列化するために、ずれた位相を有する複数のクロックを生成するように構成されている、バレルシフタと、
   レーン毎の複数の列のレジスタであって、前記ずれた位相を有する複数のクロックは、前記入力データサンプルをサンプリングするためのレジスタの第１の列に結合されている、複数の列のレジスタと、をさらに備える、
   請求項１の回路。
4. 前記レジスタの第１の列からの出力は、レジスタの第２の列の入力に結合されており、前記レジスタの第２の列の各レジスタは、前記レーンの対応するローカルクロックによってクロックされる、
   請求項３の回路。
5. 前記レーンを単一のステップだけシンボル回転させることは、前記ずれた位相を有する複数のクロックの１つおきのクロックの位相を単一単位間隔だけシフトすることを含む、
   請求項３の回路。
6. 前記制御ロジックは、
   前記複数のレーンの各々のレーンが正確なシンボル整合を有するかどうかを判別する前に、タイミングウィンドウの最初に、前記レーンのローカルクロックを対応するグローバルクロックと同期させるように各々のレーンをトレーニングするように構成されている、
   請求項１の回路。
7. 前記タイミングウィンドウの最初に、前記レーンのローカルクロックを対応するグローバルクロックと同期させるように各々のレーンをトレーニングすることは、
   所定のレジスタを用いて、前記対応するグローバルクロックで前記ローカルクロックをサンプリングすることと、
   所定のバレルシフタを使用して、エッジ遷移が検出されるまで前記ローカルクロックを位相にわたってスウィープすることと、
   前記エッジ遷移を検出したことに応じて、前記ローカルクロックが前記対応するグローバルクロックと整合することを判別することと、
   前記レーン上でデータ信号をサンプリングするためのセットアップ要件及びホールドタイミング要件を満たすように、前記ローカルクロックの位相を調整することと、を含む、
   請求項６の回路。
8. 前記複数のレーンの各々のレーンが正確なシンボル整合を有するかどうかを判別することと、
   前記複数のレーンの全てが不正確なシンボル整合を有すると判別したことに応じて、各々のレーンを単一のステップだけシンボル回転させることと、
   前記複数のレーンの全てではないがいくつかが正確なシンボル整合を有すると判別したことに応じて、不正確なシンボル整合を有するレーンを単一のステップだけシンボル回転させることと、
   前記複数のレーンの全てが正確なシンボル整合を有すると判別したことに応じて、複数のローカルクロックを使用して複数のデータ信号をサンプリングして、複数のデータシーケンスを生成することと、を含む、
   方法。
9. 前記方法は、前記複数の通信レーンの全てが正確なシンボル整合を有する前に第１のタイミングウィンドウの終わりに到達したと判別したことに応じて、
   正確なシンボル整合を有するレーンをシンボル回転させ、対応するグローバルクロックの位相を調整して、誤ったシンボル回転を補償することと、
   第２のタイミングウィンドウの最初に、前記複数の通信レーンの各々のレーンが正確なシンボル整合を有するかどうかを判別することと、をさらに含む、
   請求項８の方法。
10. 前記複数のレーンのレーン毎のバレルシフタを用いて、入力データサンプルを非直列化するために、ずれた位相を有する複数のクロックを生成することと、
    前記入力データサンプルをサンプリングするためのレーン毎のレジスタの第１の列によって、前記ずれた位相を有する複数のクロックを受信することと、をさらに含む、
    請求項８の方法。
11. レジスタの第２の列の入力において、前記レジスタの第１の列からの出力を受信することをさらに含み、前記レジスタの第２の列の各レジスタは、前記レーンの対応するローカルクロックによってクロックされる、
    請求項１０の方法。
12. 前記レーンを単一のステップだけシンボル回転させることは、前記ずれた位相を有する複数のクロックの１つおきのクロックの位相を単一単位間隔だけシフトすることを含む、
    請求項１０の方法。
13. 前記方法は、前記複数のレーンの各々のレーンが正確なシンボル整合を有するかどうかを判別する前に、タイミングウィンドウの最初に、前記レーンのローカルクロックを対応するグローバルクロックと同期させるように各々のレーンをトレーニングすることを含む、
    請求項８の方法。
14. 前記タイミングウィンドウの最初に、前記レーンのローカルクロックを対応するグローバルクロックと同期させるように各々のレーンをトレーニングすることは、
    所定のレジスタを用いて、前記対応するグローバルクロックで前記ローカルクロックをサンプリングすることと、
    所定のバレルシフタを使用して、エッジ遷移が検出されるまで前記ローカルクロックを位相にわたってスウィープすることと、
    前記エッジ遷移を検出したことに応じて、前記ローカルクロックが前記対応するグローバルクロックと整合することを判別することと、
    前記レーン上でデータ信号をサンプリングするためのセットアップ要件及びホールドタイミング要件を満たすように、前記ローカルクロックの位相を調整することと、を含む、
    請求項１３の方法。
15. 第１の機能ユニットと、
    複数の通信レーンを有するチャネルと、
    前記チャネルを介して前記第１の機能ユニットに結合された第２の機能ユニットと、を備え、
    前記第１の機能ユニットは、
    前記複数の通信レーンの各々のレーンが正確なシンボル整合を有するかどうかを判別することと、
    前記複数のレーンの全てが不正確なシンボル整合を有すると判別したことに応じて、各々のレーンを単一のステップだけシンボル回転させることと、
    前記複数の通信レーンの全てではないが一部が正確なシンボル整合を有すると判別したことに応じて、不正確なシンボル整合を有するレーンを単一のステップだけシンボル回転させることと、
    前記複数の通信レーンの全てが正確なシンボル整合を有すると判別したことに応じて、複数のローカルクロックを使用して複数のデータ信号をサンプリングして、複数のデータシーケンスを生成することと、
    を行うように構成されている、
    システム。
16. 前記第１の機能ユニットは、前記複数の通信レーンの全てが正確なシンボル整合を有する前に第１のタイミングウィンドウの終わりに到達したと判別したことに応じて、
    正確なシンボル整合を有するレーンをシンボル回転させ、対応するグローバルクロックの位相を調整して、誤ったシンボル回転を補償することと、
    第２のタイミングウィンドウの最初に、前記複数の通信レーンの各々のレーンが正確なシンボル整合を有するかどうかを判別することと、
    を行うように構成されている、
    請求項１５のシステム。
17. 前記第１の機能ユニットは、
    前記複数の通信レーンのレーン毎のバレルシフタであって、各バレルシフタは、入力データサンプルを非直列化するために、ずれた位相を有する複数のクロックを生成するように構成されている、バレルシフタと、
    レーン毎の複数の列のレジスタであって、前記ずれた位相を有する複数のクロックは、前記入力データサンプルをサンプリングするためのレジスタの第１の列に結合されている、複数の列のレジスタと、をさらに備える、
    請求項１５のシステム。
18. 前記レジスタの第１の列からの出力は、レジスタの第２の列の入力に結合されており、前記レジスタの第２の列の各レジスタは、前記レーンの対応するローカルクロックによってクロックされる、
    請求項１７のシステム。
19. 前記レーンを単一のステップだけシンボル回転させることは、前記ずれた位相を有する複数のクロックの１つおきのクロックの位相を単一単位間隔だけシフトすることを含む、
    請求項１７のシステム。
20. 前記第１の機能ユニットは、
    前記複数のレーンの各々のレーンが正確なシンボル整合を有するかどうかを判別する前に、タイミングウィンドウの最初に、前記レーンのローカルクロックを対応するグローバルクロックと同期させるように各々のレーンをトレーニングするように構成されている、
    請求項１５のシステム。

Images