JP2014140090A - 信号伝送方式及び送信装置 - Google Patents

Abstract

【課題】データ信号に重畳するクロックの周波数、エネルギーを低減することにより、差動駆動方式におけるＥＭＩ削減を図る信号伝送方式を提供する。
【解決手段】クロック信号（パラレルＣＫ）と複数のデータ信号（Ｄ_０〜Ｄ_５）とを重畳した信号（ＣＤ）を、正負二つの差動信号（Ｓ_０）によって伝送する信号伝送方式であって、クロック信号は、伝送すべき複数のデータ信号各々の転送レートを規定する基準クロック信号であり、複数のデータをクロック信号の転送レートで送信することを特徴とする。
【選択図】図１

Description

本発明は、信号伝送方式及び送信装置に関する。

液晶表示パネル等の表示装置を駆動するドライバ部と、ドライバ部にデータを送信するタイミング制御部との間の伝送において、ＲＳＤＳ（Ｒｅｄｕｃｅｄ Ｓｗｉｎｇ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）などの差動駆動方式が用いられている。また、主に映像信号等を、半導体集積回路間で伝送する際、或いは信号処理回路基板及び機器間で伝送する際、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）などの差動駆動方式が用いられている。

このような差動駆動方式は、一つの信号を、極性が反対となる一対の差動信号として二つの信号線で伝送する方式である。そのため、かかる差動駆動方式においては、受信部は一対の差動信号のレベル差で送信部からの差動信号を認識し、個々の信号線の振幅の倍を有する振幅の信号として差動信号を認識できる。つまり、差動駆動方式では、個々の信号線の振幅を小さくすることができる。このように、差動駆動方式においては、信号線の振幅を小さくすることができるため、差動信号線から発生する電磁波エネルギーを小さくすることができる。また、差動駆動方式においては、差動信号が対になっているので、信号線から発生する電磁波が互いに打ち消しあう。そのため、差動駆動方式において、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁波干渉）が削減される。また、差動増幅方式は、受信部が一対の差動信号のレベル差で信号を認識するので、ある程度ノイズにも強い。

図２０は、上述した従来の差動信号伝送におけるクロック信号ＣＫとデータ信号Ｄａｔａの信号形態を示す図である。差動駆動方式において、図２０に示すクロック信号ＣＫとデータ信号Ｄａｔａとを送信ため、少なくとも二対の差動伝送線が必要となる。また、差動駆動方式において、送信部と受信部のインターフェースレベルが異なる場合、あるいはＧＮＤレベルが異なる場合など、受信部における信号接続に関して、コンデンサを介してＡＣ結合で接続される場合が多く存在する。ＡＣ結合で接続される場合、受信部と送信部はコンデンサを介して接続されるため、差動信号のＤＣ成分は伝達されない。ＡＣ結合の場合に、正しく差動信号を伝達するためには、ＤＣ的にバランスした信号（０と１が等しい個数）にする必要がある、このため、一般には８Ｂ１０Ｂ等のエンコードを用いる必要が生じる。

なお、差動信号伝送方式における信号伝送を多重化する従来技術は、例えば、特許文献１において開示されている。この特許文献１が開示する差動駆動方式を採用すれば、信号の伝送レートは２倍になるが、ＡＣ結合で接続され場合に対応するには、データのエンコードが必要となる。なお、クロック信号の信号伝送方式については、特許文献１には開示がされていない。

特開２００４−３３８７６３号公報 特開２００９−１８６５０２号公報

上述したように、図２０に示すような従来の差動信号伝送方式においては、少なくともデータ信号Ｄａｔａとクロック信号ＣＫとを伝送する２対の信号線が必要であった。しかしながら、近年のシステムにおいてはより多量のデータを並列に伝送する必要があり、従来の差動信号伝送方式においては信号線の数が非常に多くなってしまうという問題があった。

また、ＥＭＩの発生源としては伝送配線でのコネクタやケーブルからの放射が考えられるが、これらの基となるノイズは伝送する信号に依存する。特に、クロック信号は信号が０に対応する値と１に対応する値との間でスイッチングする回数も多く、クロック信号の周波数及び高調波に大きなスペクトル成分を持つことになる。このようなクロック信号が有するエネルギーが、コネクタ、ケーブル、基板等から放射されて、ＥＭＩの発生源として問題となる。
しかし、特許文献１に示すような多重方式は、上述した通り、クロック信号の多重方式については記載されておらず、基本的にはクロック信号の伝送を必要とするシステムとなっている。さらに、ＡＣ結合接続をする場合、ＤＣバランスを保つようなエンコード（８Ｂ１０Ｂ等）が必要となり、回路構成が複雑化するという問題が生じてしまう。

このような問題を解決するために、本願発明者は、特許文献２に示すように、より簡単な構成でクロックとデータの重畳、データ多重化を実現する方式を提案している。
特許文献２において開示した方式は、上述した問題を解決するため、クロック信号とデータ信号を多重し、容易にクロック再生でき且つＡＣ結合伝送においてもエンコードなしでＤＣバランスのよい信号伝送を実現し、特にノイズ源となりやすいクロック信号を容易にノイズピークの低い伝送信号として送信可能とする方式である。

しかし、この方式を用いて多量のデータを並列に伝送する場合、クロック信号とデータ信号とを重畳した差動信号の配線数も増え、重畳されるクロック信号によるＥＭＩ増大を抑制することができなくなるという問題がある。

本発明は、上記差動駆動方式の効果を維持しつつ、さらに、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロック信号の周波数を低減することを主要な課題とする。

本発明の信号伝送方式は、上記課題を解決する第１の解決手段として、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式であって、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第２の解決手段として、上記第１の解決手段において、前記複数のデータ信号をパラレルシリアル変換して、変換後のシリアルデータを前記クロック信号の前記転送レートで送信することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第３の解決手段として、上記第１の解決手段または第２の解決手段において、前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号を、別の信号線ペアを用いてそれぞれ差動信号で伝送することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第４の解決手段として、上記第１の解決手段または第２の解決手段において、前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号とを多重化し、多重化した信号を１対の信号線ペアを用いて、多値の振幅をもつ差動信号で伝送することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第５の解決手段として、上記第４の解決手段において、前記多値の振幅を、予め設定されたテーブルに基づいて設定することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第６の解決手段として、上記第２の解決手段から第５の解決手段において、前記シリアルデータ毎に、０及び１の連続したデータを付加して伝送することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第７の解決手段として、上記第１の解決手段から第６の解決手段において、前記複数のデータ信号を複数のデータブロックに分割し、前記クロック信号と前記複数のデータブロックを転送する複数の送信データレーン毎に、前記クロック信号の位相を変えて前記データブロックを伝送することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第８の解決手段として、上記第７の解決手段において、受信側において、前記複数の送信データレーン毎に、送信側から送出される差動信号に基づいて前記クロック信号を再生し、前記複数の送信データレーン毎に再生されたクロック信号の論理の組合せに基づいてサンプリングクロックを生成し、生成したサンプリングクロックに基づいて、前記複数のデータ信号をサンプリングすることを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第９の解決手段として、上記第１の解決手段から第８の解決手段において、送信側において、前記クロック信号を第１のスキュー制御回路により遅延させ、当該遅延させたクロック信号に応じて前記排他的論理和の信号を送信することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第１０の解決手段として、上記第１の解決手段から第９の解決手段において、受信側において、送信側から送出される差動信号に基づいて前記クロック信号を再生し、再生したクロック信号を第２のスキュー制御回路により遅延させ、当該遅延させたクロック信号に基づいて前記データ信号の論理の切り替わりの中央部において安定してサンプリングすることを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第１１の解決手段として、上記第１０の解決手段において、前記複数の送信データレーン以外に設けられた送受信レーンを用いて、前記複数のデータ信号に関する情報を送受信することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第１２の解決手段として、上記第１１の解決手段において、前記複数のデータ信号に関する情報は、前記複数のデータ信号を処理する際に用いる情報であることを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第１３の解決手段として、上記第１１の解決手段において、送信側が前記第１のスキュー調整回路の遅延時間を設定する、或いは受信側が前記第２のスキュー調整回路の遅延時間を設定することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第１４の解決手段として、上記第１１の解決手段において、受信側に設けられた受信回路の判定しきい値を設定し、
送信側に設けられた送信回路の前記差動信号の振幅を設定することを特徴とする。

また、本発明の信号伝送方式は、上記課題を解決する第１５の解決手段として、上記第１から上記第１４の解決手段において、前記差動信号を出力する送信回路は、差動信号を電流出力することを特徴とする。

また、本発明の送信装置は、上記課題を解決する第１の解決手段として、クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式における送信装置であって、前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信する送信部を備えることを特徴とする。

本発明によれば、信号伝送方式において、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロック信号の周波数、エネルギーを低減することができ、差動駆動方式におけるＥＭＩ削減を図ることができる。

本発明の第１の実施形態における信号伝送方式の構成例を示す図である。 図１に示す信号伝送方式の信号タイミングと差動出力信号の波形とを示す図である。 本発明の第２の実施形態における信号伝送方式の構成例を示す図である。 図３及び図６に示す信号伝送方式の多値化信号変換の際に用いるテーブルを示す図である 図３に示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。 本発明の第３の実施形態における信号伝送方式の構成例を示す図である。 図６に示す信号伝送方式において、信号タイミングと２値差動出力信号の波形とを示す図である。 図６に示す信号伝送方式において、再生したデータ信号とクロック信号のタイミングを示す図である。 図６に示す信号伝送方式において、ＤＣバランス改善手法を適用した場合（第４の実施形態）の信号タイミングと２値差動出力信号の波形とを示す図である。 図９に示す信号伝送方式の再生したデータ信号とクロック信号のタイミングを示す図である。 図３、図６、及び図９に示す信号伝送方式において、差動信号の振幅を制御する場合の２値差動信号出力回路の回路構成図である。 図３、図６、及び図９に示す信号伝送方式において、差動信号の振幅を制御する場合の受信回路の回路構成図である。 図６に示す信号伝送方式において、双方向にデータを送受できる２線の伝送路を追加した場合の信号伝送方式（第５の実施形態）の構成例を示す図である。 図１３に示す信号伝送方式において、受信側でスキュー制御する場合の回路構成を示す図である。 図１３に示す信号伝送方式において、送信側でスキュー制御する場合の回路構成を示す図である。 図１３に示す信号伝送方式において、受信側でスキュー制御する場合の制御について説明するための図である。 図１６に示す信号伝送方式において、スキュー制御動作を説明するためのタイミングチャートである。 図１３に示す信号伝送方式において、送信側でスキュー制御する場合の制御について説明するための図である。 図１３に示す信号伝送方式において、振幅、しきい値制御について説明するための図である。 従来の差動信号伝送におけるクロック信号とデータ信号との信号形態を示す図である。

以下、図面を参照しながら本発明の実施形態を詳細に説明する。
［第１の実施形態］
図１（ａ）において、第１の実施形態の信号伝送方式は、送信側データ処理部１Ａ、送信部１Ｂ、伝送部１Ｃ、受信部１Ｄ及び受信側データ処理部１Ｅを備える。さらに、送信側データ処理部１Ａは、符号７で示すＰ／Ｓ変換部を備える。送信部１Ｂは、符号１で示す排他的論理和回路、符号２、３で示す差動信号出力回路を備える。伝送部１Ｃは、符号１０，１１で示す伝送路を備える。受信部１Ｄは、符号４，５で示す差動信号受信回路、符号６で示す排他的論理和回路を備える。また、受信側データ処理部１Ｅは、符号８で示す位相同期部（ＰＬＬ）、符号９で示すＳ／Ｐ変換部を備える。
また、図１（ａ）において、ＣＫ及びＣＫＯはクロック信号、Ｄ及びＤＯはデータ信号、ＣＤ及びＣＤＯは内部信号、Ｓ_０、Ｓ_１は差動信号を示す。
図１（ｂ）は、図１（ａ）のＰ／Ｓ変換部（パラレルシリアル変換ブロック７）の詳細なブロック図である。また、図１ｃは、図１ａのＳ／Ｐ変換部（シリアルパラレル変換ブロック９）の詳細なブロック図である。パラレルシリアル変換ブロック７は、データロード部７ａ、シフトレジスタ部７ｂ、クロック信号ＣＫ生成部７ｃを備える。シリアルパラレル変換ブロック９は、シフトレジスタ部９ａ、データロード部９ｂを備える。

送信側において、データ信号Ｄは、差動信号出力回路３により差動信号Ｓ_１として伝送路Ｃ１へ出力される。また、クロック信号ＣＫは、排他的論理和回路１によりデータ信号Ｄと排他的論理和演算され、この排他的演算結果信号は内部信号ＣＤとなって、差動信号出力回路２により差動信号Ｓ_０として伝送路Ｃ０へ出力される。
一方、受信側において、伝送路Ｃ１を介して伝送された差動信号Ｓ_１は、差動信号受信回路５によりシングルエンドの信号（データ信号ＤＯ）として再生される。また、伝送路Ｃ０を介して伝送された差動信号Ｓ_０は、差動信号受信回路４によりシングルエンド信号（内部信号ＣＤＯ）に変換され、差動信号受信回路５によりシングルエンド変換された信号（データ信号ＤＯ）と共に排他的論理和回路６に入力され、その排他的論理和回路６の演算結果（クロック信号ＣＫＯ）が出力される。ここで、差動信号出力回路２，３と差動信号受信回路４，５は、周知のものであるから、従来既知の回路を採用することができる。

次に、図１（ａ）の送信側データ処理部１Ａ及び送信部１Ｂ（送信装置）の動作を、図１（ｂ）のパラレルシリアル変換ブロック７の詳細図を用いて詳細に説明する。図１（ｂ）において、Ｐ／Ｓ変換ブロック（パラレルシリアル変換ブロック７）は、送信側の信号処理部であり、データロード部７ａ、シフトレジスタ部７ｂ、及びクロック信号ＣＫ生成部７ｃを含んで構成される。データロード部７ａは、一例として６個のデータ信号Ｄ_０〜Ｄ_５（複数のデータ信号）の各々に対応して設けられる各データロード（データのメモリ）から構成される。データロード各々は、入力されるデータ信号Ｄ_０〜Ｄ_５各々をパラレルＣＫ（パラレルデータレートのクロック）によりロードし（メモリに格納し）、ロードしたデータを、後段のシフトレジスタ部７ｂを構成する各ラッチ回路、例えば周知のＤ型フリップフロップに出力する。
シフトレジスタ部７ｂは、データロードから並列に入力される複数のデータ信号Ｄ_０〜Ｄ_５をシリアルＣＫ（シリアルクロック）により、データ信号Ｄ_０〜Ｄ_５の順番にシリアルデータ（データ信号Ｄ）として出力する。
ここで、パラレルデータレートのクロックは、複数のデータ信号Ｄ_０〜Ｄ_５各々の転送レートを規定する基準クロック信号であり、送信側データ処理部１Ａの外から各データ信号とともに入力される。また、シリアルクロックは、パラレルデータレートのクロックを逓倍した（本実施形態においては６逓倍した）クロック信号であり、本実施形態においては、６ビットのデータ（データ信号Ｄ_０〜Ｄ_５）を、パラレルデータレートのクロックの１周期の間に含ませてシリアルデータとするため、シリアルクロックの周波数はパラレルデータレートのクロックの６倍の周波数となる。このシリアルクロックは、例えば、パラレルデータレートのクロックに同期してその逓倍にロックする周知のＰＬＬ回路などを用いて、送信側データ処理部１Ａにおいて生成される。
クロック信号ＣＫ生成部７ｃは、このシリアルクロックをシフトＣＫ（シフトクロック）として用い、パラレルデータレートのクロックをシフトクロックの１周期分シフトさせて、クロック信号ＣＫを生成し、排他的論理和回路１に出力する。
排他的論理和回路１は、上述の通り、シリアルデータ（データ信号Ｄ）とクロック信号ＣＫとを排他的論理和演算し、演算結果として内部信号ＣＤを出力する。また、差動信号出力回路２は、内部信号ＣＤから差動信号Ｓ_０を生成し、生成した差動信号Ｓ_０を、伝送路Ｃ０を介して受信側の受信部１Ｄに送信する。また、差動信号出力回路３は、データ信号Ｄから差動信号Ｓ_１を生成し、生成した差動信号Ｓ_１を、伝送路Ｃ１を介して受信側の受信部１Ｄに送信する。

次に、図１（ａ）の受信側データ処理部１Ｅの動作を、図１（ｃ）のシリアルパラレル変換ブロック９の詳細図を用いて詳細に説明する。
図１（ｃ）において、Ｓ／Ｐ変換ブロック（シリアルパラレル変換ブロック９）は、シフトレジスタ部９ａ、及びデータロード部９ｂを含んで構成される。
位相同期部（ＰＬＬ８）は、排他的論理和回路６から入力されるクロック信号ＣＫＯに同期してその逓倍（本実施形態においては６逓倍）にロックするシリアルＣＫ（シリアルクロック）を生成し、シフトレジスタ部９ａに出力する。
シフトレジスタ部９ａは、このシリアルクロックをシフトＣＫ（シフトクロック）として用い、データ信号ＤＯ（シリアルデータ）を内部で転送し、各ラッチ部から、対応するデータロード部９ｂにおけるデータロード（データのメモリ）へ出力する。
データロード部９ｂは、排他的論理和回路６から入力されるクロック信号ＣＫＯにより、各データロードからデータ信号（データ信号Ｄ_０〜Ｄ_５）を並列に、パラレルデータレートで信号処理部の外部へ、例えば受信側データ処理部１Ｅの次段に設けられた表示装置におけるデータドライバ（不図示）へ出力する。

図２は、図１に示す信号伝送方式の信号タイミングと差動出力信号の波形とを示す図であり、データ信号Ｄを送出するときの各々の信号のタイミングチャートと差動出力信号の波形を示す。
パラレルシリアル変換ブロック７は、パラレルＣＫ（パラレルデータレートのクロック、図２の送信側の１段目の波形参照）を逓倍し、シリアルＣＫ（シリアルクロック）を生成する（図２の送信側の９段目の波形参照）。また、パラレルシリアル変換ブロック７は、パラレルデータレートのクロックを、このシリアルクロックの立ち上がりでシフトさせ、クロック信号ＣＫを生成し（図２の送信側の２段目の波形参照）、排他的論理和回路１に出力する。また、パラレルシリアル変換ブロック７は、生成したシリアルクロックの立ち上がりで、複数のデータ信号Ｄ_０〜Ｄ_５（図２の送信側の３段目から８段目に波形を示す）を、シリアルデータ（図２の送信側の１０段目に波形を示すデータ信号Ｄ）に変換し、排他的論理和回路１及び差動信号出力回路３に出力する。
排他的論理和回路１は、上述したようにデータ信号Ｄとクロック信号ＣＫとの排他的論理和演算し、演算結果の内部信号ＣＤを出力する。内部信号ＣＤは、複数のデータ信号Ｄ_０〜Ｄ_５で示すデータ系列を送信する場合には、図２の送信側の１１段目においてＣＤで示す波形の信号となる。
差動信号出力回路２は、内部信号ＣＤから差動信号Ｓ_０（図２の送信側の１３段目に波形を示す）を生成し、生成した差動信号Ｓ_０をパラレルデータレートで、伝送路Ｃ０を介して受信側の受信部１Ｄに送信する。また、差動信号出力回路３は、データ信号Ｄから差動信号Ｓ_１（図２の送信側の１２段目に波形を示す）を生成し、生成した差動信号Ｓ_１を受信側に送信する。

送信側の送信部１Ｂが送出する差動信号のうち、差動信号Ｓ_１はデータ信号Ｄそのものの差動信号であり、受信部１Ｄの差動信号受信回路５によりシングルエンド信号に変換され、データ信号ＤＯとして再生される（図２の受信側の１段目の波形参照）。また、差動信号Ｓ_０は上述した内部信号ＣＤの差動信号であり、差動信号受信回路４によりシングルエンド変換され、内部信号ＣＤＯとして再生される。この再生された内部信号ＣＤＯとデータ信号ＤＯとを排他的論理和回路６により排他的論理和演算し、クロック信号ＣＫＯ（図２の受信側の２段目の波形参照）が再生される。受信側のＰＬＬ８は、このクロック信号ＣＫＯを逓倍し、シリアルクロック（図２の受信側の３段目の波形参照）を生成する。シリアルパラレル変換ブロック９は、このシリアルクロックの立ち上がりで、データ信号ＤＯをシフトする。また、シリアルパラレル変換ブロック９は、クロック信号ＣＫＯをデータロードＣＫ（データロードクロック）として、シフトされたデータ信号ＤＯ（シリアルデータ）を、複数のデータ信号Ｄ_０〜Ｄ_５（パラレルデータ）に変換し、送信側に入力されたときと同じ転送レート、つまりパラレルデータレートで出力する（図２の受信側の４段目から９段目にＤ_０〜Ｄ_５で波形を示す）。

このように、本実施形態の信号伝送方式は、送信側において、６ビットのデータ（６個のデータ信号Ｄ_０〜Ｄ_５）をデータ信号Ｄ（シリアルデータ）に変換し、変換後のシリアルデータとクロック信号ＣＫとを重畳し、その結果の差動信号Ｓ_０を伝送路Ｃ０を介して受信側へ送信する。ここで、シリアルデータに重畳する送信クロックＣＫは、パラレルデータレートのクロック（複数のデータ信号の転送レートを規定する基準クロック信号）と同一周波数である。すなわち、本実施形態の信号伝送方式は、パラレルデータのクロックを送信するとともに、シリアルデータをパラレルデータレートで送信する。
また、本実施形態の信号伝送方式は、受信側においてシリアルデータ受信後、シリアルデータをパラレルデータ（複数のデータ信号Ｄ_０〜Ｄ_５）に変換し、このパラレルデータを送信側へ入力されたときと同じレート、すなわちパラレルデータレートで出力する。

本実施形態の信号伝送方式によれば、複数のデータ信号Ｄ_０〜Ｄ_５を重畳するクロックの周波数は、これら複数のデータ信号各々の転送レートを規定する基準クロック（パラレルデータレートのクロック）の周波数と同じとなり、複数のデータ信号の転送レートを下げずに、差動信号に重畳するクロックの周波数、エネルギーを低減することができる。
つまり、本実施形態の信号伝送方式を採用することで、差動信号に重畳するクロック信号は、ＥＭＩノイズエネルギーが大きくなりやすいクロック信号（例えば、上述のシリアルクロック）ではなく、複数のデータ信号各々の転送レートを規定する基準クロックそのものとすることができる。また、本実施形態の信号伝送方式を採用することで、差動信号に重畳されるクロック信号は、データ信号と共に一様でない信号として送出され、特定のスペクトラム成分が大きくなりＥＭＩ発生源となるような信号を抑える働きをする。また、上述の通り、本実施形態の信号伝送方式を採用することで、複数のデータ信号をシリアル転送することにより、信号線を低減することが可能となる。

［第２の実施形態］
図３は、本発明の実施形態に係る信号伝送方式の他の構成例を示す図である。図３に示す信号伝送方式は、送信側から受信側へ送信する差動信号を多値振幅差動信号に適用した信号伝送方式である。
図３において、１０，１３は排他的論理和回路、１１は２値（振幅の絶対値）差動信号出力回路、１２は２値差動信号受信回路であり、１４はパラレルシリアル変換ブロック、１５はＰＬＬ回路、１６はシリアルパラレル変換ブロックである。このうち、排他的論理和回路１０は、図１における排他的論理和回路１、排他的論理和回路１３は、図１における排他的論理和回路６に、それぞれ対応する。また、パラレルシリアル変換ブロック１４は、図１におけるパラレルシリアル変換ブロック７、シリアルパラレル変換ブロック１６は、図１におけるシリアルパラレル変換ブロック９に、それぞれ対応する。これらの図１に対応する各回路の構成は、上述した第１の実施形態と同様であり、その説明を省略し、２値差動信号出力回路１１、及び２値差動信号受信回路１２を中心に説明する。

本構成例において、データ信号Ｄは２値差動信号出力回路１１の一方に入力される。また、クロック信号ＣＫ（パラレルデータレート）は、排他的論理和回路１０によりデータ信号Ｄと排他的論理和演算される。演算結果信号は内部信号ＣＤとなる。内部信号ＣＤは２値差動信号出力回路１１の他方に入力される。２値差動信号出力回路１１は入力されたデータ信号Ｄと内部信号ＣＤの信号の組み合わせにより出力振幅を一意に決定し出力する。
図４は、この出力振幅決定の際に用いるデータ信号Ｄと内部信号ＣＤの組み合わせに対応する差動信号Ｓの振幅値を示すテーブルの例である。なお、出力振幅決定の際に用いるデータ信号Ｄと内部信号ＣＤの組み合わせに対応する差動信号Ｓの振幅値割当ては、この図４に示すテーブルに限定されるものではない。
上述のテーブルに基づいて決定されるデータ信号Ｄと内部信号ＣＤとによる２値差動出力信号は差動信号Ｓとして２値差動信号出力回路１１より出力される。

図５は、図３に示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。図５に示す差動信号Ｓの波形から分かるように、差動信号Ｓが、クロック信号ＣＫのような振幅が固定される固定パターンとは相違し、４値の振幅を持つ（振幅の絶対値としては２値）差動信号となり、この差動信号ＳがＥＭＩ発生源としては有利な信号となる。また、本実施形態における信号伝送方式は、図１に示す第１の実施形態における信号伝送方式の構成との対比において、信号本数は半分に削減され、省面積、省ピン数、さらにはトータルなＥＭＩエネルギーの削減にとって非常に有益な信号伝送方式である。

なお、本実施形態は、多値振幅変調の各々の振幅値について規定するものではない。本実施形態の特徴的部分は、上述したようなデータ信号Ｄ（シリアルデータ）、及びクロック信号ＣＫを多値化して伝送することであり、振幅値については、実現する伝送路、受信回路等の設計により適当な値を設定することが可能であり、本実施形態の実現に制約を加えるものではない。

受信側について説明すると、送信された差動信号Ｓは２値差動信号受信回路１２により、上記の図４のテーブルに従って、振幅値から内部信号ＣＤとデータ信号Ｄとの信号が逆変換される。逆変換されたデータ信号ＤＯは送信されたデータ信号Ｄそのものである。また、逆変換されたデータ信号ＤＯ及び内部信号ＣＤＯは排他的論理和回路１３により演算され、その結果、送信クロック信号ＣＫＯが再生される。クロック信号ＣＫＯをＰＬＬ１５により逓倍し、データ信号ＤＯ（シリアルデータ）のサンプリングＣＫ（サンプリングクロック）を生成する。

このようにして、第２の実施形態における信号伝送方式によれば、データ信号Ｄとクロック信号ＣＫとの二つの信号を一対の差動信号Ｓで伝送する。本実施形態の信号伝送方式によれば、差動信号Ｓを、クロック信号ＣＫのような振幅が規則的な信号に比べて、信号のスペクトラムピークを低減した信号とすることができるため、第１の実施形態の効果を維持しつつ、差動信号ＳによるＥＭＩをさらに抑制することができる。また、第２の実施形態の信号伝送方式によれば、差動増幅信号の信号本数の削減を実現することができる。

［第３の実施形態］
次に、本発明の第３の実施形態について、図６〜図８を参照して説明する。
図６は、本発明の実施形態における信号伝送方式の構成例を示す図である。また、図７は、図６に示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。また、図８は、受信側において再生したデータ信号ＤＯ_０〜ＤＯ_２とクロック信号ＣＫＯ_０〜ＣＫＯ_２の信号タイミング、及び受信側におけるデータ信号ＤＯ_０〜ＤＯ_２（シリアルデータ）から複数のデータ（パラレルーデータ）への再生処理の信号タイミングを示す図である。
図６（ａ）に示すように、本実施形態の信号伝送方式は、差動信号Ｓ_０〜Ｓ_２各々に対応して設けられた３つの送信データレーンから構成される。なお、本実施形態においては、送信データレーンが３つの場合を示しているが、これは例示であって、送信データレーンの数に制限はない。また、送信データレーン各々においては、上述した第２の実施形態と同じく、６ビットのデータ信号をシリアルデータに変換し、変換したシリアルデータをクロック信号と重畳させ、重畳信号を多値化（本構成例では４値の振幅を持つ（振幅の絶対値としては２値））して差動信号を伝送する構成である。また、本実施形態において、特徴的な部分は、受信側において、第１の実施形態（図１参照）及び第２の実施形態（図３参照）と相違し、ＰＬＬ回路を必要としないことである。これについては、動作説明で詳述する。

図６（ａ）において、１７，２０，２１，２４，２５及び２８は排他的論理和回路、１８，２２及び２６は２値（振幅）差動信号出力回路、１９，２３及び２７は２値差動信号受信回路、Ｓ_０、Ｓ_１及びＳ_２は差動信号をそれぞれ示している。また、５１，５３及び５５はパラレルシリアル変換ブロック、５２，５４及び５６はシリアルパラレル変換ブロックを示す。
これらの回路のうち、排他的論理和回路、２値（振幅）差動信号出力回路、２値差動信号受信回路、及びパラレルシリアル変換ブロックは、第２の実施形態の対応する回路と同一の回路構成で実現できる。また、受信側の信号処理部におけるシリアルパラレル変換ブロック５２，５４及び５６の回路構成を、図６（ｃ）に示す。図６（ｃ）は、シリアルパラレル変換ブロック５２の回路構成を示しており、他のシリアルパラレル変換ブロック５４及び５６の回路構成は、シリアルパラレル変換ブロック５２と同一の回路構成である。また、図６（ｂ）は、受信側の信号処理部に共通に設けられる論理回路を示す。図６（ｂ）及び図６（ｃ）に示す回路の動作については、図６（ａ）に示す信号伝送方式の送信側の動作について説明した後、受信側の動作とともに詳述する。

以下、差動信号Ｓ_０を送信する送信データレーンを第１送信データレーン、差動信号Ｓ_１を送信する送信データレーンを第２送信データレーン、差動信号Ｓ_２を送信する送信データレーンを第３送信データレーンとして説明する。
第１送信データレーンにおいて、パラレル／シリアル変換されたデータ信号Ｄ_０は、２値差動信号出力回路１８の一方に入力される。また、クロック信号ＣＫ_０は、排他的論理和回路１７によりデータ信号Ｄ_０と排他的論理和演算される。演算結果信号は内部信号ＣＤ_０となる。この内部信号ＣＤ_０は２値差動信号出力回路１８の他方に入力される。２値差動信号出力回路１８は、入力されるデータ信号Ｄ_０と内部信号ＣＤ_０の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号Ｓ_０を出力する。

また、第２送信データレーンにおいて、パラレル／シリアル変換されたデータ信号Ｄ_１は、排他的論理和回路２１によりクロック信号ＣＫ_１と排他的論理和演算される。演算結果信号は内部信号ＣＤ_１となる。この内部信号ＣＤ_１は２値差動信号出力回路２２の一方に入力される。２値差動信号出力回路２２は、入力されるデータ信号Ｄ_１と内部信号ＣＤ_１の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号Ｓ_１を出力する。

また、第３送信データレーンにおいて、パラレル/シリアル変換されたデータ信号Ｄ_２は、排他的論理和回路２５によりクロック信号ＣＫ_２と排他的論理和演算される。演算結果信号は内部信号ＣＤ_２となる。この内部信号ＣＤ_２は２値差動信号出力回路２６の他方に入力される。２値差動信号出力回路２６は、入力されるデータ信号Ｄ_２と内部信号ＣＤ_２の信号の組み合わせにより出力振幅を一意に決定し、多値差動信号Ｓ_２を出力する。

なお、各送信データレーンにおいて出力振幅を決定するテーブルは、第２の実施形態に用いた図４に例示したテーブルを用いることができる。もちろん、第２の実施形態における信号伝送方式と同様に、本実施形態における信号伝送方式においても、２値振幅変換の割当ては、図４に示すテーブルに限定されるものではない。
このようにして決められた信号送出のタイムテーブルを図７に示す。図７は図６に示す信号伝送方式の信号タイミングと２値差動出力信号の波形とを示す図である。
図７に示す差動信号Ｓ_０〜Ｓ_２の波形からも分かるように、本実施形態における信号伝送方式によれば、送信する差動信号各々は、クロック信号ＣＫのような固定パターンでない４値の振幅を持つ（振幅の絶対値としては２値）差動信号となり、この差動信号がＥＭＩ発生源としては有利な信号となっている。また、本実施形態における信号伝送方式によれば、３系統のシリアルデータとクロック信号を３つの差動信号（多値差動信号Ｓ_０〜多値差動信号Ｓ_２）により伝送できる。

送信された差動信号Ｓ_０、Ｓ_１、Ｓ_２は、差動信号受信回路１９，２３、２７により、上述した図４に示すテーブルに従って、振幅値より受信側の内部信号ＣＤ_０，ＣＤ_１，ＣＤ_２とデータ信号Ｄ_０，Ｄ_１，Ｄ_２が逆変換される。逆変換されたデータ信号ＤＯ_０，ＤＯ_１，ＤＯ_２は送信されたデータ信号Ｄ_０，Ｄ_１，Ｄ_２そのものである。また、データ信号ＤＯ_０，ＤＯ_１，ＤＯ_２及び逆変換された内部信号ＣＤＯ_０，ＣＤＯ_１，ＣＤＯ_２は、それぞれ排他的論理和回路２０，２４，２８により演算され、その結果、送信されたクロック信号ＣＫ_０、ＣＫ_１、ＣＫ_２がクロック信号ＣＫＯ_０，ＣＫＯ_１，ＣＫＯ_２として再生される。

図８に再生したデータ信号（データ信号ＤＯ_０，ＤＯ_１，ＤＯ_２）とクロック信号ＣＫ（クロック信号（クロック信号ＣＫＯ_０，ＣＫＯ_１，ＣＫＯ_２）のタイミング図を示す。送信するクロック信号ＣＫ_０、ＣＫ_１、ＣＫ_２は、パラレルデータレートのクロックであり、それぞれ位相を１／６（６０度）ずつずらした信号になっている（図８（ａ）における４段〜６段目の波形参照）。なお、位相のずらし方は、各送信データレーンの送信側信号処理部におけるクロック信号ＣＫ生成部７ｃにおいて、各送信データレーンの間で、シフトクロックの立ち上がりで１周期分相当ずらしてパラレルデータレートのクロックをシフトさせて発生することにより、可能である。

受信側では、再生したクロック信号（クロック信号ＣＫＯ_０，ＣＫＯ_１，ＣＫＯ_２）の各エッジより、図８（ｂ）の４段目に示すサンプリングクロック（ＣＫＯ）を生成することが、以下に説明するように容易になり、第１の実施形態及び第２の実施形態において用いたＰＬＬ回路が不要となる。
サンプリングクロックを生成するため、第１〜第３送信データレーンは、図６（ｂ）に示すロジック（論理回路）を共通に有している。
図６（ｂ）に示すように、このロジックは、排他的論理和回路６１及び排他的論理和回路６２を含んで構成される。排他的論理和回路６１は、第１送信データレーンの排他的論理和回路２０により再生されたクロック信号ＣＫＯ０、及び第２送信データレーンの排他的論理和回路２４により再生されたクロック信号ＣＫＯ１が入力される。排他的論理和回路６２は、排他的論理和回路６１の出力、及び第３送信データレーンの排他的論理和回路２８により再生されたクロック信号ＣＫＯ２が入力され、サンプリングクロック（ＣＫＯ）を出力する（図８（ｂ）の４段目のＣＫＯ波形参照）。

各送信データレーンにおけるシリアルパラレル変換ブロックは、このサンプリングクロック（ＣＫＯ）及び各送信データレーンにおいて再生したクロック信号（クロック信号ＣＫＯ_０，ＣＫＯ_１，ＣＫＯ_２）により、データ信号ＤＯ_０，ＤＯ_１，ＤＯ_２（シリアルデータ）を、パラレルデータへ変換する。
図６（ｃ）は、第１の送信データレーンの受信側におけるシリアルパラレル変換ブロック５２の回路構成図であり、シリアルパラレル変換ブロック５２は、シフトレジスタ部６３ａ、シフトレジスタ部６３ｂ、及びデータロード部６３ｃを含んで構成される。なお、第２の送信データレーンの受信側におけるシリアルパラレル変換ブロック５４及び第３の送信データレーンの受信側におけるシリアルパラレル変換ブロック５６も、第１の送信データレーンの受信側におけるシリアルパラレル変換ブロック５２と同一の回路構成であり、回路構成図による図示は省略する。
シフトレジスタ部６３ａを構成する各ラッチ回路は、サンプリングクロック（ＣＫＯ）の立下りで前段からのデータ信号ＤＯ_０を取り込み、次の立ち上がりで次段のラッチ回路、及びデータロード部を構成する各データロードへデータ信号ＤＯ_０を出力する。
また、シフトレジスタ部６３ｂを構成する各ラッチ回路は、サンプリングクロック（ＣＫＯ）の立上がりで前段からのデータ信号ＤＯ_０を取り込み、次の立ち下がりで次段のラッチ回路、及びデータロード部を構成する各データロードへデータ信号ＤＯ_０を出力する。

この構成により、シフトレジスタ部６３ａは、再生されたデータ信号ＤＯ_０（図８（ｂ）の５段目に波形を示す）の先頭のデータ信号ＤＯ_０＿０を、サンプリングクロック（ＣＫＯ）の最初の立下りで取り込み、そこから３番目のサンプリングクロック（ＣＫＯ）の立ち上がりで、３段目のラッチ回路からデータ信号ＤＯ_０＿０をデータロードへ出力する（図８（ｂ）の１１段目にＤＯ_０＿０で示す波形参照）。同様に、シフトレジスタ部６３ｂは、再生されたデータ信号ＤＯ_０の２番目のデータ信号ＤＯ_０＿１を、サンプリングクロック（ＣＫＯ）の２番目の立上がりで取り込み、そこから３番目のサンプリングクロック（ＣＫＯ）の立ち下がりで、３段目のラッチ回路からデータ信号ＤＯ_０＿１をデータロードへ出力する（図８（ｂ）の１０段目にＤＯ_０＿１で示す波形参照）。
以下、同様に、シフトレジスタ部６３ａは、再生されたデータ信号ＤＯ_０の３番目のデータ信号ＤＯ_０＿２を、先頭のデータ信号ＤＯ_０＿０を取り込んだ次のサンプリングクロック（ＣＫＯ）の立下りで取り込み、そこから２番目のサンプリングクロック（ＣＫＯ）の立ち上がりで、２段目のラッチ回路からデータ信号ＤＯ_０＿２をデータロードへ出力する（図８（ｂ）の９段目にＤＯ_０＿２で示す波形参照）。

また、シフトレジスタ部６３ｂは、再生されたデータ信号ＤＯ_０の４番目のデータ信号ＤＯ_０＿３を、２番目のデータ信号ＤＯ_０＿１を取り込んだサンプリングクロック（ＣＫＯ）の次の立上がりで取り込み、そこから２番目のサンプリングクロック（ＣＫＯ）の立ち下がりで、２段目のラッチ回路からデータ信号ＤＯ_０＿３をデータロードへ出力する（図８（ｂ）の８段目にＤＯ_０＿３で示す波形参照）。
また、シフトレジスタ部６３ａは、再生されたデータ信号ＤＯ_０の５番目のデータ信号ＤＯ_０＿４を、３番目のデータ信号ＤＯ_０＿２を取り込んだ次のサンプリングクロック（ＣＫＯ）の立下りで取り込み、次のサンプリングクロック（ＣＫＯ）の立ち上がりで、１段目のラッチ回路からデータ信号ＤＯ_０＿４をデータロードへ出力する（図８（ｂ）の７段目にＤＯ_０＿４で示す波形参照）。
また、シフトレジスタ部６３ｂは、再生されたデータ信号ＤＯ_０の６番目のデータ信号ＤＯ_０＿５を、４番目のデータ信号ＤＯ_０＿３を取り込んだサンプリングクロック（ＣＫＯ）の次の立上がりで取り込み、次のサンプリングクロック（ＣＫＯ）の立ち下がりで、１段目のラッチ回路からデータ信号ＤＯ_０＿５をデータロードへ出力する（図８（ｂ）の６段目にＤＯ_０＿５で示す波形参照）。

第１の送信データレーンの受信側におけるデータロード部６３ｃは、排他的論理和回路２０から入力されるデータロードクロック（再生したクロック信号ＣＫＯ_１）の立ち上がりにより、各データロードからデータ信号（データ信号Ｄ_０＿０〜Ｄ_０＿_５）を、パラレルデータレートで信号処理部の外部へ出力する（図８（ｂ）の第１２段〜最終段に示す信号を参照）。なお、第２の送信データレーン及び第３の送信データレーンの受信側におけるデータロード部も、それぞれ、送信側に入力される複数のデータ信号（不図示）を、パラレルデータレートで信号処理部の外部へ出力する。

このようにして、第３の実施形態における信号伝送方式によれば、クロック信号ＣＫ_０、ＣＫ_１、ＣＫ_２とデータ信号Ｄ_０，Ｄ_１，Ｄ_２を３対の差動信号で伝送でき、クロック信号ＣＫのような規則的な信号ではなく、スペクトラムピークを低減且つ信号本数の削減を実現することができる。また、第２の実施形態と同じく、信号本数は送信する総信号数（シリアルデータ及び重畳するクロック信号の総数）の半分の差動信号対にて実現できる。
受信側において、シリアルデータ（データ信号Ｄ_０，Ｄ_１，Ｄ_２）をサンプリングするために必要なサンプリングクロック信号のエッジが３本のクロック信号ＣＫＯ_０、ＣＫＯ_１、ＣＫＯ_２のいずれかに存在する。そのため、シリアルデータのサンプリングクロックは、上述した通り、簡単なロジック（図６（ｂ）に示す回路）により容易に生成可能である。このようにして、第３の実施形態における信号伝送方式によれば、第１の実施形態及び第２の実施形態において必要であったサンプリングクロックをクロック信号により逓倍生成するＰＬＬ回路は不要となり、送信データレーンを構成する回路の回路規模の低減、及び送信データレーンが動作する際の低消費電力を実現することができる。

［第４の実施形態］
次に、本発明の第４の実施形態に係る信号伝送方式において、ＡＣ結合伝送に向けたＤＣバランス改善手法の例を示す。本実施形態においては、上述した第３の実施形態にＤＣバランス改善手法を適用した場合の例を、図９及び図１０を参照して説明する。
図９は、図６に示す信号伝送方式において、ＡＣ結合伝送に向けたＤＣバランス改善手法を適用した場合の信号タイミングと４値の振幅を持つ（振幅の絶対値としては２値）差動出力信号の波形とを示す図である。また、図１０は、図９に示す信号伝送方式の再生したデータとＣＫのタイミングを示す図を示す。
これまで説明してきたように、第１の実施形態〜第３の実施形態によれば、クロック信号そのものがデータ信号と重畳され、クロック信号そのものの伝送はなくなるので、ＥＭＩ削減の効果が期待できる。ここで、重畳されたデータ信号及びクロック信号は、基本的にランダムな信号である。しかしながら、第１の実施形態〜第３の実施形態において、送信する信号として、クロック信号とデータ信号との排他的論理和演算により送信データを生成することを基本としている。そのため、クロック信号と同一の“０”または“１”のデータパターンが連続すると、その間送信信号はＤＣ出力となる。送信と受信を直結している場合は問題ないが、ＡＣ結合へ適応する場合は問題となる。

そこで、本実施形態においては、このような場合においてもＡＣ結合が可能なような信号伝送方式についても示している。本実施形態は、説明のため、シリアルデータの６ビット毎に“１”、“０”、“１”からなる連続データを３ビット挿入している場合である。本実施形態においては、６ビット毎に３ビットの連続するデータ信号を送信するため、このデータ信号とパラレルデータのクロック信号との排他的論理和をとることにより、“１”“０”の変化点が必ず生成される（図９における差動信号Ｓ_０〜Ｓ_２参照）。従って、必ず６ビット毎にデータ反転が存在することになり、ＤＣパターンの発生を６ビット以下に抑えることができ、ＡＣ結合伝送に向けたＤＣバランス改善を実現できる。

なお、挿入データ（“１”、“０”、“１”からなる送信データ）は、送信部における信号処理部が、データ信号のパラレルシリアル変換動作後、予め設定されたデータを各送信データレーンに設けられた送信側の排他的論理和回路（図６に示す排他的論理和回路１７、２１、２５）に、パラレルシリアル変換ブロック５１、５３、５５に代って送信する構成としてよい。
また、受信側は、再生したクロック信号（クロック信号ＣＫＯ_０，ＣＫＯ_１，ＣＫＯ_２）により、例えば、上記第３の実施形態における手段（図６（ｂ）及び（ｃ）に示す回路）と同様に、サンプリングクロック（図１０にＣＫで示す）を生成し、データ信号ＤＯ_０，ＤＯ_１，ＤＯ_２（シリアルデータ）を、パラレルデータへ変換すればよい。

ここで、第５の実施形態の説明をする前に、差動信号の振幅を制御する信号伝送方式（上述した第２の実施形態〜第４の実施形態）において、差動信号の振幅を制御する場合の回路構成例について、図１１及び図１２を参照して説明する。
図１１は、差動信号の振幅を制御する場合の２値差動信号出力回路の回路構成図であり、図１２は、差動信号の振幅を制御する場合の差動信号受信回路の回路構成図である。

図１１において、ＱＮ１からＱＮ８はＭＯＳトランジスタ、ＲＴは差動信号の終端抵抗を示す。図示する２値差動信号出力回路は、端子１０１と端子１０２から入力された信号によって、終端抵抗ＲＴに流れる電流の方向を制御している。差動信号の振幅は、この終端抵抗ＲＴの値とそこに流す電流値によって決まる。終端抵抗ＲＴに流れる電流は、トランジスタＱＮ７，ＱＮ８と端子１０４から入力されるＢｉａｓ電圧値によって決定される。また、差動信号の中心電圧（コモン電圧）は、ＱＮ５と端子１０５から入力されるＢｉａｓ電圧とによって決定される。通常、この電圧は差動出力電圧をモニタしてフィードバック制御することにより一定の決められたコモン電圧となるように制御されている。この制御については、本発明に係る特徴的な部分ではないので詳細な説明を省略する。

図１１に示す２値差動信号出力回路において、入力端子１０１にクロック信号ＣＫ、入力端子１０２に該クロックの反転信号ＣＫＢを入力する。クロック信号ＣＫがＨ（ハイ）、かつ、反転信号ＣＫＢがＬ（ロウ）のとき、ＱＮ１からＱＮ４を含んで構成するトランジスタによるスイッチは、次のように動作する。すなわち、ＱＮ２及びＱＮ３がＯＮ（オン）となり、ＱＮ１とＱＮ４がＯＦＦ（オフ）となる。このとき、終端抵抗ＲＴに流れる電流は、端子１０６から端子１０７の方向へ流れる。また、逆に、クロック信号ＣＫがＬ、かつ、反転信号ＣＫＢがＨとなると、ＱＮ２，ＱＮ３がＯＦＦとなり、ＱＮ１とＱＮ４がＯＮとなる。このとき、終端抵抗ＲＴに流れる電流は、端子１０７から端子１０６の方向へ流れる。このようにして、クロック信号により差動信号の方向を制御している。

差動信号の振幅に関しては、上述したようにＱＮ７，ＱＮ８によって決定される。データ信号を、端子１０３からＱＮ６のゲートに入力する。ＱＮ６は、スイッチとして動作し、終端抵抗ＲＴに流れる電流値を制御している。基本的には、端子１０４から入力されるＢｉａｓ電圧とＱＮ７から決まる電流値ＩＤが、終端抵抗ＲＴに流れる。データ信号が０のとき、ＱＮ６はＯＦＦしており、終端抵抗ＲＴに流れる電流は、上記の電流値ＩＤとなる。

一方、データ信号が１のときは、ＱＮ６がＯＮとなり、終端抵抗ＲＴに流れる電流は、上記電流値ＩＤに加えて、端子１０４のＢｉａｓ電流とＱＮ８から決まる電流値ＩＤ２とを加算した電流が流れる。終端抵抗ＲＴの両端の電位差は、（ＩＤ＋ＩＤ２）×ＲＴとなるので、ＩＤ２の分だけ振幅が増えることになる。以上説明したような回路構成と原理によって、上述した第２の実施形態〜第４の実施形態における、差動信号の振幅を制御する場合の２値差動信号出力回路を実現することができる。この２値差動信号出力回路は、端子１０４に入力されるＢｉａｓ電圧と、端子１０５に入力されるＢａｉｓ電圧とをＢｉａｓ電圧制御することにより、電流値ＩＤ、ＩＤ２を制御し、振幅を制御することが可能となる。

差動信号受信回路は、図１２に示すように、差動アンプ１１０、差動アンプ１１１、差動アンプ１１２、及びＡＮＤゲート１３３を含んで構成される。
図１７において、差動受信信号ＳＯ＋，ＳＯ−は差動アンプ１１１に入力される。差動アンプ１１１からの出力は、差動信号の振幅には関係なく、信号方向による極性反転の信号が出力される。すなわち、上述した図４に示すテーブルに従うデータ信号ＤＯが出力される。
また、差動受信信号ＳＯ＋の信号は、比較器１１０に入力され、比較器１１０の他方の入力は、大振幅の判定しきい値ＶｒｅｆＵが入力される。比較器１１０は、２つの入力信号を比較し、差動受信信号ＳＯ＋が判定しきい値ＶｒｅｆＵより大きい時、Ｈを出力する。

他方、差動受信信号ＳＯ−は比較器１１２に入力され、比較器１１２の他方の入力は、大振幅の判定しきい値ＶｒｅｆＤが入力される。比較器１１２は、２つの入力信号を比較し、差動受信信号ＳＯ−がＶｒｅｆＤより小さい時Ｈを出力する。
比較器１１０と１１２の出力はＡＮＤゲート１１３に入力される。ＡＮＤゲート１１３は差動信号の入力振幅が大きいとき、すなわち差動受信信号ＳＯ＋が判定しきい値ＶｒｅｆＵより大きく、かつ、差動受信信号ＳＯ−が判定しきい値ＶｒｅｆＤより小さいとき、Ｈを出力する。また、ＡＮＤゲート１１３は差動信号の入力振幅が小さいとき、すなわち差動受信信号ＳＯ＋が判定しきい値ＶｒｅｆＵより小さく、かつ、差動受信信号ＳＯ−が判定しきい値ＶｒｅｆＤより大きいとき、Ｌを出力する。
このようにして、差動信号受信回路から内部信号ＣＤを再生した内部信号ＣＤＯが出力される。なお、差動信号の振幅に応じて、判定値ＶｒｅｆＤ，ＶｒｅｆＵの電圧レベルを制御することにより、差動信号受信回路の判定レベルを変えることができることは言うまでもない。

［第５の実施形態］
続いて、本発明の第５の実施形態について、図１３を参照して説明する。
本実施形態に係る信号伝送方式においては、データ信号線の他に制御及び付加信号を送受信できるレーン（送受信レーン）を追加する。
図１３に示す信号伝送方式は、上述した第３の実施形態（図６参照）に、双方向にデータを送受できる２線の伝送路を追加した信号伝送方式である。
図１３において、３１、３４、３５、３８、３９、４２は排他的論理和回路、３２、３６、４０は２値振幅差動信号送信回路、３３、３７、４１は２値振幅差動信号受信回路、２９，３０は双方向の２線信号（双方向制御線）の送受信回路である。双方向制御線は例えばＩ２Ｃ信号に代表されるような制御方法で実現できる。どのような制御方法で双方向性制御線を実現するかは、本発明においては規定されるものではなく、双方向受信機能が実現できれば手段を問わない。

上述してきた複数の送信データレーンにおけるデータ転送とは別に、双方向データ信号系統（送受信レーン）を追加することで、データ信号の他に付随する制御信号、データ信号等を送受信することが可能となる。
送信する制御信号の例として、差動データ信号にて送信するデータ信号の情報を送信することにより、受信側での受信データの処理を容易にすることが可能となる。
例えば、差動データで送信する信号が映像信号の場合、送信する映像信号フォーマットに関する情報（画素数等）を送信することで、受信側で適切に映像信号フォーマットに従った処理が可能となる。

また、受信側での受信データの処理を容易にする例として、受信側でデータ信号をサンプリングするタイミングを調整するスキュー制御、あるいは、送信側でデータ信号に重畳されるクロック信号（パラレルデータレートのクロック）の出力タイミングを調整するスキュー制御がある。
これらのスキュー制御を行うための受信側の回路構成を図１４に、送信側の回路構成を図１５に示す。

図１４は、本実施形態において、受信側でスキュー制御する場合の回路構成例を示す。
図１４において、４３は差動信号受信回路、４４は排他的論理和回路、４５はスキュー制御回路、４６は受信レジスタである。
受信側において、再生されたクロック信号ＣＫＯを、スキュー制御回路４５により遅延時間を制御することにより、クロック信号ＣＫｄとし、受信レジスタ４６に入力する。これにより、データ信号ＤＯのサンプリングタイミングを、最適なサンプリングタイミング（例えばシリアルデータにおけるビットの切替りと切替りの間である各ビットの中央部）に調整することができる。

図１５は、本実施形態において、送信側でスキュー制御する場合の回路構成例を示す。図において４９は送信回路、４８は排他的論理和回路、４７はスキュー制御回路である。
送信側において、ＣＫ（パラレルデータレートのクロック）を、スキュー制御回路４７により遅延時間を制御することにより、クロック信号ＣＫｄとし、排他的論理和回路４８に入力する。これにより、データ信号ＤＯのサンプリングタイミングを、受信側で調整するのと同様に、最適なサンプリングタイミングに調整することができる。

次に、図１３に示す信号伝送方式において、受信側で受信側でのスキューを調整することができるようにした信号伝送方式、及びその動作（テスト動作）について、図１６及び図１７を参照して説明する。
図１６は、上記スキュー制御を説明するための信号伝送方式を示す図である。また、図１７は、スキュー制御動作を説明するためのタイミングチャートである。

図１６に示す伝送信号方式は、図１３に示す伝送信号方式に、スキュー制御回路７１〜７６を設けた構成となっている。差動信号Ｓ_０を送信する第１の送信データレーンにおいて、再生の後データ信号ＤＯ_０をスキュー制御するためのスキュー制御回路７１、及び再生後のクロック信号ＣＫＯ_０をスキュー制御するためのスキュー制御回路７２が設けられる。また、差動信号Ｓ_１を送信する第２の送信データレーンにおいて、再生の後データ信号ＤＯ_１をスキュー制御するためのスキュー制御回路７３、及び再生後のクロック信号ＣＫＯ_１をスキュー制御するためのスキュー制御回路７４が設けられる。また、差動信号Ｓ_２を送信する第３の送信データレーンにおいて、再生の後データ信号ＤＯ_２をスキュー制御するためのスキュー制御回路７５、及び再生後のクロック信号ＣＫＯ_２をスキュー制御するためのスキュー制御回路７６が設けられる。なお、各スキュー制御回路の下に記載された値は、下記に説明するテスト動作により、各スキュー制御回路に設定される遅延値（遅延時間）である。

図１７（ａ）に示すように、クロック信号と対になって重畳されているデータ信号についてスキューはそろっている（例えば１段目に示す再生後のシリアルデータは、２段目に示すパラレルレートのクロック信号の一周期に含まれる）。しかしながら、送信側でクロック信号を送信データレーン毎に位相差をもたせて送信した場合、送信データレーン毎に再生後のクロック信号の配線は別である。そのため、再生後のクロック信号に異なる遅延差が生じ、再生後のクロック信号の間で、送信側のクロック信号の間に付与した位相差とは異なる位相差が生じる場合がある。これでは、第３の実施形態の様に、再生後のクロック信号の論理を取って、サンプリング信号を生成する場合に好ましくない。そのため、テスト動作において、各スキュー制御回路において遅延時間を設定し、再生後のクロック信号、及び再生後のデータ信号（シリアルデータ）を、送信データレーン間で所定の（送信側で付与した）位相差に戻す制御を行う。

図１７（ａ）は、第２の送信データレーンにおける再生後のデータ信号ＤＯ_１及び再生後のクロック信号ＣＫＯ_１が、第１の送信データレーンにおける再生後のデータ信号ＤＯ_０及び再生後のクロック信号ＣＫＯ_０に対して時間ｔ１だけ遅延差を生じた場合を示している。また、図１７（ａ）は、第３の送信データレーンにおける再生後のデータ信号ＤＯ_２及び再生後のクロック信号ＣＫＯ_２が、第１の送信データレーンにおける再生後のデータ信号ＤＯ_０及び再生後のクロック信号ＣＫＯ_０に対して時間ｔ２だけ遅延差を生じた場合を示している。
本実施形態の信号伝送方式は、この遅延差をなくすため、テスト動作において、最適な遅延時間を決定する。具体的には、図１７（ｂ）に示すように、第１の送信データレーンにおける再生後のデータ信号ＤＯ_０及び再生後のクロック信号ＣＫＯ_０を、スキュー制御回路７１、７２に遅延時間ｔ１を設定することにより、時間ｔ１だけ遅延させる。また、第３の送信データレーンにおける再生後のデータ信号ＤＯ_２及び再生後のクロック信号ＣＫＯ_２を、スキュー制御回路７５、７６に遅延時間（ｔ１＋ｔ２）を設定することにより、時間（ｔ１＋ｔ２）だけ遅延させる。このようにして、サンプリングクロック、及びサンプリングデータとして用いる遅延後のクロック信号及び遅延後のデータ信号（各スキュー制御回路の出力）の各送信データレーン間での位相差は、送信側において設定した位相差となる。

図１６に戻って、送信側から双方向制御線Ｓ＿ＣＫ，Ｓ＿Ｄを用いて、ＴＥＳＴパターンを送信する情報（複数のデータ信号を送信データレーンにより送信する旨の送信側から受信側へのテスト開始信号）を受信側へ送信する（ステップ１）。
受信側ではその情報を受けて、テストパターンの受信準備を実施する。つまり、受信側は、各スキュー制御回路（第２のスキュー調整回路）の遅延時間を設定する（ステップ２）。
遅延時間設定後、受信側は、つまり、テストパターンの受信準備完了後、送受信レーンを用いて送信側へのテスト準備完了信号を送信する（ステップ３）。
送信側は、次に決められたＴＥＳＴパターン（複数のデータ信号）を送信する（ステップ４）。
受信側は、受信パターンを予め設定されているＴＥＳＴパターン照合する（ステップ５）。
このとき、受信側のスキュー制御、例えば図１６に示す遅延値を変化させて、パターン照合して一致する値の最適値を求める。つまり、上記ステップ２からステップ５を受信したＴＥＳＴパターンと予め設定されたＴＥＳＴパターンが一致するまで実行する。
受信側は、遅延時間の最適値が決まった場合、双方向制御線によりその情報を送信側に返すことによりシーケンスを終了する（ステップ６）。

次に、送信側でスキュー制御する場合の例を説明する。
図１８は、送信側でスキュー制御する場合の信号伝送方式を示す図である。図１８において、送信側に設けられるスキュー制御回路は、省略して示しているが、スキュー制御回路として、例えば、図１５に示す回路を用いることができる。
本実施形態では、図１６に示す信号伝送方式と同様にして、送信側の遅延（図１５のスキュー制御回路４７の遅延量）を制御する。つまり、まず、送信側は、送受信レーンを用いてテスト開始信号を送信する（ステップ１）。引き続き、送信側が各送信データレーンにおけるスキュー制御回路４７（第１のスキュー調整回路）の遅延時間を設定する（ステップ２）。受信側が、送受信レーンを用いて送信側へのテスト準備完了信号を送信する（ステップ３）。次に、送信側が、テスト準備完了を受けて、複数の送信データレーンに受信側が予め記憶するテストパターンを送信する（ステップ４）。次に、受信側が、複数の送信データレーンを介して受信したＴＥＳＴパターンと、予め記憶するＴＥＳＴパターンとを比較する（ステップ５）。送信側は、上記ステップ２においてスキュー制御回路の遅延時間を変化させ、送信側または受信側は上記ステップ２からステップ５を順次実行し、ステップ５において、比較結果が一致した場合、受信側が、送受信レーンを用いてテスト終了信号を送信する（ステップ６）。
これにより、スキュー制御回路の最適な遅延を設定することで、受信側におけるデータ信号のサンプリングが、シリアルデータの安定したポイントで行うことになる。そのため、送信するデータ信号の品質をあげることができる。

次に、図１１に示す２値差動信号出力回路における振幅の制御、図１２に示す差動信号受信回路におけるしきい値制御の例を示す。上述した場合と同様にして、基本の送信振幅においてテストパターン送信し、差動信号受信回路のしきい値を制御してパターンが一致する値を制御する。次に送信振幅を変えて、同様にテストし、差動信号受信回路のしきい値を決定する。これらの制御を繰り返し、最も振幅が小さく確実に受信できる振幅、しきい値を決定する。
すなわち、まず送信側が、送受信レーンを用いてテスト開始信号を送信する（ステップ１）。受信側は、受信側に設けられた差動信号受信回路の判定しきい値を設定する（ステップ２）。次に、送信側は、送信側に設けられた送信回路の差動信号の振幅を設定する（ステップ３）。次に、受信側は、送受信レーンを用いて送信側へのテスト準備完了信号を送信する（ステップ４）。送信側は、テスト準備完了を受けて、複数の送信データレーンに受信側が予め記憶するテストパターンを送信する（ステップ５）。受信側は、複数の送信データレーンを介して受信したＴＥＳＴパターンと、予め記憶するＴＥＳＴパターンとを比較する（ステップ６）。
次に、受信側は、上記ステップ２において判定しきい値を変化させる。以降、受信側または送信側は、上記ステップ２、及びステップ４〜ステップ６を順次実行する。そして、上記ステップ６において、比較結果が一致した場合、送信側は、上記ステップ３において振幅を変化させる。以降、受信側または送信側は、上記ステップ３〜ステップ６を順次実行する。そして、上記ステップ６の過程において、比較結果が一致した場合、受信側は、送受信レーンを用いてテスト終了信号を送信する（ステップ７）。
これにより、必要最小限の振幅でデータ送信が実現でき、ＥＭＩ抑制、消費電力削減を実現することができる。
第５の実施形態の信号伝送方式によれば、上述したとおり制御線（送受信レーン）を追加することにより、第３の実施形態の信号伝送方式、第４の実施形態の信号伝送をより有効に実現することが可能となる。

以上説明したように、本発明の実施形態の要点は、次のような課題解決を意図し、そのための課題解決手段を提示し、作用効果を奏させることが特徴である。すなわち、デジタルＴＶの高画質化に伴い伝送する信号のバンド幅が増大していく傾向があり、現状の方式では信号本数、クロックスキュー等の限界が迫っており、ＬＳＩの消費電力、チップ面性が共に増加し、ＥＭＩ等のノイズ発生要因となっている。そこで、本実施形態では、増大するデジタル映像信号の伝送をより少ない信号線数で、且つスキューマージンを確保しつつ、ＥＭＩノイズ発生の少ない差動信号の信号伝送方式を実現しようとするものである。

まず、上述した各実施形態に共通して、クロック信号と伝送するデータ信号とのＥＸＯＲをとることでクロック信号をランダム化し、受信側においてＥＸＯＲで逆変換することで容易にクロック信号を再生できる変換データの伝送によりＥＭＩを低減する。特に、データ信号とクロック信号とを同じ伝送路で送信することにより、データ信号とクロック信号の遅延差を少なくすることが可能となる。更に、データ信号に重畳させるクロック信号として、パラレルデータレートのクロックを使用することで、複数のデータ信号の転送レートを下げずに、データ信号に重畳するクロックの周波数、エネルギーを低減することができ、差動駆動方式におけるＥＭＩ削減を図ることができる。さらには、データ信号を、例えばパラレル／シリアル変換し、送信することで、信号本数を削減することができる。

第２の実施形態では、データ信号とクロック信号との二つの信号を一対の差動信号Ｓで伝送する。差動信号Ｓをクロック信号ＣＫのような振幅が規則的な信号ではなく、信号のスペクトラムピークを低減することができるため、差動信号ＳによるＥＭＩをさらに抑制することができる。また、第２の実施形態の信号伝送方式によれば、差動増幅信号の信号本数の削減を実現することができる。

また、第３の実施形態では、複数の送信データレーンにおいて、データ信号に送信レーン毎に位相をずらしたクロック信号を重畳させ、受信側で簡単なロジックにより容易にシリアルデータをサンプリングするサンプリングクロックを生成する。これにより、ＰＬＬなしにシリアルデータのサンプリングを実現することが可能となり、送信データレーンを構成する回路の回路規模の低減、及び送信データレーンが動作する際の低消費電力を実現することができる。

また、第４の実施形態では、シリアルデータ毎に“１”及び“０”の連続するデータ信号を送信するため、このデータ信号とパラレルデータのクロック信号との排他的論理和をとることにより、“１”“０”の変化点が必ず生成される。これにより、必ずシリアルデータ毎にデータ反転が存在することになり、ＤＣパターンの発生をシリアルデータのビット数以下に抑えることができ、ＡＣ結合伝送に向けたＤＣバランス改善を実現できる。

また、第５の実施形態では、複数の送信データレーンとは別に双方向の送受信レーンを設け、データ信号に関する情報を送受信レーンにて送信側と受信側とで制御信号を送受信する構成とした。
これにより、例えば、送信側または受信側に設けたスキュー制御回路の最適な遅延を設定することで、受信側におけるデータ信号のサンプリングが、シリアルデータの安定したポイントで行うことになる。そのため、送信するデータ信号の品質をあげることができる。
また、送信側の出力回路の振幅、受信側の差動信号受信回路の判定しきい値電圧を設定することで、差動信号の振幅を最小限に低い値とできる。これにより、信号伝送方式において、必要最小限の振幅でデータ送信が実現できることとなり、さらにＥＭＩ抑制、消費電力削減を実現することができる。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。

１，６，１０，１３，１７，２０，２１，２４，２５，２８，６１，６２，３１，３３，３５，３８，３９，４２，４４，４８…排他的論理和回路、２，３，１１，１８，２２，２６，３２，３６，４０，４９…差動信号出力回路、４，５，１２，１９，２３，２７，３３，３７，４１，４３…差動信号受信回路、４５,４７，７１，７２，７３，７４，７５，７６…スキュー制御回路、４６…受信レジスタ、７，１４、５１，５３，５５…パラレルシリアル変換ブロック、９、１６、５２，５４，５６…シリアルパラレル変換ブロック、７ａ，９ｂ，６３ｃ…データロード部、７ｂ，９ａ，６３ａ，６３ｂ…シフトレジスタ部、７ｃ…クロック信号ＣＫ生成部、ＣＫ，ＣＫＯ，ＣＫ_０，ＣＫＯ_０，ＣＫ_１，ＣＫＯ_１，ＣＫ_２，ＣＫＯ_２，ＣＫｄ…クロック信号、Ｄ，ＤＯ，Ｄ_０，ＤＯ_０，Ｄ_１，ＤＯ_１，Ｄ_２，ＤＯ_２…データ信号、Ｓ_０，Ｓ_１，Ｓ_２，Ｓ…差動信号、ＣＤ，ＣＤ_０，ＣＤ_１，ＣＤ_２，ＣＤＯ，ＣＤＯ_０…内部信号、１Ａ…送信側データ処理部、１Ｂ…送信部、１Ｃ…伝送部、１Ｄ…受信部、１Ｅ…受信側データ処理部、Ｃ０，Ｃ１…伝送路、８，１５…ＰＬＬ

Claims (16)

1. クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式であって、
   前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、前記複数のデータを前記クロック信号の転送レートで送信することを特徴とする信号伝送方式。
2. 前記複数のデータ信号をパラレルシリアル変換して、変換後のシリアルデータを前記クロック信号の前記転送レートで送信することを特徴とする請求項１に記載の信号伝送方式。
3. 前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号を、別の信号線ペアを用いてそれぞれ差動信号で伝送することを特徴とする請求項１または請求項２いずれか一項に記載の信号伝送方式。
4. 前記クロック信号と前記複数のデータ信号との排他的論理和の信号と、前記複数のデータ信号とを多重化し、多重化した信号を１対の信号線ペアを用いて、多値の振幅をもつ差動信号で伝送することを特徴とする請求項１または請求項２いずれか一項に記載の信号伝送方式。
5. 前記多値の振幅を、予め設定されたテーブルに基づいて設定することを特徴とする請求項４に記載の信号伝送方式。
6. 前記シリアルデータ毎に、０及び１の連続したデータを付加して伝送することを特徴とする請求項２から請求項５いずれか一項に記載の信号伝送方式。
7. 前記複数のデータ信号を複数のデータブロックに分割し、前記クロック信号と前記複数のデータブロックを転送する複数の送信データレーン毎に、前記クロック信号の位相を変えて前記データブロックを伝送することを特徴とする請求項１から請求項６いずれか一項に記載の信号伝送方式。
8. 受信側において、前記複数の送信データレーン毎に、送信側から送出される差動信号に基づいて前記クロック信号を再生し、前記複数の送信データレーン毎に再生されたクロック信号の論理の組合せに基づいてサンプリングクロックを生成し、生成したサンプリングクロックに基づいて、前記複数のデータ信号をサンプリングすることを特徴とする請求項７に記載の信号伝送方式。
9. 送信側において、前記クロック信号を第１のスキュー制御回路により遅延させ、当該遅延させたクロック信号に応じて前記排他的論理和の信号を送信することを特徴とする請求項１から請求項８いずれか一項に記載の信号伝送方式。
10. 受信側において、送信側から送出される差動信号に基づいて前記クロック信号を再生し、再生したクロック信号を第２のスキュー制御回路により遅延させ、当該遅延させたクロック信号に基づいて前記データ信号の論理の切り替わりの中央部において安定してサンプリングすることを特徴とする請求項１から請求項９いずれか一項に記載の信号伝送方式。
11. 前記複数の送信データレーン以外に設けられた送受信レーンを用いて、前記複数のデータ信号に関する情報を送受信することを特徴とする請求項１０に記載の信号伝送方式。
12. 前記複数のデータ信号に関する情報は、前記複数のデータ信号を処理する際に用いる情報であることを特徴とする請求項１１に記載の信号伝送方式。
13. 送信側が前記第１のスキュー調整回路の遅延時間を設定する、或いは受信側が前記第２のスキュー調整回路の遅延時間を設定することを特徴とする請求項１１に記載の信号伝送方式。
14. 受信側に設けられた受信回路の判定しきい値を設定し、
    送信側に設けられた送信回路の前記差動信号の振幅を設定することを特徴とする請求項１１に記載の信号伝送方式。
15. 前記差動信号を出力する送信回路は、差動信号を電流出力することを特徴とする請求項１から請求項１４いずれか一項に記載の信号伝送方式。
16. クロック信号と複数のデータ信号とを重畳した信号を、正負二つの差動信号によって伝送する信号伝送方式における送信装置であって、
    前記クロック信号は、伝送すべき前記複数のデータ信号各々の転送レートを規定する基準クロック信号であり、
    前記複数のデータを前記クロック信号の転送レートで送信する送信部を備えることを特徴とする送信装置。

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