JP2000029828A - バスのスキュ―を補償するための方法および装置 - Google Patents

バスのスキュ―を補償するための方法および装置

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JP2000029828A JP11047428A JP4742899A JP2000029828A JP 2000029828 A JP2000029828 A JP 2000029828A JP 11047428 A JP11047428 A JP 11047428A JP 4742899 A JP4742899 A JP 4742899A JP 2000029828 A JP2000029828 A JP 2000029828A
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timing
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レオン・ライ−ヘン・ウ
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/38—Information transfer, e.g. on bus
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    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol

Abstract

(57)【要約】 【課題】 バスのスキューを補償する方法および装置
を提供。 【解決手段】データ処理システムのコンポーネント間を
バスを介していくつかのデータ・ワードを連続して伝送
するために、種々のバス・ライン間のスキューは各々の
データ・ワードが正確に受信されるように補償されなけ
ればならない。スキューの補償を、試験パターンと理想
状態との比較に応じて特定のバス・ラインに対して所定
の遅延を設定することによって実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般にデータ処理
システムに関するもので、特にデータ処理システム内の
コンポーネント間における個々のバス・ラインでのスキ
ューの補償に関する。
【０００２】
【従来の技術】図１は、複数の中央処理装置（ＣＰ）チ
ップ１０１を含む多重処理システム１００を示すブロッ
ク図である。ＣＰチップ１０１はメモリ・コントローラ
１０２に接続された２次（Ｌ２）キャッシュを有するも
のであってもよい。メモリ・コントローラ１０２は、直
接あるいはトランシーバ１０３を介してメモリカード・
コントローラ１０５に接続できる。各々のメモリ・カー
ド・コントローラ１０５は、複数のＤＲＡＭ１０６を持
つメモリ・カード１０４の一部を構成するものであって
もよい。複数のバスによってコンポーネント１０１〜１
０６は様々な構成で相互接続される。
【０００３】これらのコンポーネント１０１〜１０６に
よるデータ処理をスピード・アップするために、従来か
ら絶え間ない努力がなされている。しかし、システム１
００全体で可能な最大速度に関係する制限要素の一つが
コンポーネント間を結ぶそれらのバスのデータ伝送速度
である。典型的なバスの動作は、２つのコンポーネント
間の各々のバス・ライン上でデータを一度に１ビットず
つ伝送することであった。換言すれば、先行するデータ
・ビットが受信コンポーネントによってうまくラッチさ
れるまで次のデータ・ビットの伝送は行われない。伝送
速度を高めるためには、先行するビットがうまく受信さ
れるまで次のビットが待たされるというこの要件なし
で、各々のバス・ラインに連続して多数のビットを伝送
させればよい。その場合、ある瞬間を見れば、コンポー
ネント間を伝送中の複数のビットが各バス・ライン上に
存在する。
【０００４】各々のバスで複数のビットを伝送すること
は、データ伝送の頻度を著しく高める、すなわちデータ
伝送サイクル時間を著しく減少させるであろう。多重ラ
イン・データ・バスの信号を正確に取り込むために、す
べてのラインの受信器におけるデータ到着時間がタイミ
ング・ウインドウ内に収まらなければならない。そのよ
うなタイミング・ウインドウの長さはデータ伝送サイク
ルの長さと関係がある。サイクル時間が減少すると、取
り込みタイミング・ウインドウもまた減少する。
【０００５】一つのバスは複数のビット（しばしば特定
のワードと対応づけられている）を並列に送るための複
数のバス・ラインを有するので、もし何らかの原因でそ
れらのビットの一つ以上が並列に移動する他のビットよ
りも速くあるいは遅く移動されるならば、受信側では次
のデータ・ワードが到着する前にデータ・ワードの一部
分のみしか受信できない可能性が存在する。データ伝送
に関する従来の方法では、サイクル時間は比較的高いの
で、異なるサイクルからのデータの誤った取り込みが生
じることはないであろう。
【０００６】そのような遅延の原因はいくつかあるが、
例えば一つのバス内の種々のバス・ラインの長さが不均
一であることがその一つである。図２では、バス・ライ
ン２０３〜２１０から構成されるバスよって相互接続さ
れたコンポーネント２０１および２０２が図示されてい
る。図に示すように、バス・ライン２０３〜２１０の長
さは印刷回路基板上でのそれらのレイアウトに応じて異
なる。高速では、一つのビットがバス・ライン２０５を
移動するのに要する時間は、一つの並列ビットがバス・
ライン２０６を移動するのに要する時間よりも大きいで
あろう。もう一つの要因は、一つのコンポーネントにお
いてバス・ライン上にビットを送り込むための種々のド
ライバが異なった配置をとることであろう。これらのド
ライバ回路は、チップ上で異なる位置に配置されること
があり、さらに該チップの製造方法によっては、これら
の種々のドライバに対して異なる動作速度をもたらすこ
ともある。一様ではない処理はまた個々のバス・ライン
の品質にバラツキが生ずる原因ともなろう。さらに、電
源ノイズによってドライバの遅延に変化が生ずるであろ
う。電源ノイズは、ランチング・クロックのタイミング
も変えることがあり、それによってデータ・バス信号の
タイミングが変えられる。
【０００７】
【発明が解決しようとする課題】このような要因の結果
として、スキューが一つ以上のバス・ラインにもたらさ
れることで該バス・ラインを伝送されるビットの到着に
不満足な遅延が生ずるであろう。そのような不満足な遅
延は、バスを介して一度に伝送される多重データ・ワー
ドの信号を取り込む取り込みラッチの能力を妨げる。
【０００８】信号のタイミングに悪影響を及ぼすそれら
の要因のいくつか、例えば信号ライン間の長さの相違は
時間とは関係がなく、またそれらの要因のいくつか、例
えば電源によるドライバの遅延の変動は時間によって異
なる。静的補償技術を時間不変スキューの補償に使用す
ることができる。
【０００９】その結果、そのようなスキューを補償する
方法が当該技術分野において求められている。
【００１０】
【課題を解決するための手段】本発明は、取り込みクロ
ック・タイミングに関して信号伝送のための最大信号ス
キュー許容タイミング・ウインドウを提供する。本発明
によれば、各々の信号ラインの信号タイミングを繰り返
してサンプリングすることを基本として、遅延挿入によ
り最大スキュー許容タイミング・ウインドウに各々の信
号ラインの信号を整列させる。そのような整列は、信号
バス・データ取り込み能力を改善し、それによって多重
ビット・データ伝送のデータ伝送サイクル時間を減少さ
せる。
【００１１】本発明は、各々のバス・ラインに関連した
ラッチと受信器との間に遅延調整器を挿入することを含
む。遅延調整器の目的は、最も好ましい状態（スキュー
許容的）で取り込みラッチに信号が到着するように、各
々のパスに遅延を挿入することである。各々の信号パス
の遅延を較正するために、タイミング・デジタイザが使
用される。タイミング・デジタイザは、８〜１６ビット
のシフト・レジスタ・セルであってもよい。シフト・レ
ジスタ・セルは、クロック周波数がＣＰＵ周波数の４倍
であるクロックによってトリガされる。タイミング・デ
ジタイザは、遅延調整器の後に置かれる。クロックと入
力信号との間のタイミング関係を決定するために、ロー
カル・クロックによって生成する理想信号ウインドウが
他のタイミング・デジタイザへ送られる。タイミング・
デジタイザのすべてのシフト・レジスタ・セルは、スキ
ャン・チェーンとして一緒に結合され、その内容はスキ
ャン・アウトされてサービス・プロセッサに送られる。
このサービス・プロセッサは、各々の信号パスの遅延を
理想信号ウインドウと比較し、続いて遅延調整器を用い
て遅延を特定のバス・ラインに挿入する。
【００１２】
【発明の実施の形態】以下の説明では、本発明を完全に
理解するために、特定のワード長またはバイト長等、数
々の具体的で明確な詳細を明らかにする。しかし、本発
明がそのような具体的で明確な詳細なしでも実施可能で
あることは当業者にとっては明白であろう。別の例で
は、不要な詳細によって本発明が不明瞭なものとならな
いように、よく知られた回路はブロック図のかたちで示
してある。大部分において、タイミングの検討等に関す
る詳細は、本発明の完全理解を得る上では不要なもので
あり、また当業者の技術範囲内であることから除外して
ある。
【００１３】図面について言及するならば、図示した要
素は必ずしも現実の形を示しているわけではない。また
類似もしくは同様の要素は図面において同一の参照符号
によって示されている。
【００１４】本発明は、信号の取り込みを行う取り込み
ラッチを改善し、またデータ処理システム内の種々のコ
ンポーネントを結びつけるバスまたはネット内の個々の
バス・ラインに関連するスキューを軽減する。そのよう
な処理システムを図１に示す。本発明は、コンポーネン
ト１０１〜１０６を接続する任意のバスで利用可能であ
り、またＣＰ１０１とそのＬ２キャッシュ（オンチップ
でもオフチップでもよい）との間を接続するバスでも利
用できる。
【００１５】バスは複数のバス・ラインを含み、複数の
ビットを並列に伝送することができる。そのようなビッ
トの並列配置は、例えばデータ・ワードを構成する。一
連のビットを首尾よくバスで伝送するためには、各バス
・ラインで許容可能なスキューはごくわずか、またはゼ
ロである。なぜなら、特定のビットが特定のクロック・
サイクル内で受信されることが重要だからである。図３
は、誤ったクロック・ウインドウに信号が取り込まれる
ことのない、許容可能なスキューの最大量を示すもので
ある。所期のウインドウは、データ信号が受信器で受信
されなければならないクロック・サイクルである。図示
した信号の場合、スキュー許容マージンはゼロから２分
の１サイクルまでの間の任意の値とすることができる。
もしスキューがマージンよりも大きいならば、信号は所
期のウインドウとは別のサイクル中に受信器によって取
り込まれるかも知れない。
【００１６】図４は、理想信号ウインドウである所期の
ウインドウと正確に一致して受信器で受信される理想信
号を示すものである。そのような場合、最大スキュー許
容値バス・サイクルの２分の１に等しい。
【００１７】図５および図６は、本発明の概念を示すも
のである。図５において、複数（ｎ個）のサンプルが各
バス・ラインを経て伝送され、生成された理想信号と比
較される。複数のサンプルは、効果的に包絡線を作り出
す。
【００１８】図６は、この信号包絡線が本発明による補
償を受けた後でどのようにシフトされるかを示してお
り、この例ではバス・ラインに加えられた余分な遅延の
一部がもたらされる。
【００１９】つぎに、図７はバス７１０（ネット'ｎ'）
の種々のバス・ラインに遅延を加えるための本発明の構
成を示すブロック図である。送信チップ７０１および受
信チップ７０２がバス７１０によって接続されている。
これらのチップは、例えば図１に示したデータ処理シス
テム内の任意の２つのコンポーネントを表すものであっ
てもよい。データ・ワードは、複数のドライバ７０８に
よってバス７１０経由で伝送され、複数の受信器７１１
に受信される。
【００２０】本発明は、本発明のスキュー最小化プログ
ラム７０４を受け取るプロセッサ・コア７０５を用いる
サービス・プロセッサ・チップ７０３の制御下で実施さ
れる。スキュー最小化プロセスは、電源投入後または要
求に応じて実行され得る。チップ７０３は、スキュー最
小化プログラム７０４を実行する特別なプロセッサとし
て機能する。処理能力は、チップ７０３のＪＴＡＧコー
ド・ジェネレータ７０６、チップ７０１のＪＴＡＧ回路
およびチップ７０２のＪＴＡＧ回路７１４内に実装され
るＪＴＡＧプロトコルを介してプロセッサ・コア７０５
によって導出される。
【００２１】ＪＴＡＧはチップを試験するために業界で
使用される標準プロトコル機構である。ＩＥＥＥ規格１
１４９．１（ＩＥＥＥ標準テスト・アクセス・ポートお
よび境界走査アーキテクチャ）を参照されたい。ＩＥＥ
Ｅ規格１１４９．１に準拠しているチップに、該チップ
の各Ｉ／Ｏピンに結合した制御回路を実装した。この制
御回路は、ブロック７０７および７１４によって表され
る。このＪＴＡＧ制御回路へのアクセスは、１つ以上の
Ｉ／Ｏ制御ピンによって与えられ、それによってテスト
・デバイス、例えばブロック７０６内の回路がチップで
の種々の試験手順を制御および実行するために接続され
得る。
【００２２】信号位置合わせプログラム７０４に応答し
て、ＪＴＡＧコード・ジェネレータ７０６は、ＪＴＡＧ
制御回路７０７が所定のビット・パターンをドライバ７
０８からバス７１０上に駆動できるようにする。ブロッ
ク７０７および７１４は、共通のＪＴＡＧ回路を含んで
いる。図９では、この信号は受信器７１１によって受信
されているものとして示されている。さらに、制御信号
がＫ１／Ｋ２クロック制御信号ジェネレータ７０９によ
って送られ、図８に示す遅延調整器８０１によって受信
される。デジタル化信号が調整済みウインドウの中央に
置かれるように、遅延調整器８０１を用いてＫ１／Ｋ２
クロックのタイミングを調整する（図９参照）。Ｋ１／
Ｋ２クロック信号は、クロック信号の８〜１６倍であっ
てもよく、シフト・レジスタ８０２、フェーズ・ロック
・ループ（ＰＬＬ）８０３、除算器８０４および８０
７、ローカル・クロック・ジェネレータ８０５、ならび
にＨ−１ツリー８０６から成る回路によって生成され
る。この回路からの信号は中央バッファ８０８に受け取
られ、つぎに、Ｈ−２ツリー８０９に送られ、さらにＫ
１／Ｋ２ローカル・クロック・ジェネレータ８１０に送
られる。
【００２３】入力信号がタイミング・デジタイザ７１３
によってデジタル化される一方、ジェネレータ７１７に
よって生成された理想ウインドウはタイミング・デジタ
イザ７１５によってデジタル化される。つぎに、これら
をＪＴＡＧ回路７１４で比較し、遅延信号をレジスタ７
１８を介して遅延調整器７１２に送ることで、特定のバ
ス・ラインに対する任意の要求された遅延を加える。こ
のプロセスは各々のバス・ラインに対して行われる。
【００２４】図８の８２０は、各々のバス・ラインにつ
いて、受信チップ７０２での使用のために入力信号をラ
ッチするＬ１／Ｌ２ラッチである。
【００２５】破線７２０（図７参照）は、受信器７１１
からタイミング・デジタイザ７１５への信号パスを表
し、遅延調整器７１２を較正するために使用される。タ
イミング・デジタイザ７１３の出力は、遅延調整器７１
２で遅延した信号に対応する。タイミング・デジタイザ
７１５の出力は、７２０が入力として選択される場合、
遅延のない信号に対応する。これら２つの出力信号を比
較して、遅延調整器が較正される。
【００２６】遅延調整器７１２の詳細は図１０に示され
ており、レジスタ７１８から受信した選択信号Ｓ１およ
びＳ２に応答して、マルチプレクサ１００１による粗い
遅延調整とマルチプレクサ１００２による精細な遅延調
整とを提供することができる。
【００２７】図１１は、理想ウインドウ・ジェネレータ
７１７の構成および入出力信号を示したものである。
【００２８】図１２は、本発明の信号位置合わせプログ
ラム７０４を説明するためのものである。ステップ１２
０１では、各々のバス・ラインについて、ＪＴＡＧ制御
回路７１４が受信器７１１によって受信された入力信号
とウインドウ・ジェネレータ７１７によって生成された
理想信号ウインドウとの間の相対的タイミング関係をサ
ンプリングする。ステップ１２０２では、入力信号をデ
ジタル化したものと、理想信号ウインドウとを比較する
ことで、スキューを補償するために必要な遅延を計算す
る。これは、例えばどれぐらい多くのビットが異なって
いるかをカウントし、その数をレジスタ７１８を通して
使用することで、所望の量の遅延を取り入れるために遅
延調整器７１２で受信される信号Ｓ１およびＳ２を生成
すれば実現できる。ステップ１２０３では遅延調整器の
較正が行われ、最後のステップ１２０４では選択信号Ｓ
１およびＳ２により遅延調整器の設定が行われる。
【００２９】以上、本発明およびその利点が詳細に記述
されたが、種々の変更、置換および改変が本発明の精神
および範囲から離れることなく行うことが可能であるこ
とが理解されるべきである。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）第１のデータ処理コンポーネントと第２のデータ
処理コンポーネントとを接続するバスのスキューを補償
するための方法であって、前記バスのバス・ラインを介
して前記第１のデータ処理コンポーネントから前記第２
のデータ処理コンポーネントへ信号を送る送信ステップ
と、前記信号が所定のウインドウ内に受信されたかどう
かを判断する判断ステップと、前記所定のウインドウ内
に受信されなかった場合に、前記信号を遅延させる遅延
ステップと、を有する方法。 （２）前記判断ステップは、さらに、前記信号をデジタ
ル化する信号デジタル化ステップと、前記所定のウイン
ドウを表す理想信号をデジタル化する理想信号デジタル
化ステップと、前記デジタル化した信号を前記デジタル
化した理想信号と比較する比較ステップと、を有する上
記（１）に記載の方法。 （３）前記遅延ステップは、さらに、前記比較ステップ
の結果に応じて、前記信号に加える遅延の量を計算する
計算ステップと、前記信号を前記第２のデータ処理コン
ポーネントの受信回路へ運ぶパスに前記遅延を加える遅
延付加ステップと、を有する上記（２）に記載の方法。 （４）前記送信ステップ、前記判断ステップ、および前
記遅延ステップは、前記バス内の各々のバス・ラインに
対して実行される上記（３）に記載の方法。 （５）複数のバス・ラインの各々を介して第１のチップ
から第２のチップへ試験信号を送るための駆動回路と、
前記第２のチップで前記試験信号を受信するための受信
器と、前記試験信号をデジタル化するための第１のタイ
ミング・デジタイザと、理想信号ウインドウを生成する
ための生成回路と、前記理想信号ウインドウをデジタル
化する第２のタイミング・デジタイザと、前記デジタル
化した試験信号を前記デジタル化した理想信号ウインド
ウと比較する比較回路と、前記デジタル化した試験信号
と前記デジタル化した理想信号ウインドウとの前記比較
に応じて前記試験信号を運ぶパス内に遅延を挿入するた
めの遅延挿入回路と、を有する装置。 （６）前記駆動回路、前記比較回路、および前記遅延挿
入回路は、前記第１のチップおよび前記第２のチップの
ＪＴＡＧ回路によって実現される、上記（５）に記載の
装置。 （７）前記挿入された遅延は、前記試験信号が前記理想
信号ウインドウ内に受信されることを保証する上記
（５）に記載の装置。 （８）複数のドライバと該複数のドライバに接続した第
１のＪＴＡＧ制御回路とを有する第１のチップと、複数
の受信器、該複数の受信器に接続した複数の遅延調整
器、該複数の遅延調整器に接続した複数の第１のタイミ
ング・デジタイザ、複数の理想信号ウインドウ・ジェネ
レータ、該複数の理想信号ウインドウ・ジェネレータに
接続した複数の第２のタイミング・デジタイザ、および
前記複数の第１のタイミング・デジタイザおよび前記第
２のタイミング・デジタイザに接続した第２のＪＴＡＧ
制御回路を有する第２のチップと、前記複数の受信器に
前記複数のドライバを接続する複数のバス・ラインを持
つバスと、プロセッサに接続したＪＴＡＧコード・ジェ
ネレータを持つ第３のチップとを有し、さらに、該ＪＴ
ＡＧコード・ジェネレータが前記第１のＪＴＡＧ制御回
路および前記第２のＪＴＡＧ制御回路に接続しているデ
ータ処理システム。 （９）前記プロセッサは、スキュー補償プログラムを走
らせるために動作可能であり、該スキュー補償プログラ
ムは、複数のバス・ラインの各々を経由して複数のドラ
イバから複数の受信器へ複数の試験信号を送るステップ
と、前記複数の試験信号を前記第１のタイミング・デジ
タイザでデジタル化するステップと、前記複数の理想信
号ウインドウを前記複数の第２のタイミング・デジタイ
ザでデジタル化するステップと、前記複数のデジタル化
した試験信号を前記複数のデジタル化した理想信号ウイ
ンドウと比較するステップと、前記複数のデジタル化し
た試験信号と前記複数のデジタル化した理想信号ウイン
ドウとの前記比較に応じて前記複数の試験信号の一つを
運ぶパス内に前記複数の遅延調整器の一つによって遅延
を挿入するステップと、を有する上記（８）に記載のデ
ータ処理システム。
【図面の簡単な説明】
【図１】本発明を適用し得る多重処理システムの構成を
示すブロック図である。
【図２】一つのバスでの不均一なラインの長さを示すブ
ロック図である。
【図３】受信器に受信された信号のスキュー許容マージ
ンを示す図である。
【図４】理想信号ウインドウを示す図である。
【図５】遅延を加えることにより、各バス・ラインの信
号分布および理想信号ウィンドウの中心を合わせる様子
を示す図である。
【図６】遅延を加えることにより、各バス・ラインの信
号分布および理想信号ウィンドウの中心を合わせる様子
を示す図である。
【図７】本発明の構成を示すブロック図である。
【図８】タイミング・デジタイザによって使用されるク
ロック信号の生成の詳細を示すブロック図である。
【図９】遅延サンプリング・タイミングを示す図であ
る。
【図１０】遅延調整器の詳細を示す回路図である。
【図１１】理想信号ウインドウ・ジェネレータの詳細を
示す図である。
【図１２】本発明の方法を示すフローチャートである。
【符号の説明】
７０１ 送信チップ ７０２ 受信チップ ７０３ サービス・プロセッサ・チップ ７０４ 信号位置合わせプログラム ７０５ プロセッサ・コア ７０６ ＪＴＡＧコード・ジェネレータ ７０７ ＪＴＡＧ制御回路 ７０８ ドライバ ７０９ Ｋ１／Ｋ２クロック制御信号ジェネレー
タ ７１０ バス ７１１ 受信器 ７１２ 遅延調整器 ７１３ タイミング・デジタイザ ７１４ ＪＴＡＧ制御回路 ７１５ タイミング・デジタイザ ７１７ 理想ウインドウ・ジェネレータ ７１８ レジスタ

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】第１のデータ処理コンポーネントと第２の
    データ処理コンポーネントとを接続するバスのスキュー
    を補償するための方法であって、 前記バスのバス・ラインを介して前記第１のデータ処理
    コンポーネントから前記第２のデータ処理コンポーネン
    トへ信号を送る送信ステップと、 前記信号が所定のウインドウ内に受信されたかどうかを
    判断する判断ステップと、 前記所定のウインドウ内に受信されなかった場合に、前
    記信号を遅延させる遅延ステップと、 を有する方法。
  2. 【請求項２】前記判断ステップは、さらに、 前記信号をデジタル化する信号デジタル化ステップと、 前記所定のウインドウを表す理想信号をデジタル化する
    理想信号デジタル化ステップと、 前記デジタル化した信号を前記デジタル化した理想信号
    と比較する比較ステップと、 を有する請求項１に記載の方法。
  3. 【請求項３】前記遅延ステップは、さらに、 前記比較ステップの結果に応じて、前記信号に加える遅
    延の量を計算する計算ステップと、 前記信号を前記第２のデータ処理コンポーネントの受信
    回路へ運ぶパスに前記遅延を加える遅延付加ステップ
    と、 を有する請求項２に記載の方法。
  4. 【請求項４】前記送信ステップ、前記判断ステップ、お
    よび前記遅延ステップは、前記バス内の各々のバス・ラ
    インに対して実行される請求項３に記載の方法。
  5. 【請求項５】複数のバス・ラインの各々を介して第１の
    チップから第２のチップへ試験信号を送るための駆動回
    路と、 前記第２のチップで前記試験信号を受信するための受信
    器と、 前記試験信号をデジタル化するための第１のタイミング
    ・デジタイザと、 理想信号ウインドウを生成するための生成回路と、 前記理想信号ウインドウをデジタル化する第２のタイミ
    ング・デジタイザと、 前記デジタル化した試験信号を前記デジタル化した理想
    信号ウインドウと比較する比較回路と、 前記デジタル化した試験信号と前記デジタル化した理想
    信号ウインドウとの前記比較に応じて前記試験信号を運
    ぶパス内に遅延を挿入するための遅延挿入回路と、 を有する装置。
  6. 【請求項６】前記駆動回路、前記比較回路、および前記
    遅延挿入回路は、前記第１のチップおよび前記第２のチ
    ップのＪＴＡＧ回路によって実現される、請求項５に記
    載の装置。
  7. 【請求項７】前記挿入された遅延は、前記試験信号が前
    記理想信号ウインドウ内に受信されることを保証する請
    求項５に記載の装置。
  8. 【請求項８】複数のドライバと該複数のドライバに接続
    した第１のＪＴＡＧ制御回路とを有する第１のチップ
    と、 複数の受信器、該複数の受信器に接続した複数の遅延調
    整器、該複数の遅延調整器に接続した複数の第１のタイ
    ミング・デジタイザ、複数の理想信号ウインドウ・ジェ
    ネレータ、該複数の理想信号ウインドウ・ジェネレータ
    に接続した複数の第２のタイミング・デジタイザ、およ
    び前記複数の第１のタイミング・デジタイザおよび前記
    第２のタイミング・デジタイザに接続した第２のＪＴＡ
    Ｇ制御回路を有する第２のチップと、 前記複数の受信器に前記複数のドライバを接続する複数
    のバス・ラインを持つバスと、 プロセッサに接続したＪＴＡＧコード・ジェネレータを
    持つ第３のチップとを有し、さらに、 該ＪＴＡＧコード・ジェネレータが前記第１のＪＴＡＧ
    制御回路および前記第２のＪＴＡＧ制御回路に接続して
    いるデータ処理システム。
  9. 【請求項９】前記プロセッサは、スキュー補償プログラ
    ムを走らせるために動作可能であり、該スキュー補償プ
    ログラムは、 複数のバス・ラインの各々を経由して複数のドライバか
    ら複数の受信器へ複数の試験信号を送るステップと、 前記複数の試験信号を前記第１のタイミング・デジタイ
    ザでデジタル化するステップと、 前記複数の理想信号ウインドウを前記複数の第２のタイ
    ミング・デジタイザでデジタル化するステップと、 前記複数のデジタル化した試験信号を前記複数のデジタ
    ル化した理想信号ウインドウと比較するステップと、 前記複数のデジタル化した試験信号と前記複数のデジタ
    ル化した理想信号ウインドウとの前記比較に応じて前記
    複数の試験信号の一つを運ぶパス内に前記複数の遅延調
    整器の一つによって遅延を挿入するステップと、 を有する請求項８に記載のデータ処理システム。
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