JP3966511B2 - 同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム - Google Patents
同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム Download PDFInfo
- Publication number
- JP3966511B2 JP3966511B2 JP2002577300A JP2002577300A JP3966511B2 JP 3966511 B2 JP3966511 B2 JP 3966511B2 JP 2002577300 A JP2002577300 A JP 2002577300A JP 2002577300 A JP2002577300 A JP 2002577300A JP 3966511 B2 JP3966511 B2 JP 3966511B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- delay
- receiver
- bit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 title claims abstract description 45
- 230000001360 synchronised effect Effects 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title abstract description 16
- 238000004891 communication Methods 0.000 claims abstract description 3
- 230000000630 rising effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 14
- 238000013459 approach Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Information Transfer Systems (AREA)
Description
102 ・・・ 送信者サブシステム
104 ・・・ 受信者サブシステム
104−1 ・・・ 送信者フリップフロップ(FF)
104−2 ・・・ 送信者フリップフロップ(FF)
104−N ・・・ 送信者フリップフロップ(FF)
106 ・・・ 共通クロック・ソース
106−1 ・・・ 受信者フリップフロップ(FF)
106−2 ・・・ 受信者フリップフロップ(FF)
106−N ・・・ 受信者フリップフロップ(FF)
108A ・・・ 位相ロック・ループ(PLL: Phase-Locked Loops)
108B ・・・ 位相ロック・ループ(PLL: Phase-Locked Loops)
202 ・・・ 送信者チップA
204 ・・・ 校正パターン発生器ロジック
206 ・・・ SET(SYNCH)信号
208 ・・・ フリップフロップ(FF)
210−1 ・・・ 送信者フリップフロップ(FF)
210−2 ・・・ 送信者フリップフロップ(FF)
210−N ・・・ 送信者フリップフロップ(FF)
212 ・・・ 送信者内部ロジック
304 ・・・ 受信者チップB
306 ・・・ 最悪遅延検出ロジック
306−1 ・・・ 最悪遅延検出ロジック
306−N ・・・ 最悪遅延検出ロジック
308 ・・・ WC_OK信号
308−1 ・・・ WC_OK信号
308−N ・・・ WC_OK信号
310 ・・・ クロックおよび信号選択制御ロジック
312−1 ・・・ マルチプレクサ(MUX)
312−N ・・・ マルチプレクサ(MUX)
314−1 ・・・ レシーバFF2
314−N ・・・ レシーバFF2
316 ・・・ NANDゲート
318 ・・・ NANDゲート出力
320−1 ・・・ FF1
320−N ・・・ FF1
340 ・・・ 非反転クロック
341 ・・・ 反転クロック
350−1 ・・・ SELECT信号
350−N ・・・ SELECT信号
360 ・・・ 受信者内部ロジック
402 ・・・ 遅延素子
406 ・・・ SET信号
408 ・・・ FF4
410 ・・・ SELECT信号
412 ・・・ FF3
414 ・・・ CALIBRATE信号
501 ・・・ BIT[0]用の破線
501A ・・・ BIT[0]用の実線
502 ・・・ BIT[N]用の破線
502A ・・・ BIT[0]用の実線
Claims (3)
- 送信者サブシステムと受信者サブシステムとを持つ同期通信バス・システムにおいて、遅延を検出し、また、前記受信者サブシステムにおけるすべてのレシーバを調整するための装置であって、
前記バス・システムのビットごとに備えられた、
受信機と、
該受信機の出力端子に接続された第1フリップフロップと、
該受信機の出力端子に前記第1フリップフロップと並列に接続された遅延検出回路であって、遅延発生時には「0」を、通常時には「1」を出力する遅延検出回路と、
前記遅延発生回路からの出力端子に接続された第1ANDゲートと、
前記受信機の出力及び前記第1フリップの出力が入力され、そのいずれかを選択して出力する第1マルチプレクサと、及び
総てのビットの前記遅延検出回路の出力が入力されるNANDゲートを含む制御回路を備え、
前記NANDゲートの出力は、各ビットの前記ANDゲートに入力され、前記第1ANDゲートの出力が選択制御信号として前記第1マルチプレクサに入力され、総てのビットに遅延が無い又は当該ビットに遅延が発生した時には前記受信機の出力が、及び、当該ビット以外のいずれかのビットに遅延が発生した時には前記第1フリップの出力が、前記第1マルチプレクサから夫々出力される装置。 - ビットごとに、前記マルチプレクサの出力端子に接続された第2フリップフロップをさらに備え、前記制御回路が、送信側と受信側の共通クロック信号と、その反転クロック信号が入力され及び前記NANDゲートの出力が選択制御信号として入力される第2マルチプレクサをさらに備え、
総てのビットに遅延が無い又は当該ビットに遅延が発生した時には前記反転クロック信号が、当該ビット以外のいずれかのビットに遅延が発生した時には前記共通クロック信号が、前記第2フリップフロップに入力される、請求項1記載の装置。 - 前記遅延検出回路が、前記受信機の出力端子に接続された第3マルチプレクサと、前記第3マルチプレクサの出力端子に接続された第3フリップフロップと、前記第3フリップフロップの出力端子に接続された第2ANDゲートと、前記第2ANDゲートの出力端子に接続された第4マルチプレクサと、前記第4マルチプレクサの出力端子に接続された第4フリップフロップを備え、
前記受信機からの出力信号の到来時間がクロックの立ち上がりエッジよりも早い場合には、前記第4フリップフロップから「1」が、そうでない場合には「0」が出力される、請求項1または2記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/824,389 US6892314B2 (en) | 2001-04-02 | 2001-04-02 | Method and system of automatic delay detection and receiver adjustment for synchronous bus interface |
PCT/EP2002/004875 WO2002080414A2 (en) | 2001-04-02 | 2002-03-28 | A method and system of automatic delay detection and receiver adjustment for synchronous bus interface |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004530203A JP2004530203A (ja) | 2004-09-30 |
JP3966511B2 true JP3966511B2 (ja) | 2007-08-29 |
Family
ID=25241277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002577300A Expired - Fee Related JP3966511B2 (ja) | 2001-04-02 | 2002-03-28 | 同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム |
Country Status (9)
Country | Link |
---|---|
US (1) | US6892314B2 (ja) |
EP (1) | EP1374077B1 (ja) |
JP (1) | JP3966511B2 (ja) |
KR (1) | KR100543646B1 (ja) |
AT (1) | ATE288599T1 (ja) |
AU (1) | AU2002304613A1 (ja) |
DE (1) | DE60202856T2 (ja) |
TW (1) | TW561330B (ja) |
WO (1) | WO2002080414A2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7089518B2 (en) * | 2004-05-08 | 2006-08-08 | International Business Machines Corporation | Method and program product for modelling behavior of asynchronous clocks in a system having multiple clocks |
US7299436B2 (en) * | 2005-02-10 | 2007-11-20 | International Business Machines Corporation | System and method for accurately modeling an asynchronous interface using expanded logic elements |
JP4701244B2 (ja) * | 2005-06-10 | 2011-06-15 | インターナショナル・ビジネス・マシーンズ・コーポレーション | マイクロコンピュータ及びそのテスト方法 |
US20070098020A1 (en) * | 2005-10-27 | 2007-05-03 | Yee Ja | Methods and arrangements to model an asynchronous interface |
US7886085B2 (en) | 2006-04-05 | 2011-02-08 | Panasonic Corporation | Removable memory device, phase synchronizing method, phase synchronizing program, medium recording the same, and host terminal |
US7900079B2 (en) * | 2006-08-11 | 2011-03-01 | International Business Machines Corporation | Data capture window synchronizing method for generating data bit sequences and adjusting capture window on parallel data paths |
US8027421B2 (en) * | 2006-09-21 | 2011-09-27 | Analog Devices, Inc. | Serial digital data communication interface for transmitting data bits each having a width of multiple clock cycles |
EP2341445B1 (en) * | 2009-12-30 | 2017-09-06 | Intel Deutschland GmbH | Method for high speed data transfer |
US8782459B2 (en) | 2011-06-21 | 2014-07-15 | Via Technologies, Inc. | Apparatus and method for advanced synchronous strobe transmission |
US8839018B2 (en) | 2011-06-21 | 2014-09-16 | Via Technologies, Inc. | Programmable mechanism for optimizing a synchronous data bus |
US8751851B2 (en) | 2011-06-21 | 2014-06-10 | Via Technologies, Inc. | Programmable mechanism for synchronous strobe advance |
US8751850B2 (en) | 2011-06-21 | 2014-06-10 | Via Technologies, Inc. | Optimized synchronous data reception mechanism |
US8751852B2 (en) | 2011-06-21 | 2014-06-10 | Via Technologies, Inc. | Programmable mechanism for delayed synchronous data reception |
US8683253B2 (en) | 2011-06-21 | 2014-03-25 | Via Technologies, Inc. | Optimized synchronous strobe transmission mechanism |
US8782460B2 (en) | 2011-06-21 | 2014-07-15 | Via Technologies, Inc. | Apparatus and method for delayed synchronous data reception |
US9552320B2 (en) | 2013-01-22 | 2017-01-24 | Via Technologies, Inc. | Source synchronous data strobe misalignment compensation mechanism |
US8886855B2 (en) | 2013-01-22 | 2014-11-11 | Via Technologies, Inc. | Apparatus and method for dynamic alignment of source synchronous bus signals |
US9557765B2 (en) | 2013-01-22 | 2017-01-31 | Via Technologies, Inc. | Mechanism for automatically aligning data signals and strobe signals on a source synchronous bus |
TWI522809B (zh) * | 2013-01-22 | 2016-02-21 | 威盛電子股份有限公司 | 補償同步資料匯流排之誤差的裝置與方法 |
US9319035B2 (en) | 2013-01-22 | 2016-04-19 | Via Technologies, Inc. | Source synchronous bus signal alignment compensation mechanism |
US10284361B2 (en) | 2017-05-05 | 2019-05-07 | Mediatek Inc. | Channel skew calibration method and associated receiver and system |
CN115129639B (zh) * | 2022-06-14 | 2023-10-27 | 沐曦集成电路(南京)有限公司 | Axi总线的延时调整装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3784907A (en) | 1972-10-16 | 1974-01-08 | Ibm | Method of propagation delay testing a functional logic system |
US5280629A (en) * | 1991-12-06 | 1994-01-18 | Motorola, Inc. | Technique for measuring channel delay |
US5465346A (en) | 1991-12-30 | 1995-11-07 | Dell Usa, L.P. | Method and apparatus for synchronous bus interface optimization |
CA2099415A1 (en) | 1992-08-27 | 1994-02-28 | Duane Rodney Aadsen | Method and apparatus for self-testing of delay faults |
US5509038A (en) | 1994-04-06 | 1996-04-16 | Hal Computer Systems, Inc. | Multi-path data synchronizer system and method |
JPH1131964A (ja) * | 1997-07-11 | 1999-02-02 | Hitachi Ltd | 論理回路 |
US6105144A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | System and method for alleviating skew in a bus |
JP2002135234A (ja) * | 2000-10-20 | 2002-05-10 | Mitsubishi Electric Corp | スキュー調整回路 |
-
2001
- 2001-04-02 US US09/824,389 patent/US6892314B2/en not_active Expired - Lifetime
-
2002
- 2002-03-28 EP EP02732695A patent/EP1374077B1/en not_active Expired - Lifetime
- 2002-03-28 KR KR1020037011524A patent/KR100543646B1/ko not_active IP Right Cessation
- 2002-03-28 AU AU2002304613A patent/AU2002304613A1/en not_active Abandoned
- 2002-03-28 JP JP2002577300A patent/JP3966511B2/ja not_active Expired - Fee Related
- 2002-03-28 DE DE60202856T patent/DE60202856T2/de not_active Expired - Lifetime
- 2002-03-28 WO PCT/EP2002/004875 patent/WO2002080414A2/en active IP Right Grant
- 2002-03-28 AT AT02732695T patent/ATE288599T1/de not_active IP Right Cessation
- 2002-04-01 TW TW091106502A patent/TW561330B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
WO2002080414A3 (en) | 2003-10-30 |
US6892314B2 (en) | 2005-05-10 |
ATE288599T1 (de) | 2005-02-15 |
DE60202856T2 (de) | 2006-02-09 |
DE60202856D1 (de) | 2005-03-10 |
TW561330B (en) | 2003-11-11 |
EP1374077A2 (en) | 2004-01-02 |
JP2004530203A (ja) | 2004-09-30 |
KR20030088034A (ko) | 2003-11-15 |
AU2002304613A1 (en) | 2002-10-15 |
KR100543646B1 (ko) | 2006-01-20 |
WO2002080414A2 (en) | 2002-10-10 |
US20020144189A1 (en) | 2002-10-03 |
EP1374077B1 (en) | 2005-02-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3966511B2 (ja) | 同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム | |
US7590208B2 (en) | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs | |
US7249290B2 (en) | Deskew circuit and disk array control device using the deskew circuit, and deskew method | |
US7571340B2 (en) | Eliminating receiver clock drift caused by voltage and temperature change in a high-speed I/O system that uses a forwarded clock | |
US7109756B1 (en) | Synchronization of programmable multiplexers and demultiplexers | |
US7702945B2 (en) | Semiconductor device and communication control method | |
US8520464B2 (en) | Interface circuit and semiconductor device incorporating same | |
US7287105B1 (en) | Asynchronous-mode sync FIFO having automatic lookahead and deterministic tester operation | |
JP4930593B2 (ja) | データ転送装置およびデータ転送方法 | |
US7283601B2 (en) | Timing signal generating system and receiving circuit for transmitting signals at high speed with less circuitry | |
US7242737B2 (en) | System and method for data phase realignment | |
CN114301427A (zh) | 占空校正器件与方法以及使用它们的半导体装置 | |
US7793021B2 (en) | Method for synchronizing a transmission of information and a device having synchronizing capabilities | |
KR100649881B1 (ko) | 클락 신호들을 동기시키기 위한 반도체 장치 및 클락신호들을 동기시키는 방법 | |
JP2011061350A (ja) | 受信装置及びその受信方法 | |
EP1150450B1 (en) | Synchronizer | |
US8718215B2 (en) | Method and apparatus for deskewing data transmissions | |
US6760803B1 (en) | Aligning and offsetting bus signals | |
US6571346B1 (en) | Elastic interface for master-slave communication | |
US7795941B2 (en) | Frame pulse signal latch circuit and phase adjustment method | |
JP3562416B2 (ja) | Lsi間データ転送システム及びそれに用いるソースシンクロナスデータ転送方式 | |
JP2596336B2 (ja) | 非同期ディジタル通信装置 | |
KR100835626B1 (ko) | 데이터 송수신 회로의 타이밍 조정 회로, lsi 및 데이터송수신 시스템 | |
KR20170101749A (ko) | 클럭 위상 정렬을 위한 방법 및 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070315 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070315 |
|
RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20070315 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070523 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20070523 |
|
RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20070523 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070525 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110608 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120608 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |