CN115129639B - Axi总线的延时调整装置 - Google Patents

Abstract

本发明涉及一种AXI总线的延时调整装置，AXI总线设置了X个AXI通道，1≤X≤5，X个AXI通道划分为Y个相互独立的AXI通道组{U₁，U₂，…U_Y}，装置包括设置在U_y上的第y延时调整模块；第y延时调整模块包括N_y个依次连接的第y延时调整子模块；U_y包括X(y)个AXI通道，第y延时调整子模块包括X(y)个延时调整单元{AS₁ ^y，AS₂ ^y，…AS_X(y) ^y}；AS_i ^y包括沿Sg_i ^y传输方向依次连接的组包器PK_i ^y、第一寄存器片RS_i1 ^y和解包器RK_i ^y，PK_i ^y用于将获取到Sg_i ^y中除有效标识信号V_i ^y外的信号进行组包得到P_i ^y，将P_i ^y和V_i ^y输入至RS_i1 ^y延时一个时钟周期然后输出至RK_i ^y，RK_i ^y基于V_i ^y对P_i ^y进行解包，得到延时后的Sg_i ^y。本发明降低了芯片中AXI总线延时调整的复杂度，提高了芯片中AXI总线延时调整的灵活性。

Description

AXI总线的延时调整装置

技术领域

本发明涉及芯片技术领域，尤其涉及一种AXI总线的延时调整装置。

背景技术

在芯片设计过程中，需要先建立好模块之间的逻辑互联关系，再基于逻辑互联关系建立物理连接。由于布局布线方式的不同，不同模块之间不同连线之间的距离和类型均可能存在差异，尤其是在距离过长时，直接按照逻辑互联的方式建立模块之间的连接，会影响两个互联模块之间的时序(timing)性能,因此通常需要对互联的两个模块互联的总线进行延时调整，来优化两个互联模块之间的时序。

AXI(Advanced eXtensible Interface)总线是其中一种类型的芯片互联总线，AXI总线是高速总线，数据吞吐量大、速度快、频率高，因此对时序要求非常高。AXI中信号数量大、部分信号宽度大，导致AXI信号线总数量非常多。现有的延时调整方式直接针对信号线进行延时调整，如果直接采用现有的延时调整方案会导致AXI延时调整复杂、面积大，不利于控制，且时序优化的灵活性差。由此可知，如何提供一种针对AXI总线的延时调整技术成为亟待解决的技术方案。

发明内容

本发明目的在于，提供一种AXI总线的延时调整装置，降低了芯片中AXI总线延时调整的复杂度，提高了芯片中AXI总线延时调整的灵活性。

本发明提供了一种AXI总线的延时调整装置，所述AXI总线用于建立两个芯片组成模块之间的互联，所述AXI总线用于从一个芯片组成模块获取AXI信号并传输至另一芯片组成模块；

所述AXI总线设置了X个AXI通道，1≤X≤5，X个AXI通道划分为Y个相互独立的AXI通道组{U₁，U₂，…U_Y},1≤Y≤X,U_y为第y个AXI通道组，y的取值范围为1到Y，U_y中包括至少一个AXI通道，y的取值范围为1到Y；

所述装置包括设置在U_y上的第y延时调整模块，所述第y延时调整模块用于将U_y内的AXI通道对应的AXI信号延时N_y个时钟周期；

所述第y延时调整模块包括N_y个依次连接的第y延时调整子模块，每一第y延时调整子模块用于将U_y内的AXI通道对应的AXI信号延时一个时钟周期；

U_y包括X(y)个AXI通道，所述第y延时调整子模块包括X(y)个延时调整单元{AS₁ ^y，AS₂ ^y，…AS_X(y) ^y}，AS_i ^y为第y延时调整子模块的第i个延时调整单元，i取值范围为1到X(y)，AS_i ^y用于将U_y中的第i个AXI通道的AXI信号Sg_i ^y延时一个时钟周期；

AS_i ^y包括沿Sg_i ^y传输方向依次连接的组包器PK_i ^y、第一寄存器片RS_i1 ^y和解包器RK_i ^y，PK_i ^y用于将获取到Sg_i ^y中除有效标识信号V_i ^y外的信号进行组包得到P_i ^y，将P_i ^y和V_i ^y输入至RS_i1 ^y延时一个时钟周期然后输出至RK_i ^y，RK_i ^y基于V_i ^y对P_i ^y进行解包，得到延时后的Sg_i ^y

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种AXI总线的延时调整装置可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：

本发明降低了芯片中AXI总线延时调整的复杂度，提高了芯片中AXI总线延时调整的灵活性，在优化AXI总线两端最终连接的芯片最小组成单元之间的时序的同时，保证了AXI的高吞吐量大、运行速度和频率。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1为本发明一实施例提供的AXI总线的延时调整装置示意图。；

图2为本发明另一实施例提供的AXI总线的延时调整装置示意图；

图3为本发明又一实施例提供的AXI总线的延时调整装置示意图；

图4为本发明实施例提供的第y延时调整模块示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的一种AXI总线的延时调整装置的具体实施方式及其功效，详细说明如后。

本发明实施例提供了一种AXI总线的延时调整(repeater)装置，所述AXI总线用于建立两个芯片组成模块之间的高速、高带宽互联，所述AXI总线用于从一个芯片组成模块获取AXI信号并传输至另一芯片组成模块。

需要说明的是芯片实现为层级设置的多个组成模块，组成模块可能是最小组成单元，也可以为最小组成单元组成的模块，每一总线可能直接连接两个最小组成单元，也可以接续其他总线后最终连接至两个最小组成单元，本发明是实施例所述的AXI总线指的是能够影响最终连接的两个最小组成单元时序的总线，只有最小组成单元设置有对应的RTL(Resistances-Transistors Logic)代码，对应的RTL代码具体可以为Verilog代码、SystemVerilog代码或VHDL代码等。

AXI总线设置了X个AXI通道，1≤X≤5，X个AXI通道划分为Y个相互独立的AXI通道组{U₁，U₂，…U_Y},1≤Y≤X,U_y为第y个AXI通道组，y的取值范围为1到Y，U_y中包括至少一个AXI通道，y的取值范围为1到Y。

所述装置包括设置在U_y上的第y延时调整模块，需要说明的是，X个AXI通道为读地址AXI通道、写地址AXI通道、读数据AXI通道、写数据AXI通道以及写响应AXI通道中的X个通道，例如可以仅设置只读AXI通道，也可以仅设置只写AXI通道，也可以全部读、写通道均设置等等。X、Y的具体取值根据具体需求来设置。优选的，X＝5，Y＝5，每一AXI通道设置独立的延时调整模块,如图1所示。或者，X＝5，Y＝2，读地址AXI通道、读数据AXI通道划分为一个通道组如图2所示；写地址AXI通道、写数据AXI通道以及写响应AXI通道划分为一个通道组，两个通道组分别设置一个对应的延时调整模块。或者，X＝5，Y＝1，所有AXI通道整体设置一个延时调整模块，如图3所示。可以理解的是，上述仅为优选实施例，其他X的取值，以及其他AXI通道的分组组合也在本申请保护范围之内，不再一一列举。

所述第y延时调整模块用于将U_y内的AXI通道对应的AXI信号延时N_y个时钟周期，也即将AXI信号打N拍。也即将AXI信号打N拍。以调整U_y内的AXI通道两端最终连接的两个最小组成单元的时序。

所述第y延时调整模块包括N_y个依次连接的第y延时调整子模块，每一第y延时调整子模块用于将U_y内的AXI通道对应的AXI信号延时一个时钟周期；也即每个第y延时调整子模块能够将U_y中的AXI通道中的信号打一拍。

U_y包括X(y)个AXI通道，如图4所示，所述第y延时调整子模块包括X(y)个延时调整单元{AS₁ ^y，AS₂ ^y，…AS_X(y) ^y}，AS_i ^y为第y延时调整子模块的第i个延时调整单元，i取值范围为1到X(y)，AS_i ^y用于将U_y中的第i个AXI通道的AXI信号Sg_i ^y延时一个时钟周期，也即第y延时调整子模块中，U_y中的每一AXI通道的信号是对应独立的延时调整单元进行延时调整的。

作为一种实施例，AS_i ^y包括沿Sg_i ^y传输方向依次连接的组包器PK_i ^y、第一寄存器片(Register Slice)RS_i1 ^y和解包器RK_i ^y，PK_i ^y用于将获取到Sg_i ^y中除有效标识信号V_i ^y外的信号进行组包得到P_i ^y，将P_i ^y和V_i ^y输入至RS_i1 ^y延时一个时钟周期然后输出至RK_i ^y，RK_i ^y基于V_i ^y对P_i ^y进行解包，得到延时后的Sg_i ^y。可以理解的是，通过所述装置，U_y中对应的AXI通道的信号进入第y延时调整模块，逐一经过每一第y延时调整子模块之后，从第y延时调整模块输出。可以理解的是，每一第y延时调整子模块的输入均为对应的AXI通道的信号的形式，在第y延时调整子模块中，再将对应的AXI通道的信号分AXI通道打包，有效标识信号不打包，用于标识P_i ^y。虽然AXI中信号数量大、部分信号宽度大，导致AXI信号线数量非常多，但是RS_i1 ^y基于P_i ^y以及V_i ^y进行延时调整，而不是针对所有信号线进行延时调整，降低了AXI总线延时调整的复杂性。每一第y延时调整子模块处理对应的AXI通道的信号后，解包后输出，即输出仍为对应的AXI通道的信号形式的数据，然后发下一第y延时调整子模块进行延时调整。

优选的，当U_y中AXI通道两端最终连接的芯片最小组成单元之间的物理距离大于预设物理距离阈值时，采用所述装置进行延时调整，若小于等于预设物理距离阈值，则不需要所述装置进行延时调整。

作为一种实施例，所述第y延时调整模块基于AXI总线一端的芯片组成模块中存储的第y延时信息生成，所述第y延时信息包括U_y标识信息、第y延时级数、第y时钟域标识、第y复位信号标识、U_y包含的AXI通道标识，其中，所述第y延时级数基于芯片物理布局确定。其中，所述第y延时信息均存储在AXI总线对应的发起端芯片组成模块，或者存储在AXI总线对应的接收端芯片组成模块。基于存储的第y延时信息可以自动生成第y延时调整模块。对于大规模的芯片，通过自动生成第y延时调整模块，可以大大减少延时调整的工作量。此外，当需要批量修改时，直接通过修改第y延时信息，即可实现第y延时调整模块的批量修改，效率高，且不易出错，灵活性好。此外，延时调整信息中的所有值均为默认值，在生成第y延时调整模块过程中，如需调整部分信息，例如第y延时级数、时钟信号标识等，可以直接指定，覆盖默认值，生成符合指定需求的第y延时调整模块。需要说明的是，不同U_y对应的第y延时信息中的第y延时级数等可以相同，也可以不相同，从而可以为不同U_y生成相同级数的延时调整子模块，也可以生成不同级数的子模块。

具体的，基于第y延时信息自动生成第y延时调整模块具体包括：基于AXI第y通道组标识信息生成第y延时调整模块框架，所述第y延时调整模块框架中包括第y复位信号同步单元；基于第y时钟域标识、第y复位信号标识将所述第y延时调整模块框架连接至对应的时钟信号和复位信号，对应的复位信号和所述第y复位信号同步单元相连接；基于第y延时级数确定所述第y延时调整模块中设置的第y延时调整子模块的数量N_y；基于U_y包含的每一AXI通道标识对应的AS_i ^y，将U_y包含的所有AXI通道的AS_i ^y组合生成第y延时调整子模块；将N_y个第y延时调整子模块依次连接并添加至所述第y延时调整模块框架中，将RS_i1 ^y连接所述第y延时调整模块框架连接的时钟信号，以及连接经过同步复位单元同步后的复位信号。

由于AXI总线是高速总线，数据吞吐量大、速度快、频率高，因此对时序要求非常高，且每一AX通道均包含两个方向的信号，即AS_i ^y以及AS_i ^y对应的握手信号RD_i ^y，AS_i ^y通常信号量大，数据宽度宽，有必要进行延时调整，因此通常设置第一寄存器片对AS_i ^y进行延时调整，而RD_i ^y信号宽度小，数据量小，如果也进行延时调整，则会进一步优化时序，但同时由于增加对应的第二寄存器片RS_i2 ^y会对应占用一定的面积，因此，可以根据具体需求灵活配置第y延时信息，从而生成对应的第y延时调整模块。作为一种实施例，所述第y延时信息还包括U_y中每一AXI通道标识对应的AXI通道延时标识，当U_y中AXI通道的面积需求高于时序需求时设置为0，当U_y中AXI通道的时序需求高于面积需求时设置为1。本领域技术人员可以理解的是，0、1只是用于区分延时需求，更换其他值来区分也属于本发明的保护范围。需要说明的是，面积需求高于时序优化需求指的是，可以牺牲部分时序，但需要尽量减延时某所占用的面积。时序需求高于面积需求指的是时序优化需求更高，可以牺牲部分面积占用。

具体的，若U_y中第i个AXI通道的延时标识设置为0，生成的AS_i ^y中不为AS_i ^y对应的握手信号RD_i ^y设置对应的寄存器片，AS_i ^y直接传输AS_i ^y对应的握手信号RD_i ^y，Sg_i ^y与RD_i ^y传输方向相反。可以理解的是，这种情况下，所有的RD_i ^y直穿第y延时调整模块，不进行延时调整。

具体的，若U_y中第i个AXI通道延时标识设置为1，生成的AS_i ^y还包括第二寄存器片RS_i2 ^y，RS_i2 ^y用于将AS_i ^y对应的握手信号RD_i ^y延时一个时钟周期，这种情况下，所有的RD_i ^y通过对应的RS_i2 ^y进行延时调整。

作为一种实施例，若AS_i ^y还包括第二寄存器片RS_i2 ^y，则将第二寄存器片也连接所述第y延时调整模块框架连接的时钟信号以及述第y延时调整模块中的同步复位单元同步后的复位信号。

芯片逻辑互联建立好，加入第y延时调整模块之后，即可进行物理互联，物理互联过程中，根据芯片物理布局布线会对芯片最小组成单元进行重组，但可以理解的是，芯片最小组成单元之间的逻辑互联连接关系是不变的。作为一种实施例，在从芯片逻辑互联到物理互联的过程中，所述装置还用于：

获取第y延时调整模块对应的拆分信息{N₁ ^y，N₂ ^y}，其中N₁ ^y+N₂ ^y＝N_y，N₁ ^y、N₂ ^y分别为建立物理互联过程中跟随U_y中AXI通道两端最终连接的芯片最小组成单元进行模块重组的第y延时调整子模块数量；其中，{N₁ ^y，N₂ ^y}的具体取值是基于物理布局布线设置的。

将N₁ ^y个第y延时调整子模块与对应的芯片最小组成单元作为一个整体模块，将N₂ ^y第y延时调整子模块与对应的芯片最小组成单元作为一个整体模块，与其他芯片模块进行物理互联。

作为一种实施例，U_y的AXI通道两端最终连接的最小组成单元分别为模块A和模块B，模块A和模块B之间对应U_y的AXI通道两端插入了一个包括10级第y延时调整子模块的第y延时调整模块，在进行物理互联时，其中3个第y延时调整子模块与模块A作为一个整体与其他模块进行物理互联，7个第y延时调整子模块与模块B作为一个整体与其他模块进行物理互联。但可以理解的是，模块A和模块B之间的第y延时调整子模块总数不变的，即物理布局布线完成后，模块A和模块B之间仍是通过了10个第y延时调整子模块进行延时调整。当物理布局布线完成后，即可检测各组模块A和模块B之间对应U_y的AXI通道两端所插入的第y延时调整模块是否符合要求，若不符合要求，则更新{N₁ ^y，N₂ ^y}重新进行物理互联，灵活性高。

作为一种实施例，所述装置中，每一第y延时调整模块对应设置一个门控信号，各个U_y对应的门控信号相互独立。门控信号需要满足对应的时序要求，例如，在有效数据的前若W个时钟门控信号需要设置为高电平，有效数据传输后，需要保持若Q个时钟周期，W和Q根据具体的时序需求来配置。门控时钟可以整体控制第y延时调整的开启和关闭，通过设置门控时钟可以降低功耗。

本发明实施例所述装置降低了芯片中AXI总线延时调整的复杂度，提高了芯片中AXI总线延时调整的灵活性，在优化AXI总线两端最终连接的芯片最小组成单元之间的时序的同时，保证了AXI的高吞吐量大、运行速度和频率。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (9)

1.一种AXI总线的延时调整装置，其特征在于，

所述AXI总线用于建立两个芯片组成模块之间的互联，所述AXI总线用于从一个芯片组成模块获取AXI信号并传输至另一芯片组成模块；

所述AXI总线设置了X个AXI通道，1≤X≤5，X个AXI通道划分为Y个相互独立的AXI通道组{U₁，U₂，…U_Y},1≤Y≤X,U_y为第y个AXI通道组，y的取值范围为1到Y，U_y中包括至少一个AXI通道；

所述装置包括设置在U_y上的第y延时调整模块，所述第y延时调整模块用于将U_y内的AXI通道对应的AXI信号延时N_y个时钟周期；

所述第y延时调整模块包括N_y个依次连接的第y延时调整子模块，每一第y延时调整子模块用于将U_y内的AXI通道对应的AXI信号延时一个时钟周期；

U_y包括X(y)个AXI通道，所述第y延时调整子模块包括X(y)个延时调整单元{AS₁ ^y，AS₂ ^y，…AS_X(y) ^y}，AS_i ^y为第y延时调整子模块的第i个延时调整单元，i取值范围为1到X(y)，AS_i ^y用于将U_y中的第i个AXI通道的AXI信号Sg_i ^y延时一个时钟周期；

AS_i ^y包括沿Sg_i ^y传输方向依次连接的组包器PK_i ^y、第一寄存器片RS_i1 ^y和解包器RK_i ^y，PK_i ^y用于将获取到Sg_i ^y中除有效标识信号V_i ^y外的信号进行组包得到P_i ^y，将P_i ^y和V_i ^y输入至RS_i1 ^y延时一个时钟周期然后输出至RK_i ^y，RK_i ^y基于V_i ^y对P_i ^y进行解包，得到延时后的Sg_i ^y。

2.根据权利要求1所述的装置，其特征在于，

X个AXI通道为读地址AXI通道、写地址AXI通道、读数据AXI通道、写数据AXI通道以及写响应AXI通道中的X个通道。

3.根据权利要求2所述的装置，其特征在于，

X＝5，Y＝5，每一AXI通道设置独立的延时调整模块；

或者，X＝5，Y＝2，读地址AXI通道、读数据AXI通道划分为一个通道组；写地址AXI通道、写数据AXI通道以及写响应AXI通道划分为一个通道组，两个通道组分别设置一个对应的延时调整模块；

或者，X＝5，Y＝1，所有AXI通道整体设置一个延时调整模块。

4.根据权利要求1-3中任意一项所述的装置，其特征在于，

所述第y延时调整模块基于AXI总线一端的芯片组成模块中存储的第y延时信息生成，所述第y延时信息包括U_y标识信息、第y延时级数、第y时钟域标识、第y复位信号标识、U_y包含的AXI通道标识，其中，所述第y延时级数基于芯片物理布局确定；

基于AXI第y通道组标识信息生成第y延时调整模块框架，所述第y延时调整模块框架中包括第y复位信号同步单元；

基于第y时钟域标识、第y复位信号标识将所述第y延时调整模块框架连接至对应的时钟信号和复位信号，对应的复位信号和所述第y复位信号同步单元相连接；

基于第y延时级数确定所述第y延时调整模块中设置的第y延时调整子模块的数量N_y；

基于U_y包含的每一AXI通道标识对应的AS_i ^y，将U_y包含的所有AXI通道的AS_i ^y组合生成第y延时调整子模块；

将N_y个第y延时调整子模块依次连接并添加至所述第y延时调整模块框架中，将RS_i1 ^y连接所述第y延时调整模块框架连接的时钟信号，以及连接经过同步复位单元同步后的复位信号。

5.根据权利要求4所述的装置，其特征在于，

所述第y延时信息均存储在AXI总线对应的发起端芯片组成模块，或者存储在AXI总线对应的接收端芯片组成模块。

6.根据权利要求4所述的装置，其特征在于，

所述第y延时信息还包括U_y中每一AXI通道标识对应的AXI通道延时标识，当U_y中AXI通道的面积需求高于时序需求时设置为0，当U_y中AXI通道的时序需求高于面积需求时设置为1；

若U_y中第i个AXI通道的延时标识设置为0，生成的AS_i ^y中不为AS_i ^y对应的握手信号RD_i ^y设置对应的寄存器片，AS_i ^y直接传输AS_i ^y对应的握手信号RD_i ^y，Sg_i ^y与RD_i ^y传输方向相反；

若U_y中第i个AXI通道延时标识设置为1，生成的AS_i ^y还包括第二寄存器片RS_i2 ^y，RS_i2 ^y用于将AS_i ^y对应的握手信号RD_i ^y延时一个时钟周期。

7.根据权利要求6所述的装置，其特征在于，

若AS_i ^y还包括第二寄存器片RS_i2 ^y，则将RS_i2 ^y也连接所述第y延时调整模块框架连接的时钟信号以及述第y延时调整模块中的同步复位单元同步后的复位信号。

8.根据权利要求1-3中任意一项所述的装置，其特征在于，

在从芯片逻辑互联到物理互联的过程中，所述装置还用于：

获取第y延时调整模块对应的拆分信息{N₁ ^y，N₂ ^y}，其中N₁ ^y+N₂ ^y＝N_y，N₁ ^y、N₂ ^y分别为建立物理互联过程中跟随U_y中AXI通道两端最终连接的芯片最小组成单元进行模块重组的第y延时调整子模块数量；

将N₁ ^y个第y延时调整子模块与对应的芯片最小组成单元作为一个整体模块，将N₂ ^y第y延时调整子模块与对应的芯片最小组成单元作为一个整体模块，与其他芯片模块进行物理互联。

9.根据权利要求1-3中任意一项所述的装置，其特征在于，

当U_y中AXI通道两端最终连接的芯片最小组成单元之间的物理距离大于预设物理距离阈值时，采用所述装置进行延时调整。