CN112260689B - 自适应延时补偿串行adc采样系统采样校准方法 - Google Patents

Abstract

本发明公开的一种自适应延时补偿串行ADC采样系统采样校准方法，旨在提供一种时序压力小，校准可靠的采样率校准方法。本发明通过下述技术方案实现：ADC芯片通过模数AD多通道串行接口连接FPGA与时钟分电路组并联组成采样率系统；信号源通过ADC模数转换芯片配置的多通道串行数据传送到FPGA运行时延参数补偿算法，将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；将时延参数置入FPGA中，对齐通道内数据和时钟；AD芯片配置相关寄存器退出测试序列，输出真实采样数据和模数AD测试序列，完成校准过程，实现串行ADC采样系统输入延时的校准。

Description

自适应延时补偿串行ADC采样系统采样校准方法

技术领域

本发明涉及串行接口的ADC器件与FPGA之间多路并行数据接口输入延时的自适应延时补偿串行ADC采样系统采样校准方法。

技术背景

随着各式各样接入通信设备的应用，数据传输的需求急剧增加。系统设计的电路系统，必须支持数据的高速率传输。低电压差分信号LVDS(LOw-Vo1t—age DifferenTIalsignal)便是这样一种技术。LVDS又称ANSI/TIA/EIA一644总线，是一种性能优良的数据传输和物理层接口技术。低电压差分信号(LVDS)非常适合时钟分配、一点到多点之间的信号传输。为系统提供了高速数据传输、抑制共模噪声及降低功耗的能力。利用这种技术，可以设计数据传输系统，以确保能够支持千兆位以上的数据传输。理论上，LVDS的最高传输速率可达1.923Gbps。LVDS技术的核心是采用极低的电压摆幅高速差分传输数据，可以实现点对点或一点对多点的连接；具有低功耗、低误码率、低串扰和低辐射等特点。其传输介质可以是铜质的PCB连线，也可以是平衡电缆。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。LVDS的发展不断衍生出各种新技术，如总线式低电压差分信号传输(BLVDS)技术。由于LVDS技术可以支持数据的高速率传输，且功耗远比同类技术低，因此渐渐成为厂商普遍采用的差分接口标准。其优点是，确保利用低电压差分方式传输的信号，可获双向及多站(开岔)式配置的支持。LVDS信号的传输一般由三部分组成：差分信号发送器、差分信号互联器和差分信号接收器。LVDS虽然满足了短距离传输条件下数据高速传输的要求，但传统的LVDS不能支持长距离传输。由于趋肤效应和介质损耗，高速LVDS信号在电缆传输中会有所衰减，两者导致的信号衰减分别正比于传输频率的平方根和传输速率，尤其是在高速远距离传输过程中，电缆传输中的衰减更是产生信号不稳定的主要原因。随着接口频率的提高，在系统同步接口方式中,有几个因素限制了有效数据窗口宽度的继续增加。时钟到达两个芯片的传播延时不相等(clock skew)，并行数据各个bit的传播延时不相等(data skew)，时钟的传播延时和数据的传播延时不一致(skew between dataand clock)，由于PVT变化时，时钟延时的变化量和数据延时的变化量是不一样的。这又进一步恶化了数据窗口。

在一个数字系统中，当各个子系统需要相同的参考时钟源协同工作时，时钟分配非常重要。但在模数转换器ADC采样系统中，AD芯片内部通道间的制作工艺不可能完全相同，会引入非均匀误差；印制板PCB设计时，现场可编程门阵列FPGA的IO管脚分布位置不同，导致FPGA内部从IOPAD到锁存器的时间不一致，也会引入非均匀误差；印制电路板上，模数AD到现场可编程门阵列FPGA之间的路径间可能会因为过孔、阻抗不匹配等，会引入非均匀误差。总之，多个阶段都可能会导致采样数据与时钟之间延迟不一致，体现在现场可编程门阵列FPGA进行数据拼接处理时呈现非均匀采样即数据对齐问题。

目前，关于并行模数转换器ADC采样系统的时延参数校正方法多是将时延参数存成一个系数文件载入硬件程序或直接写在硬件程序中。此法的缺陷在于：同一采样频率下的时延参数对相同电路的多套并行模数转换器ADC采样系统不具有普适性，由于工艺原因模数转换器ADC芯片自身具有差异，每一套采样系统都需要单独校准；随着环境温度变换，ADC芯片的时延参数还需要微调；每一套采样系统的参数不一致性导致程序版本管理困难。特别对于可变频率的并行ADC采样系统，频率变化范围越大，需保存时延参数文件越多，对应的硬件程序版本也越多，工作量巨大。

发明内容

本发明的目的是针对现有的输入延时参数校准方法的不足之处，结合现有微电子技术的发展成果，提供一种硬件构成简单，时序压力小，校准可靠，可以扩大I VDS技术的数据传送范围，能够自适应延时补偿串行ADC采样系统采样率的校准方法。

为达到以上目的，本发明提供的一种自适应延时补偿串行ADC采样系统采样校准方法，具有如下技术特征：ADC芯片通过模数AD多通道串行接口连接大规模可编程门阵列FPGA与时钟分电路组并联组成串行ADC采样率系统；串行ADC采样率系统上电后或采样频率变换时，启动校准指令和延时补偿的状态机，信号源S通过一个ADC模数转换AD芯片配置的多通道串行数据输出模拟信号并传送到FPGA，FPGA运行时延参数补偿算法，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，用ISERDES原语或IP核I/O接口以及I/O逻辑SelectIO将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；FPGA设置虚拟逻辑分析仪(ILA)，观测降速后的数据输出每比特的时延值和，输入延时自适应补偿，对多通道每比特BIT的时延参数进行修正，将时延参数置入FPGA中，对齐通道内数据和时钟；高速采样AD芯片配置相关寄存器退出测试序列，输出出具有严格相位关系的真实采样数据和模数AD测试序列，完成校准过程，实现串行ADC采样系统输入延时的校准。

本发明相比于现有技术具有如下有益效果：

硬件构成简单。本发明将AD芯片作为采样系统最重要的组成部分，采用ADC芯片通过模数AD多通道串行接口连接大规模可编程门阵列FPGA与时钟分电路组并联组成采样率系统，这种由时钟源CLK、信号源S、模数转换AD芯片、大规模可编程门阵列FPGA组成采样系统，硬件构成简单，易实现FPGA与AD芯片配置接口的连接。

时序压力小。本发明采用信号源S通过一个ADC模数转换AD芯片配置的多通道串行数据输出模拟信号并传送到FPGA，FPGA运行时延参数补偿算法，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，用ISERDES原语或IP核I/O接口以及I/O逻辑SelectIO将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时，这种高速ADC和大规模可编程门阵列(FPGA)采用降速的方式实现数据接口；在FPGA输入接口处，使用ISERDES原语或IP核SelectIO实现高速采样数据的串并转换，增加并行路数，进一步降低接口速率。将采样数据速率降低到FPGA适宜处理的时钟频率，便于FPGA芯片内部逻辑处理，减少时序压力。

校准可靠。本发明在FPGA内置程序设置虚拟逻辑分析仪(ILA)，监测采样并行数据延时，搜寻各数据线上最佳采样时刻，系统上电后，启动校准指令和时延自适应补偿的状态机，运行时延参数校准算法，对降速后的AD数据与时钟之间时延参数进行修正，将时延参数置入FPGA中IDELAY原语，对齐通道内和通道间数据，配置相关寄存器AD芯片退出测试序列输出真实的采样信号，完成校准过程，具有SPI串行接口的高速采样AD芯片可通过配置相关寄存器使得各通道输出具有严格相位关系，使得ADC输出真实采样数据和AD测试序列；实现了系统输入时延自适应补偿。这种采用状态机的程序架构使得时延补偿流程更具层次化，便于程序的移植和版本管理，利于FPGA对AD芯片的控制和后续状态的扩展，同时增强了程序的可读性和规范性。可以扩大I VDS技术的数据传送范围，可为串行LVDS数据信号损耗提供补偿，使电缆传来的串行数字信号可以重新恢复其原有强度，本发明能适应频率的变化，可对并行多路数据导出分析是否为均匀采样，在采样领域有很好的应用前景。

附图说明

为了更清楚地理解本发明，参照本发明实施过程和附图，来描述本发明，其中：

图1是本发明自适应延时补偿串行ADC采样系统采样校准电路原理示意图。

图2是图1的FPGA实现时延自适应补偿状态机跳转原理示意图。

图3是本发明FPGA实现时延参数校准算法框图。

具体实施方式

参阅图1。根据本发明，ADC芯片通过模数AD多通道串行接口连接大规模可编程门阵列FPGA，与时钟分电路组并联组成串行ADC采样系统；串行ADC采样率系统上电后或采样频率变换时，启动校准指令和延时补偿的状态机，信号源S通过一个ADC模数转换AD芯片配置的多通道串行数据输出模拟信号并传送到FPGA，FPGA运行时延参数补偿算法，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，用ISERDES原语或IP核I/O接口以及I/O逻辑SelectIO将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；FPGA设置虚拟逻辑分析仪(ILA)，观测降速后的数据输出每比特的时延值和，输入延时自适应补偿，对多通道每比特BIT的时延参数进行修正，将时延参数置入FPGA中，对齐通道内数据和时钟；高速采样AD芯片配置相关寄存器退出测试序列，输出出具有严格相位关系的真实采样数据和模数AD测试序列，完成串行ADC采样系统校准过程，实现采样率系统输入延时的校准。其中，时钟源S时钟CLK可按需改变采样频率；信号源S可以是简单的弦波信号，也可以是高速的复杂的调制信号。

在整个串行ADC采样系统数据采样过程中：首先开启电源，AD芯片供电稳定，FPGA供电正常，加载程序成功并正常工作。

参阅图2。在FPGA程序中设置对AD芯片进行配置的虚拟逻辑分析仪，，在FPGA中加虚拟逻辑分析仪以虚拟IO观测测试序列是否成功发送；当观测到并行多路采样数据都是测试序列时，FPGA采用状态机按需生成一个高低脉冲复位信号，当复位完成后进入包括空等待状态(Idle)等待一个时钟周期或者采样频率发生变化时，AD配置发送测试序列状态(Test_In)并启动时延校准指令，进入时延参数校准(设定图像的对齐方式Align)状态，FPGA搜寻每比特采样的最佳区间得到具体的延时值，，在设定图像的对齐方式Align状态下，判断校准后的并行多路数据是否是对齐状态(JudgeMent)和当前校准出的时延是否正确，当串转并后的数据的每比特中间时刻都与采样钟上升沿对齐，并行多路数据已对齐则跳转到测试序列Test_Out状态，结束校准并发送校准完成标志，在测试序列Test_Out状态下配置AD芯片相关寄存器，AD配置退出发送测试序列，此时AD并行多路输出真实的采样信号；AD芯片配置测试序列成功，发送测试序列配置完成，态下只需判断多通道串并转换的数据是否对齐，若并行多路数据与时钟沿未对齐，则跳转到同步Sync状态，再一次进行对时延参数校准(Align)，再度启动一次时延校准过程，校准后，退出测试序列配置完成后，发送相关标志信号，状态机进入空等待状态Idle状态，完成一次当前采样频率下输入时延自校准的循环。当串行ADC采样率系统的采样时钟发生变化时，再度启动时延校准过程，自适应补偿每根数据线上的时延值，通过IDELAY原语进行时序调节，将多路并行多路输出数据对齐。因此不用对不同频率下的时延值进行存储管理，便于程序的移植和版本管理。

参阅图3。FPGA内置程序启动时延校准指令，时延参数校准算法搜寻通道每比特BIT最佳采样区间，选取通道内某一BIT最佳采样时刻，其余比特B按此修正，以达到对数据的最佳采样时刻；通过IDELAY对时钟进行延时，判断通道内内测试序列是否对齐，若对齐时延参数校准完成，否则上报通道内测试序列参差对齐，重新启动校准指令。串转并后数据BIT是否对齐的依据是FPGA内置程序中虚拟逻辑分析仪(ILA)的观测窗口，得到的校准后的数据是否遵循AD配置发送的测试序列的相应规律。需要注意的是AD芯片配置多通道的输出的时钟一般超出了FPGA芯片的处理极限，由于AD数据串转并后已经降速，对采样钟也需相应的降速处理。在实施例中，判决主通道组内BIT是否对齐，只需观测串并转换后数据是否符合测试序列的生成规律。

FPGA根据串转并后数据的校准是搜寻最佳的采样区间，然后取中间值，最佳采样时刻为“眼图”(Eye Diagram)的中间时刻：T_mid＝(T_start+T_end)/2，其中，T_start是0-1的临界判决门限对应时刻，Tend是1-0的临界判决门限对应时刻。假设AD芯片采样数据的量化BIT为N位，设计者选择BIT0作为主BIT，利用FPGA内部Select IO资源实现对数据的并串转换和串并转换，将单通道转为并行输出数量为N；通过串行收发控制器ISERDES的原语来实现数据的接收或FPGA内部IP核SelectIO资源实现SERDES高速传输，输出每路数据的采样率为f_s/(N)的并行多路数据降速，其中，f_s为时钟源S时钟CLK的采样频率(f_s不超过AD芯片的最高采样率)。

在理想并行的条件下，并行多路所得的采样信号皆为均匀采样，

串行解串器Serdes_1输出信号为s₁(n)＝{s₁(0),s₁(1),...,s₁(N-1)}；

串行解串器Serdes_2输出信号为s₂(n)＝{s₂(0),s₂(1),...,s₂(N-1)}；

...

串行解串器Serdes_N输出信号为s_N(n)＝{s_N(0),s_N(1),...,s_N(N-1)}；

与串并转换输出相连的拼接处理模块将上述并行采样信号按采样时间的先后顺序拼接在一起，拼接后所得信号为采样信号：s(n)＝{s₁(0),s₂(0),...,s_N(0),s₁(1),s₂(1),...,s_N(1),...,s_N(N-1)}。

本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (10)

1.一种自适应延时补偿串行ADC采样系统采样校准方法，具有如下技术特征：ADC芯片通过模数AD多通道串行接口连接大规模可编程门阵列FPGA与时钟分电路组并联组成串行ADC采样率系统；串行ADC采样率系统上电后或采样频率变换时，启动校准指令和延时补偿的状态机，信号源S通过一个ADC模数转换AD芯片配置的多通道串行数据输出模拟信号并传送到FPGA，FPGA运行时延参数补偿算法，监测采样并行数据延时，搜寻各数据线上的最佳采样时刻，用ISERDES原语或IP核I/O接口以及I/O逻辑SelectIO将高速串化数据转换为并行数据，时钟分电路通过时钟源CLK按需改变采样频率，利用串化因子调节差分时钟IDELAY的延时；FPGA设置虚拟逻辑分析仪(ILA)，观测降速后的数据输出每比特的时延值和，输入延时自适应补偿，对多通道每比特BIT的时延参数进行修正，将时延参数置入FPGA中，对齐通道内数据和时钟；高速采样AD芯片配置相关寄存器退出测试序列，输出出具有严格相位关系的真实采样数据和模数AD测试序列，完成校准过程，实现串行ADC采样系统输入延时的校准。

2.如权利要求1所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：在FPGA程序中设置对AD芯片进行配置的虚拟逻辑分析仪，虚拟逻辑分析仪以虚拟IO观测测试序列是否成功发送；当观测到并行多路采样数据都是测试序列时，FPGA采用状态机按需生成一个高低脉冲复位信号，当复位完成后进入空等待状态(Idle)，等待一个时钟周期或者采样频率发生变化时，AD配置发送测试序列状态(Test_In)并启动时延校准指令，进入时延参数校准设定图像的对齐方式(Align)状态，FPGA搜寻每比特采样的最佳区间得到具体的延时值。

3.如权利要求2所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：在设定图像的对齐方式Align状态下，FPGA判断校准后的并行多路数据是否是对齐状态(JudgeMent)和当前校准出的时延是否正确，当串转并后的数据的每比特中间时刻都与采样钟上升沿对齐，并行多路数据已对齐则跳转到测试序列Test_Out状态，结束校准并发送校准完成标志。

4.如权利要求3所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：FPGA在测试序列Test_Out状态下配置AD芯片相关寄存器，AD配置退出发送测试序列，此时AD并行多路输出真实的采样信号；AD芯片配置测试序列成功，发送测试序列配置完成，判断多通道串并转换的数据是否对齐，若并行多路数据与时钟沿未对齐，则跳转到同步Sync状态，再一次进行对时延参数校准(Align)，再度启动一次时延校准过程，校准后，退出测试序列配置完成后，发送相关标志信号，状态机进入空等待状态Idle状态，完成一次当前采样频率下输入时延自校准的循环。

5.如权利要求4所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：当串行ADC采样率系统的采样时钟发生变化时，再度启动时延校准过程，自适应补偿每根数据线上的时延值，通过IDELAY原语进行时序调节，将多路并行多路输出数据对齐。

6.如权利要求1所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：FPGA内置程序启动时延校准指令，采用时延参数校准算法搜寻通道每比特BIT最佳采样区间，选取通道内某一BIT最佳采样时刻，其余比特B按此修正，以达到对数据的最佳采样时刻。

7.如权利要求6所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：FPGA通过IDELAY对时钟进行延时，判断通道内内测试序列是否对齐，若对齐时延参数校准完成，否则上报通道内测试序列参差对齐，重新启动校准指令。

8.如权利要求1所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：FPGA根据串转并后数据的校准是搜寻最佳的采样区间，然后取中间值，得到最佳采样时刻为“眼图”(Eye Diagram)的中间时刻：T_mid＝(T_start+T_end)/2，其中，T_start是0-1的临界判决门限对应时刻，Tend是1-0的临界判决门限对应时刻。

9.如权利要求1所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于：用FPGA内部Select IO资源实现对数据的并串转换和串并转换，将单通道转为并行输出数量为N；通过串行收发控制器ISERDES的原语来实现数据的接收或FPGA内部IP核SelectIO资源实现SERDES高速传输，输出每路数据的采样率为f_s/(N)的并行多路数据降速，其中，f_s为时钟源S时钟CLK的采样频率。

10.如权利要求1所述的一种自适应延时补偿串行ADC采样系统采样校准方法，其特征在于在理想并行的条件下，并行多路所得的采样信号皆为均匀采样，

串行解串器Serdes_1输出信号为s₁(n)＝{s₁(0),s₁(1),...,s₁(N-1)}；

串行解串器Serdes_2输出信号为s₂(n)＝{s₂(0),s₂(1),...,s₂(N-1)}；

...

串行解串器Serdes_N输出信号为s_N(n)＝{s_N(0),s_N(1),...,s_N(N-1)}；

与串并转换输出相连的拼接处理模块将上述并行采样信号按采样时间的先后顺序拼接在一起，拼接后所得信号为采样信号：s(n)＝{s₁(0),s₂(0),...,s_N(0),s₁(1),s₂(1),...,s_N(1),...,s_N(N-1)}。