CN113885775B - 基于fpga的adc采样自适应调节信号延时系统 - Google Patents

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Abstract

本发明公开了基于FPGA的ADC采样自适应调节信号延时系统，涉及ADC采样自适应调节技术领域，包括ADC和FPGA，所述ADC用于将多路模拟信号转换为多路高速差分信号输出到FPGA，所述FPGA将高速差分信号转换为单端信号，所述FPGA将单端信号由串行信号转换为并行信号，将并行信号通过通道数据输出，所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值，FPGA根据延时值对单端信号进行延时处理；通过自适应的调节多路恢复数据延时来提高ADC数据恢复系统的硬件板卡通用性、恢复数据的可靠性和有效性，降低产品的调试时间成本和产品人力维护成本。

Description

基于FPGA的ADC采样自适应调节信号延时系统
技术领域
本发明涉及ADC采样自适应调节技术领域，具体为基于FPGA的ADC采样自适应调节信号延时系统。
背景技术
随着数字技术的发展，通信系统给模数转换系统提出了更高速度更高位宽的要求。如何快速有效可靠地恢复出高质量的信号是高速模数转换系统的一个重要课题，为提高集成度目前主流ADC芯片厂商已经实现一片芯片集成多路模数转换功能。由于硬件平台各异性客观存在，在实际的工程实现中，在不同板卡上实现快速恢复出多路高速率高质量的信号不可避免。
现有技术中，由于硬件电路板和ADC芯片工艺以及电路板物理属性造成传输路径不统一，在FPGA数据恢复端接收数据时一个bank内一个时钟驱动的多个通道的数据到达时间存在差距，部分通道会出现信号抖动严重，影响着信号的质量。
发明内容
本发明的目的在于：为了解决上述的技术问题，本发明提供基于FPGA的ADC采样自适应调节信号延时系统，通过自适应的调节多路恢复数据延时来提高ADC数据恢复系统的硬件板卡通用性、恢复数据的可靠性和有效性，降低产品的调试时间成本和产品人力维护成本。
本发明为了实现上述目的具体采用以下技术方案：
基于FPGA的ADC采样自适应调节信号延时系统，包括ADC和FPGA，所述ADC用于将多路模拟信号转换为多路高速差分信号输出到FPGA，所述FPGA将高速差分信号转换为单端信号，所述FPGA将单端信号由串行信号转换为并行信号，将并行信号通过通道数据输出，所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值，FPGA根据延时值对单端信号进行延时处理。
进一步地，所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值包括：
步骤S41:获取并行信号的Frame有无变化；
步骤S42:Frame无变化，进行步骤S44；
步骤S43:Frame有变化，Frame延时值+1，进行步骤S44，
步骤S44:判断等待时间内幅值是否大于预设幅值且无变化；
步骤S45:等待时间内幅值大于预设幅值且无变化，则判断是否有毛刺；
步骤S46:等待时间内幅值不大于预设幅值或/和有变化，则返回步骤S41；
步骤S47:判断有毛刺，则Data输出延时值+1；
步骤S48:判断没有毛刺，则保存最初的延时值，进行步骤S421；
步骤S49:Data输出延时值+1后再次判断是否有毛刺；
步骤S410:判断没有毛刺，则保存最初的延时值，进行步骤S421；
步骤S411:判断有毛刺，则判断Data延时值是否等于预设的延时值阈值；
步骤S412:Data延时值等于预设的延时值阈值，则Frame值循环左移一位，Data输出延时值清零，返回步骤S44；
步骤S413:判断是否调节完成过一次；
步骤S414:是调节完成过一次，则进行步骤S421；
步骤S415:没有调节完成过一次，最初的延时值+1；
步骤S416:按步骤S415得到的参数值输出，判断是否有毛刺；
步骤S417:没有毛刺，则返回步骤S415；
步骤S418:有毛刺，判断最后延时值是否小于预设延时阈值；
步骤S419:最后延时值小于预设延时阈值，则返回步骤S412；
步骤S420:最后延时值不小于预设延时阈值，则保存最后的延时值，计算最终的延时值；
步骤S421:最终延时值输出，输出完成一次标志。
进一步地，所述判断等待时间内幅值是否大于预设幅值且无变化中的预设幅值为500。
进一步地，所述判断Data延时值是否等于预设的延时值阈值中的延时值阈值为31。
进一步地，所述判断最后延时值是否小于预设延时阈值中的预设延时阈值为7。
进一步地，所述FPGA通过ISERDES模块将单端信号由串行信号转换为并行信号。
进一步地，所述FPGA通过延时单元IDELAY2对单端信号进行延时处理。
本发明的有益效果如下：
1.本发明基于FPGA的ADC采样自适应调节信号延时系统，通过FPGA逻辑的处理，自动地根据信号毛刺的情况，调节不同的延时，减少软硬件调试时间成本和人力成本；
2.本发明基于FPGA的ADC采样自适应调节信号延时系统，由于可自适应调节延时和去毛刺，可以增加专用硬件的软件通用性和后期产品软件升级的维护成本。
附图说明
图1是现有一般方式处理框图；
图2是本发明自适应处理方式处理框图；
图3是本发明的自适应延时调节框图；
图4是本发明的自适应延时设计原理图；
图5是本发明的ADC数据采样模式示意图；
图6是本发明的信号毛刺分析、计算延时值流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
如图2、图3、图4所示，本实施例提供基于FPGA的ADC采样自适应调节信号延时系统，包括ADC和FPGA，所述ADC用于将多路模拟信号转换为多路高速差分信号输出到FPGA，所述FPGA将高速差分信号转换为单端信号，所述FPGA将单端信号由串行信号转换为并行信号，将并行信号通过通道数据输出，所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值，FPGA根据延时值对单端信号进行延时处理。
优选地，所述FPGA通过ISERDES模块将单端信号由串行信号转换为并行信号。
优选地，所述FPGA通过延时单元IDELAY2对单端信号进行延时处理。
本发明：参考图1、图2、图3，ADC以AD9681为例，描述了ADC恢复数据从AD9681出来后到数据恢复系统的自适应数据恢复延时调节过程。AD9681采样系统的两个主要部分，一个是AD9681将模拟信号转换为高速串行差分数字信号，该信号输出给FPGA进行数据恢复处理；一个是FPGA通过外部高速口接收高速差分数字信号，并且通过IDELAY2和ISERDESE2等模块进行数据恢复处理。如图1所示是一般方式数据恢复处理流程，为了简化和方便理解，图1和图2中显示的处理过程只包含了AD9681芯片其中一个bank的数据恢复流程，另一个bank数据恢复与上图的处理过程完全一致。
如图1所示的流程，一般的数据恢复延时调节去信号抖动的方式是通过在通道数据输出通过调试模式进行认为的分析信号的质量和毛刺情况，然后通过观察计算、验证和反馈的流程人为的对IDELAY2的延时参数进行调节，直到恢复的数据达到满足设计要求为止，最终的参数值就只能针对在一个硬件平台上使用，更换硬件后需要重新针对新硬件对参数值进行调试和修改，即重复的观察、计算、验证和反馈。
本发明的重点在于FPGA逻辑处理和控制。如图2所示，通过在通道输出端口对于信号的分析逻辑的设计，然后根据信号的延时情况不同计算延时输入给IDELAY2，通过延时后再对信号进行实时的分析和处理，经过FPGA内部逻辑的实时处理动态地反馈信号质量并作出延时大小的自动调整，实现自适应地去信号抖动逻辑的设计。
本发明根据数据每个通道数据到达的时间不同，分别延时不同的长短的，从而让4个通道数据延时相对统一，在串并转换后能恢复出质量比较好的信号。由于AD9681是一款采样精度为14bit的数模转换ADC，在转换的过程中模拟信号通过转换后输出为最高500Mhz的高速差分信号，该差分信号不能直接用于信号处理，需要设计处理逻辑将高速差分信号恢复成为最高125Mhz的16bit并行信号，方便用于FPGA进行后续信号处理。
如图4所示，高速差分信号在FPGA内部需要经过3个部分处理转化为并行数据，分别是差分信号转单端信号、信号进行延时、串行信号转并行信号。其中在串并转换时用到了ISERDESE2块对串行信号进行转换，ISERDESE2将信号直接转换为8bit的并行信号。如图5所示，AD9681的采样模式设置为16-Bit DDR,Two-Lane,1×Frame Mode(Default)默认的Bitwise mode。根据模式的时序可以知道在数据正常恢复的情况下，lane0和lane1的最低位始终为0，即ISERDES数据输出Q8＝0，利用好这个特点，当Q8！＝0,可以变向的说明恢复的数据存在着严重的抖动问题，需要进行延时的再次调节，直到数据能够保持很长一段时间Q8＝0，则表明信号的抖动相对保持在可接受范围。根据这个原理，可以在软件中以此为一个判断标准，来考考虑是否需要调节延时值减少信号的抖动。如图6所示，根据FCO(FrameClock Output)和Q8！＝0(有毛刺)2个条件作为自适应延时调节的判断条件，设计自适应处理逻辑。
具体地，如图6所示，所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值包括：
步骤S41:获取并行信号的Frame有无变化；
步骤S42:Frame无变化，进行步骤S44；
步骤S43:Frame有变化，Frame延时值+1，进行步骤S44，
步骤S44:判断等待时间内幅值是否大于预设幅值且无变化；
步骤S45:等待时间内幅值大于预设幅值且无变化，则判断是否有毛刺；
步骤S46:等待时间内幅值不大于预设幅值或/和有变化，则返回步骤S41；
步骤S47:判断有毛刺，则Data输出延时值+1；
步骤S48:判断没有毛刺，则保存最初的延时值，进行步骤S421；
步骤S49:Data输出延时值+1后再次判断是否有毛刺；
步骤S410:判断没有毛刺，则保存最初的延时值，进行步骤S421；
步骤S411:判断有毛刺，则判断Data延时值是否等于预设的延时值阈值；
步骤S412:Data延时值等于预设的延时值阈值，则Frame值循环左移一位，Data输出延时值清零，返回步骤S44；
步骤S413:判断是否调节完成过一次；
步骤S414:是调节完成过一次，则进行步骤S421；
步骤S415:没有调节完成过一次，最初的延时值+1；
步骤S416:按步骤S415得到的参数值输出，判断是否有毛刺；
步骤S417:没有毛刺，则返回步骤S415；
步骤S418:有毛刺，判断最后延时值是否小于预设延时阈值；
步骤S419:最后延时值小于预设延时阈值，则返回步骤S412；
步骤S420:最后延时值不小于预设延时阈值，则保存最后的延时值，计算最终的延时值；
步骤S421:最终延时值输出，输出完成一次标志。
优选地，所述判断等待时间内幅值是否大于预设幅值且无变化中的预设幅值为500。
优选地，所述判断Data延时值是否等于预设的延时值阈值中的延时值阈值为31。
优选地，所述判断最后延时值是否小于预设延时阈值中的预设延时阈值为7。

Claims (6)

1.基于FPGA的ADC采样自适应调节信号延时系统，其特征在于，包括ADC和FPGA，所述ADC用于将多路模拟信号转换为多路高速差分信号输出到FPGA，所述FPGA将高速差分信号转换为单端信号，所述FPGA将单端信号由串行信号转换为并行信号，将并行信号通过通道数据输出，所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值，FPGA根据延时值对单端信号进行延时处理；
所述FPGA对通道数据输出的并行信号进行信号毛刺分析、计算延时值包括：
步骤S41:获取并行信号的Frame有无变化；
步骤S42:Frame无变化，进行步骤S44；
步骤S43:Frame有变化，Frame延时值+1，进行步骤S44，
步骤S44:判断等待时间内幅值是否大于预设幅值且无变化；
步骤S45:等待时间内幅值大于预设幅值且无变化，则判断是否有毛刺；
步骤S46:等待时间内幅值不大于预设幅值或/和有变化，则返回步骤S41；
步骤S47:判断有毛刺，则Data输出延时值+1；
步骤S48:判断没有毛刺，则保存最初的延时值，进行步骤S421；
步骤S49:Data输出延时值+1后再次判断是否有毛刺；
步骤S410:判断没有毛刺，则保存最初的延时值，进行步骤S421；
步骤S411:判断有毛刺，则判断Data延时值是否等于预设的延时值阈值；
步骤S412:Data延时值等于预设的延时值阈值，则Frame值循环左移一位，Data输出延时值清零，返回步骤S44；
步骤S413:判断是否调节完成过一次；
步骤S414:是调节完成过一次，则进行步骤S421；
步骤S415:没有调节完成过一次，最初的延时值+1；
步骤S416:按步骤S415得到的参数值输出，判断是否有毛刺；
步骤S417:没有毛刺，则返回步骤S415；
步骤S418:有毛刺，判断最后延时值是否小于预设延时阈值；
步骤S419:最后延时值小于预设延时阈值，则返回步骤S412；
步骤S420:最后延时值不小于预设延时阈值，则保存最后的延时值，计算最终的延时值；
步骤S421:最终延时值输出，输出完成一次标志。
2.根据权利要求1所述的基于FPGA的ADC采样自适应调节信号延时系统，其特征在于，所述判断等待时间内幅值是否大于预设幅值且无变化中的预设幅值为500。
3.根据权利要求1所述的基于FPGA的ADC采样自适应调节信号延时系统，其特征在于，所述判断Data延时值是否等于预设的延时值阈值中的延时值阈值为31。
4.根据权利要求1所述的基于FPGA的ADC采样自适应调节信号延时系统，其特征在于，所述判断最后延时值是否小于预设延时阈值中的预设延时阈值为7。
5.根据权利要求1所述的基于FPGA的ADC采样自适应调节信号延时系统，其特征在于，所述FPGA通过ISERDES模块将单端信号由串行信号转换为并行信号。
6.根据权利要求1所述的基于FPGA的ADC采样自适应调节信号延时系统，其特征在于，所述FPGA通过延时单元IDELAY2对单端信号进行延时处理。
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