DE102014107652A1

DE102014107652A1 - Gepipelineter, programmierbarer, vorwärtsgerichteter Entzerrer (FFE) für einen Empfänger

Info

Publication number: DE102014107652A1
Application number: DE201410107652
Authority: DE
Inventors: Jade Michael Kizer; Robert B. Roze
Original assignee: Avago Technologies General IP Singapore Pte Ltd
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 2013-05-30
Filing date: 2014-05-30
Publication date: 2014-12-04
Also published as: US20140355663A1; US9385898B2

Abstract

Ein programmierbarer vorwärtsgerichteten Entzerrer (feed forward equalizer, FFE) umfasst eine Mehrzahl von Einheitszellen, wobei jede Einheitszelle ein kapazitives Element umfasst, das mittels eines ersten Schalters mit einer Eingabeverbindung verbunden ist und mittels eines zweiten Schalters mit einer Ausgabeverbindung verbunden ist. Der FFE umfasst ferner Taktlogik, die dazu ausgebildet ist, den ersten Schalter und den zweiten Schalter zu steuern, so dass ein ausgewähltes Spannungssignal zu einem ausgewählten Zeitpunkt an dem kapazitiven Element angelegt wird, so dass das ausgewählte Spannungssignal eine Kapazität des kapazitiven Elements definiert, wobei die Taktlogik bewirkt, dass der zweite Schalter das kapazitive Element mit der Ausgabeverbindung verbindet, um das ausgewählte Spannungssignal als einen Filterkoeffizienten an einem Summierelement anzulegen.

Description

HINTERGRUND
Ein moderner integrierter Schaltkreis (integrated circuit, IC) muss sehr strenge Entwurfs- und Leistungsspezifikationen erfüllen. In vielen Anwendungen für Kommunikationsgeräte werden Sende- und Empfangssignale über Kommunikationskanäle ausgetauscht. Diese Kommunikationskanäle enthalten Beeinträchtigungen, die die Qualität des diese durchlaufenden Signals beeinträchtigt. Eine Art eines IC, die sowohl ein Sendeelement als auch ein Empfangselement verwendet, wird als ein Serialisierer/Deserialisierer (SERDES) bezeichnet. Das Sendeelement auf einem SERDES sendet typischerweise Informationen über einen Kommunikationskanal zu einem Empfänger auf einem anderen SERDES. Der Kommunikationskanal ist typischerweise auf einer anderen Struktur angeordnet als die, auf der der SERDES angeordnet ist. Um durch den Kommunikationskanal eingeführte Beeinträchtigungen zu korrigieren, können ein Sender und/oder ein Empfänger auf einem SERDES oder einem anderen IC eine Schaltung enthalten, die Kanalentzerrung ausführt. Kanalentzerrung (channel equalization) ist ein breiter Begriff, der viele verschiedene Technologien zum Verbessern der Genauigkeit der Kommunikation zwischen einem Sender und einem Empfänger umfasst. Eine typische Art einer Entzerrung wird als entscheidungsrückgekoppelte Entzerrung (decision feedback equalization) bezeichnet und wird durch einen entscheidungsrückgekoppelten Entzerrer (decision feedback equalizer, DFE) ausgeführt. Ein DFE ist typischerweise in einem Empfänger implementiert und verbessert das Signal-zu-Rauschverhältnis (signal-to-noise ratio, SNR) des Signals, er kann jedoch unter Fortpflanzung von Bitfolgenfehlern leiden.
Ein vorwärtsgerichteter Entzerrer (feed forward equalizer, FFE) leidet nicht unter der Fortpflanzung von Bitfolgenfehlern, liefert jedoch auch nicht die Verbesserung des SNR so wie ein DFE dies bewerkstelligt.
Zusätzlich kann ein DFE nur zur Post-Cursor Entzerrung verwendet werden, wohingegen ein FFE entweder für Pre- oder Post-Cursor Entzerrung oder für beides verwendet werden kann.
Ferner verwenden derzeitige FFE Implementierungen eine Transkonduktanz(gm)-Stufe zum Implementieren, demzufolge eine derartige Implementierung hinsichtlich Leistungsverbrauch und Chipfläche ineffizient gemacht ist.
Darüber hinaus werden diese Nachteile ausgeprägter, wenn man versucht, einen Empfänger zu entwerfen und herzustellen, der unter Verwendung von sowohl PAM 2- als auch PAM 4-Modalitäten betrieben werden kann. Das Akronym PAM bezeichnet Pulsamplitudenmodulation, was eine Form von Signalmodulation ist, bei der die Nachrichteninformation in die Amplitude einer Serie von Signalimpulsen kodiert ist. PAM ist eine analoge Pulsmodulationsmaßnahme, bei der die Amplitude einer Folge von Trägerimpulsen gemäß dem Abtastwert des Nachrichtensignals verändert wird. Eine PAM 2 Kommunikationsmodalität bezieht sich auf einen Modulator, der jeweils ein Bit heranzieht und die Signalamplitude auf eines von zwei möglichen Niveaus (zwei Symbole), beispielsweise –1 Volt und ein 1 Volt, abbildet. Eine PAM 4 Kommunikationsmodalität bezieht sich auf einen Modulator, der jeweils zwei Bits heranzieht und die Signalamplitude auf eines von vier möglichen Niveaus (vier Symbole), beispielsweise –3 Volt, –1 Volt und 3 Volt, abbildet. Für eine vorgegebene Baudrate kann PAM 4 Modulation bis zu zweimal die Anzahl von Bits wie PAM 2 Modulation übertragen.
Daher wäre es wünschenswert, eine Möglichkeit zu haben, einen FFE in einer Art und Weise zu implementieren, die die Leistungseffizienz erhöht (insbesondere maximiert) und die die Chipfläche reduziert (insbesondere minimiert).
ZUSAMMENFASSUNG
In einer Ausführungsform umfasst ein programmierbarer vorwärtsgerichteter (bzw. vorwärtsgekoppelter) Entzerrer bzw. Ausgleicher (feed forward equalizer, FFE) eine Mehrzahl von Einheitszellen, wobei jede Einheitszelle ein kapazitives Element umfasst, das mittels eines ersten Schalters mit einer Eingabeverbindung bzw. einem Eingangsanschluss verbunden ist und mittels eines zweiten Schalters mit einer Ausgabeverbindung bzw. einem Ausgangsanschluss verbunden ist. Der FFE umfasst ferner Taktlogik, die dazu ausgebildet ist, den ersten Schalter und den zweiten Schalter zu steuern, so dass ein ausgewähltes Spannungssignal zu einem ausgewählten Zeitpunkt an dem kapazitiven Element angelegt wird bzw. das kapazitive Element damit beaufschlagt wird, so dass das ausgewählte Spannungssignal eine Kapazität des kapazitiven Elements definiert, wobei die Taktlogik bewirkt, dass der zweite Schalter das kapazitive Element mit dem Ausgangsanschluss verbindet, um das ausgewählte Spannungssignal als einen Filterkoeffizienten an ein Summierelement anzulegen bzw. das Summierelement damit zu beaufschlagen.
Andere Ausführungsformen werden ebenfalls bereitgestellt. Andere Systeme, Verfahren, Merkmale und Vorteile der Erfindung werden offensichtlich sein oder werden offensichtlich für einen Fachmann beim Auswerten der nachfolgenden Zeichnungen und der ausführlichen Beschreibung. Es ist beabsichtigt, dass alle derartigen zusätzlichen Systeme, Verfahren, Merkmale und Vorteile in dieser Beschreibung enthalten sind, im Schutzumfang der Erfindung sind, und durch die beigefügten Ansprüche geschützt sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die Erfindung kann mit Verweis auf die folgenden Zeichnungen besser verstanden werden. Die Bestandteile in den Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen ist der Schwerpunkt auf eine klare Darstellung der Prinzipien der vorliegenden Erfindung gelegt. Außerdem bezeichnen in den Zeichnungen gleiche Bezugszeichen entsprechende Teile durchwegs in den verschiedenen Skizzen.
1 ist eine schematische Ansicht, die ein Beispiel eines Kommunikationssystems veranschaulicht, in dem der gepipelinete, programmierbare vorwärtsgerichtete Entzerrer (FFE) für einen Empfänger gemäß einem exemplarischen Ausführungsbeispiel der Erfindung implementiert werden kann.
2 ist eine schematische Darstellung, die einen beispielhaften Empfänger der 1 gemäß einem exemplarischen Ausführungsbeispiel der Erfindung veranschaulicht.
3 ist eine schematische Darstellung einer Einheitszelle des FFE der 2 gemäß einem exemplarischen Ausführungsbeispiel der Erfindung.
4 ist eine Blockdarstellung, die einen Teil eines programmierbaren FFE gemäß einem exemplarischen Ausführungsbeispiel der Erfindung veranschaulicht.
5 ist ein Zeitablaufdiagramm, das dazu verwendet werden kann, den Betrieb des programmierbaren FFE der 4 gemäß einem exemplarischen Ausführungsbeispiel der Erfindung zu steuern.
AUSFÜHRLICHE BESCHREIBUNG
Ein gepipelineter bzw. mit einer Pipeline ausgebildeter, programmierbarer vorwärtsgerichteter Entzerrer (feed forward equalizer, FFE) für einen Empfänger bzw. ein Empfangsgerät kann in einem beliebigen integrierten Schaltkreis (IC) implementiert werden, der einen digitalen Direktumwandlungsempfänger (direct conversion receiver, DCR) verwendet. In einer Ausführungsform ist der gepipelinte, programmierbare FFE für einen Empfänger in einem Serialisierer/Deserialisierer (SERDES)-Empfänger implementiert, der auf einer Datenrate von 50 Gigabit pro Sekunde (Gbps) betrieben wird, indem eine Pulsamplitudenmodulation (PAM) 4 Modulationsmethodik, die auf 25 GBaud (Gsymbole pro Sekunde) betrieben wird, implementiert wird. Die 50 Gbps Datenrate wird, zumindest teilweise, ermöglicht durch die nachfolgend zu beschreibende, gepipelinete Implementierung und ist rückwärts kompatibel mit PAM 2 Modulationsmethodiken, die mit einer Datenrate von 25 Gbps arbeiten.
Wie das hierin verwendet wird, bezeichnet der Ausdruck „Cursor” ein gegenständliches Bit, der Ausdruck „Pre-Cursor” oder „pre” bezeichnet ein Bit, das dem „Cursor” Bit vorausgeht und der Ausdruck „Post-Cursor” oder „post” bezeichnet ein Bit, das auf das „Cursor” Bit nachfolgend ist.
1 ist eine schematische Ansicht, die ein Beispiel eines Kommunikationssystems 100 veranschaulicht, indem der gepipelinete, programmierbare vorwärtsgerichtete Entzerrer (FFE) für einen Empfänger implementiert werden kann. Das Kommunikationssystem 100 ist ein Beispiel einer möglichen Implementierung. Das Kommunikationssystem 100 umfasst einen Serialisierer/Deserialisierer (SERDES) 110, der eine Mehrzahl von Sende-Empfängern bzw. Transceivern 112 umfasst. Es wird nur ein Transceiver 112-1 in Einzelheiten veranschaulicht, es wird jedoch verstanden, dass in dem SERDES 110 viele Transceiver 112-n enthalten sein können.
Der Transceiver 112-1 umfasst ein Logikelement 113, das die Funktionalität von einer Zentralverarbeitungs-Einheit (central processor unit, CPU), von Software (SW) und von einer allgemeinen Logik umfasst, und wird zur Vereinfachung als „Logik” bezeichnet. Es sollte angemerkt werden, dass die Darstellung des Transceivers 112-1 stark vereinfacht ist und dazu gedacht ist, lediglich die Basiskomponenten eines SERDES Transceivers zu veranschaulichen.
Der Transceiver 112-1 umfasst ferner einen Sender 115 und einen Empfänger 118. Der Sender 115 empfängt ein Informationssignal von der Logik 113 über die Verbindung bzw. den Anschluss 114 und stellt ein Sendesignal über die Verbindung bzw. den Anschluss 116 bereit. Der Empfänger 118 empfängt ein Informationssignal über die Verbindung 119 und stellt für die Logik 113 ein verarbeitetes Informationssignal über die Verbindung 117 bereit.
Das System 100 umfasst ferner einen SERDES 140, der eine Mehrzahl von Sende-Empfängern bzw. Transceivern 142 umfasst. Nur ein Transceiver 142-1 wird in Einzelheiten veranschaulicht, es wird jedoch verstanden, dass in dem SERDES 140 viele Transceiver 142-n enthalten sein können.
Der Transceiver 142-1 umfasst ein Logikelement 143, das die Funktionalität von einer Zentralverarbeitungseinheit (CPU), von Software (SW) und von einer allgemeinen Logik umfasst, und wird zur Vereinfachung als „Logik” bezeichnet. Es sollte angemerkt werden, dass die Darstellung des Transceivers 142-1 stark vereinfacht und dazu gedacht ist, lediglich die Basiskomponenten eines SERDES Transceivers zu veranschaulichen.
Der Transceiver 142-1 umfasst ferner einen Sender 145 und einen Empfänger 148. Der Sender 145 empfängt von der Logik 143 über die Verbindung 144 ein Informationssignal und stellt über die Verbindung 146 ein Sendesignal bereit. Das Empfangsgerät 148 empfängt über die Verbindung 147 ein Informationssignal und stellt für die Logik 143 ein verarbeitetes Informationssignal über die Verbindung 149 bereit.
Der Transceiver 112-1 ist über einen Kommunikationskanal 122-1 mit dem Transceiver 142-1 verbunden. Ein ähnlicher Kommunikationskanal 122-n verbindet den „n” Transceiver 112-n mit einem entsprechenden „n” Transceiver 142-n.
In einer Ausführungsform kann der Kommunikationskanal 122-1 Kommunikationspfade 123 und 125 umfassen. Der Kommunikationspfad 123 kann den Sender 115 mit dem Empfänger 148 verbinden und der Kommunikationspfad 125 kann den Sender 145 mit dem Empfänger 118 verbinden. Der Kommunikationskanal 122-1 kann an eine Vielfalt von Kommunikationsmethodiken angepasst werden, einschließlich, jedoch nicht beschränkt auf, einpolig geerdet bzw. unsymmetrisch (single-ended), differentiell oder andere, und kann auch dazu angepasst werden, eine Vielfalt von Modulationsmethodiken zu führen, einschließlich beispielsweise PAM 2, PAM 4 und andere. In einer Ausführungsform arbeiten die Empfänger und Sender auf Differenzialsignalen. Differenzialsignale sind solche, die durch zwei komplementäre Signale auf unterschiedlichen Leitern dargestellt werden, wobei der Ausdruck „differenzial” die Differenz bzw. den Unterschied zwischen den beiden komplementären Signalen darstellt. Die zwei komplementären Signale können als das „true” (wahr) oder „t” Signal und das „Complement” (Komplement) oder „c” Signal bezeichnet werden. Alle Differenzialsignale haben ferner etwas, das als ein „gemeinsamer Modus” bezeichnet wird, der den Mittelwert der beiden Differenzialsignale darstellt. Hochgeschwindigkeits-Differentialsignalgebung bietet viele Vorteile, wie etwa geringes Rauschen und niedrige Leistung, wobei eine Datenübertragung, die robuste und mit Hochgeschwindigkeit ausgeführt wird bereitgestellt wird.
2 ist eine schematische Darstellung, die einen beispielhaften Empfänger der 1 veranschaulicht. Der Empfänger 200 kann ein beliebiger der in 1 veranschaulichten Empfänger sein. Der Empfänger 200 umfasst einen kontinuierlichen, zeitlinearen Entzerrer (continuous time linear equalizer, CTLE) 202, der das Informationssignal von dem Kommunikationskanal 122 (1) empfängt. Die Ausgabe des CTLE 202 wird einem Quadratur-Flanken-Selektion (quadrature edge selection, QES) Element 214 und einem gepipelineten Verarbeitungssystem 210 bereitgestellt. Das gepipelinete Verarbeitungssystem 210 umfasst einen gepipelineten, vorwärtsgerichteten Entzerrer (FFE) 220, einen gepipelineten, entscheidungsrückgekoppelten Entzerrer (DFE) 230 und einen regenerativen Leseverstärker (regenerative sense amplifier, RSA) 240.
Der Verweis auf ein „gepipelinetes” Verarbeitungssystem verweist auf die Fähigkeit des FFE 220, des DFE 230, des RSA 240 und des QES 214, acht gepipelinete Stufen 212 (unten als Abschnitte D0 bis D7 bezeichnet) gleichzeitig zu verarbeiten.
Der DFE 230 empfängt eine Schwellwertspannungseingabe von einem Digital/Analog-Wandler (digital-to-analogue converter, DAC) 272 über eine Verbindung 273. Der RSA 240 empfängt einen Schwellwertspannungseingabe von einem Digital/Analog-Wandler (DAC) 274 über eine Verbindung 275. Der DAC 272 und der DAC 274 können eine beliebige Art eines DAC sein, der eine Schwellwertspannungseingabe basiert auf Systemanforderungen bereitstellen kann.
Der RSA 240 wandelt eine analoge Spannung in einen komplementären digitalen Wert um. Die Ausgabe des RSA umfasst abgetastete Daten/Flankeninformation und wird einem Phasendetektor (PD) 218 über eine Verbindung 216 bereitgestellt. Die Ausgabe des Phasendetektors 218 umfasst ein Aktualisierungssignal, das beispielsweise einen Auf-/Ab-Befehl aufweist, und wird einem Takt(clock, CLK)-Element 224 über eine Verbindung 222 bereitgestellt. Das Taktelement 224 stellt ein gleichphasiges (in-phase, (I)) taktgebendes Signal über eine Verbindung 226 bereit und stellt über eine Verbindung 228 ein Quadratur (Q) taktgebendes Signal bereit. Das gleichphasige (I) taktgebende Signal wird dem gepipelineten FFE 220, dem DFE 230 und dem RSA 240 zugeführt, und das Quadratur (Q) taktgebende Signal wird dem QES Element 214 zugeführt.
Das QES Element 214 empfängt von einem DAC 276 über eine Verbindung 277 eine Schwellwertspannungseingabe. Der DAC 276 kann eine beliebige Art eines DAC sein, der eine Schwellwertspannungseingabe basiert auf Systemanforderungen bereitstellen kann.
Die Ausgabe des RSA 240 über eine Verbindung 232 ist eine digitale Darstellung des rohen Hochgeschwindigkeitssignals vor dem Extrahieren irgendeiner Leitungscodierung, vorwärtsgerichteter Fehlerkorrektur oder Demodulation, um Daten wieder zu erlangen. Im Fall von PAM 2 ist die Ausgabe eine Abfolge von Einsen und Nullen. Im Fall von PAM N ist sie eine Abfolge von N binär kodierten Symbolen. Für PAM 4 beispielsweise umfasst die Ausgabe eine Folge (string) von vier verschiedenen Symbolen, die jeweils durch ein unterschiedliches, digitales Zwei-Bit-Wort identifiziert sind. Die Ausgabe des RSA 240 wird über eine Verbindung 232 einem Seriell-Parallel-Wandler 234 bereitgestellt. Der Seriell-Parallel-Wandler 234 wandelt den digitalen Hochgeschwindigkeitsdatenstrom auf der Verbindung 232 um in einen Bus von parallelen Daten mit niedrigerer Geschwindigkeit auf der Verbindung 236. Die Ausgabe des Seriell-Parallel-Wandlers 234 auf der Verbindung 236 ist das parallele Datensignal und wird einem vorwärtsgerichteten Fehlerkorrektur (forward error correction, FEC) Element 242 bereitgestellt. Die Ausgabe des Seriell-Parallel-Wandlers 234 auf der Verbindung 237 ist ein Fehler- oder Testsignal und wird einem automatischen Korrelationsmodul (automatic correlation engine, ACE) 246 bereitgestellt. Das Fehler-, oder Testsignal wird verwendet, um Systemparameter zu treiben, um das Signal-zu-Rausch Verhältnis in dem Empfänger 200 zu erhöhen, und kann auf verschiedene Arten erzeugt werden. Eine Art ist, innerhalb des QES Elements 214 Abtaster zu verwenden, um Null-Durchgänge (auch Flankendaten oder der Übergang zwischen Datenbits genannt) zu identifizieren. Ein anderes Verfahren ist, innerhalb des RSA Elements 240 Hilfsabtaster zu verwenden, um die Signale mit hoher Amplitude (äquivalent zu dem offenen Teil eines Augenbildes) zu identifizieren. So würde, beispielsweise bei Verwendung des Flankendaten-Verfahrens, wenn ein Abtaster innerhalb des QES Elements 214 anfangen würde, ein positives Signal zu detektieren, wo der Null-Durchgangspunkt auftreten sollte, dann würde sich das Fehler(error)-Signal auf der Verbindung 237 vergrößern und es könnten verschiedenartige Systemparameter getrieben werden, um diesen Fehler zu verringern. Die Ausgabe des FEC 242 wird der CPU 252 über eine Verbindung 149 bereitgestellt.
Die Ausgabe des ACE 246 wird der CPU 252 über eine Verwendung 248 bereitgestellt. Die Implementierung des ACE 246 könnte mit Hardware auf einen Chip, Firmware außerhalb eines Chips oder mit einer Kombination von Hardware und Firmware sowie einer CPU erfolgen, in welchem Fall die CPU 252 über die Verbindung 248 von der ACE 246 lesen und zu dieser schreiben würde. Die ACE 246 vergleicht die empfangenen Daten mit einem pseudozufälligen binären Sequenz(pseudorandom binary sequence, PRBS)-Muster und stellt eine Korrelationsfunktion bereit, um eine Implementierung eines Algorithmus nach kleinsten mittleren Quadraten (Least-Mean-Square, LMS) zum Abstimmen des Empfängers 200 zu unterstützen.
Die CPU 252 ist über eine bidirektionale Verbindung 254 mit Registern 256 verbunden. Die Register 256 speichern DFE Filterkoeffizienten, FFE Steuerungen, CTLE Steuerungen, RSA Schwellwertspannungssteuerungen, Offset-Korrekturwerte für das RSA und das QES Element sowie Steuerungen für die DACs.
Eine Ausgabe des Registers 256 auf einer Verbindung 261 wird dem Phasendetektor 218 bereitgestellt, eine Ausgabe des Registers 256 auf einer Verbindung 262 wird dem gepipelineten DFE 230 bereitgestellt, eine Ausgabe des Registers 256 auf einer Verbindung 263 wird dem gepipelineten FFE 220 bereitgestellt und eine Ausgabe des Registers 256 auf einer Verbindung 264 wird dem QES-Element 214 bereitgestellt. Obwohl dies zur Vereinfachung der Veranschaulichung nicht gezeigt ist, stellen die Register 256 auch Steuerungsausgaben für die CTLE 202 und für alle DACs bereit. In einer Ausführungsform umfasst die Ausgabe des QES-Elements 214 auf einer Verbindung 238 abgetastete Daten-/Flanken-Information und wird dem Phasendetektor 218 und dem Seriell-Parallel-Wandler 234 bereitgestellt.
Die Elemente in 2 arbeiten allgemein auf der Grundlage eines Systemtaktsignals, das auf einer bestimmten Frequenz läuft, die der Baudrate des Datenkanals entspricht. Ein Zeitintervall, das als ein Einheitsintervall (unit interval, UI) bezeichnet wird, entspricht allgemein einer Zeitdauer von einem Taktzyklus der Systemuhr bzw. des Systemtakts. Beispielsweise könnte ein Transceiver auf 50 Gbps kommunizieren, unter Verwendung von PAM 4 ist die Baudrate 25 G Baud pro Sekunde, und eine UI wäre 40 ps = 1/25 G.
Allgemein wird ein Empfangssignal auf einer Verbindung 204 an einer Anordnung bzw. einem Array von FFE/DFE/RSA/QES Abschnitten angelegt. Wenn ein Array von N Abschnitten implementiert ist, dann kann jeder Abschnitt das Empfangssignal auf einer Rate von 1/(UI × N)verarbeiten, was die Leistungsanforderungen im Vergleich zu der Standard (nicht-gepipelineten) Verarbeitung signifikant entspannt.
Beispielsweise könnte ein 25 G Baud Empfangssignal mittels eines Arrays von acht Abschnitten verarbeitet werden, wobei jede Sektion auf 3,125 GHz läuft. Die Startzeit für jede Sektion ist um 1 UI von ihrer benachbarten Sektion versetzt, so dass wenn die Ausgänge von allen acht Sektionen zusammen summiert werden (Signal 236), es mit der ursprünglichen Rate von 25 G Baud aktualisiert wird.
3 ist eine schematische Darstellung einer Einheitszelle des FFE 220 der 2. Die FFE-Einheitszelle 300 umfasst eine FFE-Takterzeugungslogik 302 und Schaltlogik 305. Die Schaltlogik 305 umfasst Schalter 312, 314, 315, 316, 317, 318 und 319. Die Schalter können unter Verwendung einer beliebigen Schalttechnologie implementiert sein, einschließlich, beispielsweise Bipolartransistor (bipolar junction transistor, BJT) Logik oder einer beliebigen Variation davon, Feldeffekttransistor (field effect transistor, FET) Logik oder einer beliebigen Variation davon, oder irgendeiner anderen verfügbaren Schalttechnologie.
Die FFE-Einheitszelle 300 umfasst ferner einen Kondensator 321 und einen Kondensator 322. Die FFE-Einheitszelle 300 ist so veranschaulicht, dass sie auf einem Differenzialsignal mit einem Eingabesignal „in_t”, das auf einer Verbindung 332 bereitgestellt wird, und einem Eingangssignal „in_c”, das auf einer Verbindung 334 bereitgestellt wird, arbeitet. Das „in_t”-Signal und das „in_c”-Signal sind die „true” und „complement” Differenzial-Datenausgänge des CTLE 202 der 2. Die Schalter 312 und 314 empfangen ein „track”-Taktsignal „ck_trk”, die Schalter 316 und 317 empfangen ein „evaluation”-Taktsignal „ck_ev0” und die Schalter 318 und 319 empfangen ein „evaluation”-Taktsignal „ck_ev1”. Der Schalter 315 empfängt ein „precharge”-Taktsignal „ck_pre” auf einer Verbindung 333. Das „track”-Signal, das „evaluation”-Signal und das „precharge”-Signal werden unten ausführlich beschrieben. Die „true” Ausgabe „sum_t” der FFE-Einheitszelle 300 wird über eine Verbindung 314 bereitgestellt und die „complement” Ausgabe „sum_c” wird über eine Verbindung 346 bereitgestellt. Die Ausgänge „sum_t” und „sum_c” werden einem Summierelement 422 (4) bereitgestellt.
Die Takterzeugungslogik 302 empfängt ein 8-phasiges Takteingangssignal auf einer Verbindung 302 und erzeugt geeignete Taktsignale, um zu ermöglichen, dass die FFE-Einheitszelle 300 zu der richtigen Zeit schaltet, und wird unten ausführlich beschrieben.
4 ist ein Blockschaubild, das einen Teil eines programmierbaren FFE veranschaulicht. 5 ist ein Zeitablaufdiagramm, das verwendet werden kann, um den Betrieb des programmierbaren FFE aus der 4 zu steuern. In diesem vereinfachten Beispiel repräsentiert die programmierbare FFE 400 eine von acht gepipelinten parallelen Sektionen, wobei der Abschnitt 400 eine Mehrzahl von FFE LSB (least significant bit, minderwertigstes Bit) Einheitszellen 402, 404, 406, 408 und 410 umfasst. Die FFE LSB Einheitszellen 402, 404, 406, 408 und 410 können ähnlich wie die oben beschriebene FFE-Einheitszelle 300 sein, sind jedoch in 4 zur Vereinfachung der Beschreibung als eine „einpolig geerdete” bzw. „unsymmetrische” („single-ended”) Implementierung unter Verwendung von „positiver Logik” dargestellt. In einer Ausführungsform jedoch verwendet die in 3 gezeigte Differenzial-Implementierung PMOS (p-type metal oxide semiconductor, p-leitende Metalloxid-Halbleiter) Schalter (bei denen ein logisches Niedrig oder Null „AN” ist und ein logisches Hoch oder Eins „AUS” ist), so dass wenn in 5 gezeigt ist, dass das Evaluationssignal „EVAL” auf logisch Hoch übergeht, dies dem entspricht, dass in 3 das ck_ev0 (oder ck_ev1) Signal auf logisch Niedrig übergeht.
Die FFE-Einheitszelle 402 umfasst FFE Takterzeugungslogik 412, Schalter 414 und 416 und einen Kondensator 418. Der Kondensator 418 ist als ein einstellbarer Kondensator veranschaulicht, so wie das unten beschrieben wird. Ein 8-phasiges Taktsignal wird der FFE Takterzeugungslogik 418 über einen 8-Phasen-Taktbus 426 bereitgestellt. In der in 4 gezeigten Ausführungsform stellt die FFE Takterzeugungslogik 412 über eine Verbindung 415 ein als „TRK” bezeichnetes Spur(track)-Signal bereit, um den Betrieb des Schalters 414 zu steuern, und stellt über eine Verbindung 417 ein als „EVAL” bezeichnetes Evaluationssignal bereit, um den Betrieb des Schalters 416 zu steuern. Die FFE Einheitszellen 404, 406, 408 und 410 sind ähnlich wie die FFE Einheitszelle 402 und werden nicht ausführlich beschrieben.
Ein Eingabesignal wird über eine Verbindung 204 den FFE Einheitszellen 402, 404, 406, 408 und 410 bereitgestellt, das die „in_t” und die „in_c” Signalausgabe des CTLE 202 (2) ist. Die Ausgabe der FFE Einheitszelle 402 auf einer Verbindung 419 ist das in 3 beschriebene „sum_t” Signal und die Ausgabe der Einheitszelle 402 auf der Verbindung 420 ist das in 3 beschriebene „sum_c” Signal. Durch den Betrieb des Schalters 416 wird entweder der Verbindung 427 das „sum_t” Signal bereitgestellt oder wird der Verbindung 428 das „sum_c” Signal bereitgestellt. Das „sum_t” Signal und das „sum_c” Signal werden einem Differenzialelement 422 bereitgestellt. Die Ausgabe des Differenzialelements 422 wird über eine Verbindung 424 dem RSA 240 bereitgestellt. Das Differenzialelement 422 kann auch als ein „Summierknoten” bezeichnet werden, weil es das „sum-t” Signal auf der Verbindung 427 und das „sum_c” Signal auf der Verbindung 428 additiv kombiniert, um die Differenz bzw. den Unterschied zwischen diesen Signalen zu finden. In einer Ausführungsform kann die Summation ausgeführt werden, indem alle Ausgaben der FFE Einheitszellen auf den Verbindungen 427 und 428 zusammen durch einen Kurzschlusswiderstand kurzgeschlossen werden. Jedoch können andere Implementierungen des Differenzialelements 422 aktive Summierungsschaltungen umfassen.
Das sum_t Signal auf der Verbindung 419 und das sum_c Signal auf der Verbindung 420 ist äquivalent zu dem Eingabesignal auf der Verbindung 204, modifiziert durch einen programmierbaren Koeffizienten, der durch den Betrieb der FFE Takterzeugungslogik 412 erzeugt wird, indem eine Teilmenge von acht verfügbaren Taktphasen aus dem 8-phasigen Takteingangssignal auf dem 8-Phasen-Taktbus 426, der der FFE Einheitszelle 402 bereitgestellt ist und in ähnlicher Weise der FFE Takterzeugungslogik 440, 450, 460 und 470 in den FFE Einheitszellen 404, 406, 408 und 410, respektive, bereitgestellt wird, ausgewählt wird.
Die FFE Takterzeugungslogik 412 verwendet eine Teilmenge von Taktphasen (erzeugt durch Verwenden ausgewählter Kombinationen) des 8-phasigen Takteingangssignal auf dem 8-Phasen-Taktbus 426, um das TRK Signal auf der Verbindung 415 und das EVAL Signal auf der Verbindung 417 zu erzeugen. Die FFE Takterzeugungslogik 412 erzeugt auch ein Vorlade(precharge)-Signal, das als „PRE” bezeichnet wird, das in 4 nicht gezeigt ist. Das PRE Signal wird verwendet, um den Kondensator 418 (und in ähnlicher Weise die Kondensatoren 431, 432, 433 und 434) vorzuladen. Der FFE 400 ist einer von acht parallelen Abschnitten des gepipelineten, programmierbaren FFE 220 (2). Einer der acht parallelen Abschnitte (beispielsweise der FFE Abschnitt 400) würde Taktphasen 0 → 1, 4 → 5, und 6 → 0 verwenden, um die PRE, TRK und EVAL Signalimpulse zu erzeugen. Die Nomenklatur „6 →> 0” bezeichnet einen Signalimpuls, der bei einer ansteigenden Flanke der Taktphase 6 „CK6” (5) beginnt und an der ansteigenden Flanke der Taktphase 1 „CK1” (5) endet. Eine benachbarte Instanz der FFE 400 (nicht gezeigt) würde auf der identischen Logik wie der in 4 gezeigten arbeiten, um die PRE, TRK und EVAL Signale zu treiben, sie würde jedoch auf einem verschobenen Satz der acht Taktphasen arbeiten. Somit würde die benachbarte Instanz der FFE 400 die Taktphasen 1 → 2, 5 → 6 und 7 → 1 verwenden, um die PRE, TRK und EVAL Signale zu erzeugen. Jeder aufeinanderfolgende Abschnitt der FFE 400 wäre in einer vergleichbaren Weise auf eine Verschiebung in den Taktphasen reagierend, und hätte somit seine Haupt-(main)-Cursor Abtastung 1 UI später als ein vorhergehender FFE Abschnitt. Nachdem acht FFE Abschnitte das Eingangssignal verarbeiten, kehren die Taktphasen zu dem Original zurück und haben eine vollständige Phase vervollständigt. Das Schaubild 480 veranschaulicht eine derartige Phase, die acht abgetastete Taktphasen aufweist.
Die spezifischen, von dem 8-Phasen-Taktsignal auf dem Bus 426 ausgewählten Phasen definieren die Zeit, während der die Spannung an dem Eingang 204 auf den Kondensator 418 (und die Kondensatoren 431, 432, 433 und 434) über den Schalter 414 (und die Schalter 444, 454, 464 und 474) und später über den Schalter 416 (und die Schalter 446, 456, 466 und 476) abgetastet wird und dann an dem Summierknoten 422 angelegt wird.
Mit besonderem Blick auf die FFE Einheitszelle 402, jedoch anwendbar auf die Einheitszellen 404, 406, 408 und 410, steuert die FFE Takterzeugungslogik 412 den Betrieb der Schalter 414 und 416, um die Zeit zu steuern und zu bestimmen, während der die Eingangsspannung auf der Verbindung 204 an dem Kondensator 418 angelegt wird, wodurch der Wert des Kondensators 418 einstellbar gesteuert oder programmiert wird, und wodurch der Wert des Koeffizienten auf der Verbindung 419 oder der Verbindung 420 bestimmt wird. Die Zeit, während der die Eingangsspannung an den Kondensatoren 431, 432, 433 und 434 angelegt wird, wird in ähnlicher Weise mittels der entsprechenden FFE Takterzeugungslogik 440, 450, 460 und 470 gesteuert, wodurch der Gesamtwert des Signals auf der Verbindung 424 bestimmt wird. In ähnlicher Weise liefert die FFE 220 einen breit einstellbaren Koeffizienten für das Eingabesignal auf der Verbindung 204, indem sie die Anzahl der FFE LSB Einheitszellen, die für jeden Cursor aktiviert sind, einstellt.
Der Wert des Signals auf der Verbindung 424 wird erzeugt, indem das Eingabesignal (Vin) auf der Verbindung 204 mit einem Koeffizienten (Coeff, entsprechend dem Wert von jeder Kapazität Co bis C4 in dieser Ausführungsform) multipliziert wird, um die Ausgabe (Vout) zu erzeugen, somit gilt Vout = Coeff × Vin. In einem derartigen Beispiel wird der Wert von „Coeff” durch die Größe des Kondensators 418 (und 431, 432, 433 und 434) eingestellt. In einer alternativen Ausführungsform kann jedoch der Wert des Koeffizienten (Coeff) bestimmt werden, indem FFE LSB Zellen aktiviert oder deaktiviert werden (mehr parallele Zellen ist äquivalent zu einer Zelle mit einem größeren Kondensator), oder indem verändert wird, ob eine FFE LSB Zelle eine Ausgabe für sum_t oder für sum_c bereitstellt. Wenn eine FFE Einheitszelle beispielsweise eine Ausgabe für sum_c bereitstellt, dann wendet sie einen negativen Koeffizienten an, und wenn sie eine Ausgabe für sum_t bereitstellt, dann wendet sie einen positiven Koeffizienten an. In einer Ausführungsform wird eine Kombination von diesen drei Methodiken verwendet, um den Gesamtwert auf der Verbindung 424 zu erzeugen.
In dem Beispiel von 4 mit fünf FFE Einheitszellen ist der Wert des Koeffizienten, der auf das Eingabesignal Vin angewendet wird, gegeben durch (C₀V₀ + C₁V₁ + C₂V₂ + C₃V₃ + C₄V₄)/(Ctotal). Der Wert von jedem Kondensator 418, 431, 432, 433 und 434 ist festgelegt (und aufgrund der Register 256 programmierbar) und der Wert der Spannung über jeden Kondensator 418, 431, 432, 433 und 434 wird bestimmt durch den Wert der Spannung an der Eingabe auf der Verbindung 204, zu dem bestimmten Zeitpunkt, zu dem jede FFE Einheitszelle die Eingabe auf der Verbindung 204 abtastet, so wie das durch die jeder FFE Einheitszelle zugeordnete FFE Takterzeugungslogik gesteuert wird.
Mit Blick auf die FFE Einheitszelle 402, jedoch anwendbar auf die FFE Einheitszellen 404, 406, 408 und 410, steuert die FFE Takterzeugungslogik 412 den Zeitablauf der Schalter 414 und 416 und die Register 256 (2) steuern die Polarität des Schalters 416 (um zu bestimmen, ob der Kondensator 418 auf sum_t oder sum_c angewendet wird) und können jede FFE Einheitszelle über die Verbindung 263 (2) aktivieren oder deaktivieren. Zusammen ermöglichen die FFE Takterzeugungslogik 416 und die Register 256 eine programmierbare vorwärtsgerichtete Entzerrung des Eingangssignals auf der Verbindung 204, wobei die entzerrte Ausgabe dem Summierknoten 422 bereitgestellt wird. In dieser Ausführungsform ist die FFE Takterzeugungslogik 412 dazu ausgebildet, während der UI vor dem Haupt(main)-Cursor (dem Pre-Cursor) die Eingabe auf der Verbindung 204 über den Schalter 414 auf den Kondensator 418 (Co) abzutasten. Durch Aktivieren oder Deaktivieren der FFE LSB Zellen, die dazu ausgebildet sind, den Pre-Cursor (D6) abzutasten, können mehr oder weniger der Pre-Cursor-Komponenten des Eingangssignals in den Ausgang des FFE Abschnitts 400 programmiert werden. Eine alternative Weise des Programmierens der Ausgabe des FFE Abschnitts 400 kann ausgeführt werden, indem Größe des Kondensators 418 (Co) vergrößert oder verkleinert wird. Die Polarität des EVAL Signals steuert das Vorzeichen des Beitrags von jeder FFE LSB Zelle zu der Ausgabe auf den Verbindungen 427 und 428. In dieser Ausführungsform ist die Spannung V₀ eine Kopie des Eingabesignals auf der Verbindung 204 während des Pre-Cursor-Zeitintervalls (D6), die Spannung V₁ ist der Haupt(main)-Cursor im Zeitintervall D5, die Spannung V₂ ist der erste Post-Cursor (D4), die Spannung V₃ ist der zweite Post-Cursor (D3) und die Spannung V₄ ist der dritte Post-Cursor (D2). Der einstellbare Betrag, mit dem jeder Cursor skaliert und dann an die Ausgabe des Entzerrers auf der Verbindung 424 abgegeben wird, wird durch die Gesamtkapazität bestimmt, die verwendet wird, um jeden Cursor abzutasten. Die Kapazität Co skaliert den Pre-Cursor (D6), die Kapazität C₁ skaliert den Haupt(main)-Cursor (D5), die Kapazität C₂ skaliert den ersten Post-Cursor (D4), die Kapazität C₃ skaliert den zweiten Post-Cursor (D3) und die Kapazität C4 skaliert den dritten Post-Cursor (D2). Zusätzlich steuert die Polarität des EVAL Signals den Schalter 416 (und die entsprechenden Schalter 446, 456, 466 und 476), um zu bestimmen, ob der Beitrag von jedem Cursor positiv oder negativ ist. Die resultierende Ausgabe des FFE Abschnitts 400 ist (C₀V₀ + C₁V₁ + C₂V₂ + C₃V₃ + C₄V₄)/(Ctotal), wobei jeder Koeffizient C₀...C₄ positiv oder negativ sein kann und einen Wert hat, der auf der gesamten Kapazität basiert, die verwendet wurde, um den jeweiligen Cursor abzutasten.
Ein grafisches Beispiel des Eingangssignals, das von der FFE-Takterzeugungslogik 412 bereitgestellt wird, ist in dem Schaubild 480 gezeigt. Die vertikale Achse 482 des Schaubilds 480 bezeichnet die relative Amplitude in Volt (V), mit einem normalisierten Wertebereich zwischen –1 V und +1 V. Die horizontale Achse 484 bezeichnet die Phase des Signals auf der Verbindung 426. Das Signal auf der Verbindung 426 wird in 45°-Intervallen abgetastet, um die acht Taktphasen in einem Uhrzyklus, der durch die Kurve 485 dargestellt ist, zu erzeugen. Die FFE Takterzeugungslogik in jeder FFE Einheitszelle wählt die richtige Teilmenge der acht Taktphasen aus, um den Betrieb von jeder FFE Einheitszelle 402, 404, 406, 408 und 410 zu steuern, um einen auswählbaren Koeffizienten über die entsprechenden Kondensatoren 418, 431, 432, 433 und 434 auf die Eingabe anzuwenden, um eine breit programmierbare, entzerrte Ausgangsspannung auf der Verbindung 424 zu erzeugen. In einer Ausführungsform kann die FFE Takterzeugungslogik 412 als ein 1:8 Demultiplexer implementiert sein, bei dem jeder der acht Ausgaben ein Signal ist, das von jedem benachbarten Ausgabe in Phase um 45° getrennt ist und einen anderen Spannungswert hat.
Das Eingabesignal auf der Verbindung 204 zu den FFE Zellen 402, 404, 406, 408 und 410 wird im Zusammenhang mit dem Zeitablaufdiagramm der 5 beschrieben. Das Zeitablaufdiagramm 500 veranschaulicht ein Beispiel von acht Taktphasen, die verwendet werden, um als ein Beispiel den Betrieb des programmierbaren FFE 400 der 4 zu steuern. Die Signalkurven „CK0” bis „CK7” bezeichnen die Taktsignale, die auf die FFE Takterzeugungslogik 412 auf dem 8-Phasen-Taktbus 426 angewendet werden, um die Programmierbarkeit der Kondensatoren, die den jeweiligen, in 4 gezeigten FFE Einheitszellen zugeordnet sind, zu steuern.
Die in 5 mit „D0” bis „D7” bezeichneten Kurven entsprechen den Abschnitten der FFE Einheitszellen (4), die durch die FFE Takterzeugungslogik programmiert werden auf der Grundlage der Taktsignale CK0 bis CK7, die das Eingabesignal auf der Verbindung 204 auf die spezifischen Cursor (pre(D6), Haupt bzw. main (D5), post1 (D4), usw.) abtasten, die mit den Taktphasen in Beziehung stehen, wie in dem Zeitablaufdiagramm der 5 gezeigt. In dem Beispiel der 4 und der 5 beziehen sich die Kurven D0 bis D7 auf die Abschnitte der FFE 220 und DFE 230, wobei der in 4 gezeigte FFE Abschnitt 400 ein Beispiel des FFE 220 ist, der auf den Cursorn „pre (D6)”, „main (D5)”, „post1 (D4)”, „post2 (D3)”, und „post3 (D2)” gemäß dem 8-Phasen-Takt operiert. Die von der FFE Takterzeugungslogik 412 bereitgestellte Zeitgebung (die durch die verfügbaren Taktsignale CK0 bis CK7 veranschaulicht ist) bestimmt, welcher Cursor (D0 bis D7) welchem Taktsignal (CK0 bis CK7) entspricht, und die Zeitgebung der Aktion von jeder Einheitszelle (4) auf das Eingabesignal auf der Verbindung 204. Die sich wiederholenden Perioden „0” bis „7” entlang der Oberseite der 5 bezeichnen Systemuhrintervalle und werden jeweils als ein „UI” oder Einheitsintervall der Systemuhr bzw. des Systemtakts bezeichnet. Der Ausdruck „pre” bezeichnet eine Zeitperiode, während der die Kondensatoren in jeder Einheitszelle (z. B. die Kondensatoren 321 und 332 in der in 3 gezeigten Differenzial-Einheitszelle, und die in den Einheitszellen der 4 gezeigten Kondensatoren 418, 431, 432, 433 und 434) vorgeladen werden. In einer Ausführungsform werden die Kondensatoren (z. B. die Kondensatoren 321 und 322 in der in 3 gezeigten Differenzial-Einheitszelle und die Kondensatoren 418, 431, 432, 433 und 434, die in der einpolig geerdeten bzw. unsymmetrischen (single-ended) Implementierung in 4 gezeigt sind) vorgeladen, indem sie miteinander verbunden werden. Während der „pre” Periode werden die Kondensatoren 321 und 322 (3) vorgeladen, indem sie miteinander kurzgeschlossen werden, indem der Schalter 315 geschlossen wird, so dass sie null Differenzialspannung haben. In der in 4 gezeigten, single-ended Implementierung sind die beiden Kondensatoren 321 und 322 der 3 funktionell äquivalent zu dem Kondensator 418 und zu den Kondensatoren 431, 432, 433 und 434 für die Einheitszellen 404, 406, 408 und 410, respektive. In 4 wäre die „pre” Periode äquivalent dazu, den Kondensator 418 an Erde bzw. Masse kurzzuschließen. Allgemeiner könnten die Vorladungsschalter die Kondensatoren mit von Null verschiedenen Spannungen verbinden, um beispielsweise die Spannung des Summierknotens so zu verschieben, dass sie innerhalb des Bereichs des RSA ist, falls erforderlich.
Die Ausdrücke „TRK” oder „TRACK” bezeichnen eine Nachverfolgungs(tracking)-periode, während der der Kondensator mit der Eingabe 204 verbunden ist, um zu ermöglichen, dass der Kondensator auf die Eingangsspannung auf der Verbindung 204 aufgeladen wird. Mit Verweis auf 3, wird das Taktsignal „ck_trk” an den Schaltern 312 und 314 angelegt, um die Kondensatoren 321 und 322 zu laden. Mit Verweis auf 4, wird der Schalter 414 (und die anderen Schalter an den Eingaben zu den Einheitszellen 404, 406, 408 und 410) geschlossen, so dass der Kondensator 418 (und die Kondensatoren 431, 432, 433 und 434) mit der Eingabespannung auf der Verbindung 204 verbunden ist.
Der Ausdruck „HOLD” bezeichnet eine Halte(hold)-periode, während der der Kondensator von dem Eingabeknoten 204 und folglich von der Ladespannung entkoppelt ist und es ihm ermöglicht ist, in einem aufgeladenen Zustand zu verbleiben.
Der Ausdruck „EVAL” bezeichnet eine Auswertungs(evaluation)-periode, während der die Kondensatoren mit dem Summierknoten 422 verbunden sind. Mit Verweis auf 3, wird das Taktsignal „ck_ev0” an den Schaltern 316 und 317 angelegt oder das Taktsignal „ck_ev1” wird an den Schaltern 318 und 319 angelegt, so dass die Werte der Kondensatoren 321 und 322 an den Verbindungen 344 und 346, an dem Summierknoten 422 und dann an der RSA 240 angelegt werden. Das Vorzeichen des Koeffizienten, den jede FFE LSB Zelle 402, 404, 406, 408 und 410 beiträgt, wird dadurch gesteuert, welches ck_ev Signal („ck_ev0” oder „ck_ev1”) aktiviert ist. In einer Ausführungsform wendet das Signal „ck_ev0” einen positiven Koeffizienten an und das Signal „ck_ev1” wendet einen negativen Koeffizienten an. Die Anzahl der FFE LSB Zellen 402, 404, 406, 408 und 410, die innerhalb von jedem FFE Cursor (D2, D3, D4, D5, usw.) aktiviert sind, bestimmt den Betrag dieses Koeffizienten.
Wie in 5 gezeigt, werden Daten, die dem Haupt(main)-Cursor, der in die der Kurve D5 zugeordnete FFE Einheitszelle 404 abgetastet wird, entsprechen, für eine (1) UI gehalten, wie durch das Bezugszeichen 505 gezeigt, um zu ermöglichen, dass das Pre-Cursor-Bit, das in die mit der Kurve D6 in Beziehung stehende FFE Einheitszelle 402 abgetastet wird, in den programmierbaren FFE 400 gebracht wird und an den Summierknoten 422 angelegt wird, wie oben beschrieben.
Indem die Anzahl der FFE LSB Zellen, die für jeden Cursor zu aktivieren sind, ausgewählt werden, und indem das Vorzeichen des EVAL Signals in diesen ausgewählten Zellen ausgewählt wird, ist eine FFE Filterfunktion implementiert. Die Taktsignale bestimmen die Zeitdauer, während der jede FFE LSB Einheitszelle die Eingabe auf der Verbindung 204 abtastet, wodurch bestimmt wird, welcher Cursor auf welcher FFE LSB Einheitszelle die Eingabe abtasten wird. Zusätzlich stellen die Register 256 Steuerungssignale bereit, die ermöglichen, dass mehr/weniger von jedem Cursor an dem Summierknoten angelegt wird, indem jede FFE LSB Zelle gesteuert wird, das ck_ev0 oder ck_ev1 Signal zu benutzen, um zu bestimmen, ob der Koeffizient positiv oder negativ ist. Die Register 256 steuern, ob das Signal ck_ev0 oder das Signal ck_ev1 mit dem Kondensator in jeder Einheitszelle verbunden wird, und die Schaltung der FFE Takterzeugungslogik 412 legt die Eingabe zum richtigen Zeitpunkt, unter Verwendung von ausgewählten Phasen des 8-Phasen-Takts an.
Die Spur (track, TRK) Perioden in jeder FFE Einheitszelle sollten mit spezifischen Cursorn, die für den Entzerrer verwendet werden, ausgerichtet sein. In der hierin beschriebenen Implementierung gibt es fünf UIs (fünf FFE LSB Einheitszellen in 4), während der die Eingabe auf der Verbindung 204 abgetastet werden kann. In der hierin beschriebenen Implementierung sind die ausgewählten Cursor der „pre”, „main”, „post1”, „post2” und „post3”-Cursor, allgemeiner jedoch ist es möglich, auf dem Haupt(main)-Cursor und dann auf vier pre- oder post-Cursorn zu arbeiten, wie für dieses bestimmte System gewünscht.
Diese Offenbarung beschreibt die Erfindung in Einzelheiten unter Verwendung von veranschaulichenden Ausführungsformen. Jedoch sollte verstanden werden, dass die durch die beigefügten Ansprüche definierte Erfindung nicht auf die beschriebenen, genauen Ausführungsformen beschränkt ist.

Claims

Ein programmierbarer vorwärtsgerichteter Entzerrer (feed forward equalizer, FFE), aufweisend: eine Mehrzahl von Einheitszellen, wobei jede Einheitszelle ein kapazitives Element umfasst, das mittels eines ersten Schalters mit einer Eingabeverbindung verbunden ist und mittels eines zweiten Schalters mit einer Ausgabeverbindung verbunden ist, Taktlogik, dazu ausgebildet, den ersten Schalter und den zweiten Schalter zu steuern, so dass ein ausgewähltes Spannungssignal zu einem ausgewählten Zeitpunkt an das kapazitive Element angelegt wird, so dass das ausgewählte Spannungssignal eine Kapazität des kapazitiven Elements definiert, und wobei die Taktlogik bewirkt, dass der zweite Schalter das kapazitive Element mit der Ausgabeverbindung verbindet, um das ausgewählte Spannungssignal als einen Filterkoeffizienten an ein Summierelement anzulegen.
Der programmierbare vorwärtsgerichtete Entzerrer (FFE) gemäß Anspruch 1, wobei ein Wert des Filterkoeffizienten durch einen oder mehrere Werte des kapazitiven Elements bestimmt ist, Aktivieren von einer oder mehreren der Mehrzahl der Einheitszellen, und Bestimmen eines Vorzeichens des Filterkoeffizienten.
Der programmierbare vorwärtsgerichtete Entzerrer (FFE) gemäß Anspruch 1 oder 2, wobei die Taktlogik das ausgewählte Spannungssignal bestimmt, indem eine Teilmenge von acht Phasen eines Taktsignals ausgewählt wird, und eine Phase des ausgewählten Spannungssignals die an das kapazitive Element angelegte Spannung bestimmt.
Der programmierbare vorwärtsgerichtete Entzerrer (FFE) gemäß einem der Ansprüche 1 bis 3, wobei das kapazitive Element zwei kapazitive Elemente umfasst, die dazu ausgebildet sind, ein Differenzialsignal zu verarbeiten.
Der programmierbare vorwärtsgerichtete Entzerrer (FFE) gemäß einem der Ansprüche 1 bis 4, wobei eine erste Eingabeprobe einer ersten Einheitszelle zugeführt wird und eine zweite Eingabeprobe einer zweiten Eingangszelle zugeführt wird, wobei die erste Eingabeprobe in Bezug auf die zweite Eingabeprobe um ein Einheitsintervall eines Systemtakts versetzt ist.
Der programmierbare vorwärtsgerichtete Entzerrer (FFE) gemäß Anspruch 5, wobei die erste Eingabeprobe in der ersten Eingangszelle gehalten wird, während die zweite Eingabeprobe der zweiten Einheitszelle zugeführt wird.
Ein Verfahren zum Verarbeiten eines Signals in einem programmierbaren vorwärtsgerichteten Entzerrer (FFE), aufweisend: Bereitstellen eines Eingabesignals für eine Mehrzahl von Einheitszellen, wobei jede Einheitszelle ein kapazitives Element umfasst, das mittels eines ersten Schalters mit einer Eingabeverbindung verbunden ist und mittels eines zweiten Schalters mit einer Ausgabeverbindung verbunden ist, Steuern des ersten Schalters und des zweiten Schalters, so dass ein ausgewähltes Spannungssignal zu einem ausgewählten Zeitpunkt an das kapazitive Element angelegt wird, so dass das ausgewählte Spannungssignal eine Kapazität des kapazitiven Elementes definiert, und Bewirken, dass der zweite Schalter das kapazitive Element mit der Ausgabeverbindung verbindet, um das ausgewählte Spannungssignal als einen Filterkoeffizienten an ein Summierelement anzulegen.
Das Verfahren gemäß Anspruch 7, ferner aufweisend: Bestimmen eines Werts des Filterkoeffizienten durch ein- oder mehrfaches Auswählen eines Werts des kapazitiven Elements, Aktivieren bzw. Einschalten von einer oder mehreren der Mehrzahl der Einheitszellen, und Bestimmen eines Vorzeichens des Filterkoeffizienten.
Das Verfahren gemäß Anspruch 7 oder 8, ferner aufweisend: Bestimmen des ausgewählten Spannungssignals, indem eine Teilmenge von acht Phasen eines Taktsignals ausgewählt wird, und wobei eine Phase des ausgewählten Spannungssignals die an dem kapazitiven Element angelegte Spannung bestimmt.
Das Verfahren gemäß einem der Ansprüche 7 bis 9, wobei das kapazitive Element zwei kapazitive Elemente umfasst, die dazu ausgebildet sind, ein Differenzialsignal zu verarbeiten.
Das Verfahren gemäß einem der Ansprüche 7 bis 10, ferner aufweisend: Bereitstellen einer ersten Eingabeprobe an eine erste Einheitszelle und Bereitstellen einer zweiten Eingabeprobe an eine zweite Einheitszelle, wobei die erste Eingabeprobe in Bezug auf die zweite Eingabeprobe um ein Einheitsintervall eines Systemtakts versetzt ist.
Das Verfahren gemäß einem der Ansprüche 7 bis 11, ferner aufweisend: Halten der ersten Eingabeprobe in der ersten Einheitszelle, während die zweite Eingabeprobe der zweiten Einheitszelle zugeführt wird.
Ein Empfangsgerät, aufweisend: einen linearen Entzerrer, dazu ausgebildet, ein Eingabesignal für einen vorwärtsgerichteten Entzerrer (FFE) zu bilden, wobei der FFE folgendes aufweist: eine Mehrzahl von Einheitszellen, wobei jede Einheitszelle ein kapazitives Element umfasst, das mittels eines ersten Schalters mit einer Eingabeverbindung verbunden ist und mittels eines zweiten Schalters mit einer Ausgabeverbindung verbunden ist, Taktlogik, dazu ausgebildet, den ersten Schalter und den zweiten Schalter zu steuern, so dass ein ausgewähltes Spannungssignal zu einem ausgewählten Zeitpunkt an das kapazitive Element angelegt wird, so dass das ausgewählte Spannungssignal eine Kapazität des kapazitiven Elements definiert, und wobei die Taktlogik bewirkt, dass der zweite Schalter das kapazitive Element mit der Ausgabeverbindung verbindet, um das ausgewählte Spannungssignal als einen Filterkoeffizienten an ein Summierelement anzulegen.
Das Empfangsgerät gemäß Anspruch 13, wobei ein Wert des Filterkoeffizienten bestimmt ist durch einen oder mehrere Werte des kapazitiven Elements, Aktivieren bzw. Einschalten von einer oder mehreren der Mehrzahl von Einheitszellen, und Bestimmen eines Vorzeichens des Filterkoeffizienten.
Das Empfangsgerät gemäß Anspruch 13 oder 14, wobei die Taktlogik das ausgewählte Spannungssignal bestimmt, indem eine Teilmenge von acht Phasen eines Taktsignals ausgewählt wird und eine Phase des ausgewählten Spannungssignals die an dem kapazitiven Element angelegte Spannung bestimmt.
Das Empfangsgerät gemäß einem der Ansprüche 13 bis 15, wobei das kapazitive Element zwei kapazitive Elemente umfasst, die dazu ausgebildet sind, ein Differenzialsignal zu verarbeiten.
Das Empfangsgerät gemäß einem der Ansprüche 13 bis 16, wobei eine erste Eingabeprobe einer ersten Einheitszelle zugeführt wird und eine zweite Eingabeprobe einer zweiten Einheitszelle zugeführt wird, wobei die erste Eingabeprobe in Bezug auf die zweite Eingabeprobe um ein Einheitsintervall eines Systemtakts versetzt ist.
Das Empfangsgerät gemäß einem der Ansprüche 13 bis 17, wobei die erste Eingabeprobe in der ersten Einheitszelle gehalten wird, während die zweite Eingabeprobe der zweiten Einheitszelle zugeführt wird.