DE60216484T2

DE60216484T2 - Mehrpegelsignalschnittstellenprüfung mit binärer prüfvorrichtung durch emulation von mehrpegelsignalen

Info

Publication number: DE60216484T2
Application number: DE60216484T
Authority: DE
Inventors: W. Carl Los Gatos WERNER; L. Jared Woodside ZERBE; F. William San Jose STOENCYPHER; Haw-Jyh Fremont LIAW; C. Timothy Saratoga CHANG
Original assignee: Rambus Inc
Current assignee: Rambus Inc
Priority date: 2001-09-14
Filing date: 2002-09-09
Publication date: 2007-08-23
Anticipated expiration: 2022-09-10
Also published as: EP1425594B1; WO2003025599A1; EP1425594A1; EP1425593A1; EP1425594A4; WO2003025600A1; DE60216125T2; ATE347111T1; EP1425593B1; ATE345509T1; DE60216125D1; DE60216484D1; EP1425593A4

Description

Hintergrund der Erfindung
Die vorliegende Erfindung betrifft eine Multipegel-Digitalsignalisierung und insbesondere Techniken zum Testen von Fehlern, welche in einem Multipegel, Multileitungssignalisierungssystem auftreten können.
Die Verwendung von multiplen Signalpegeln anstatt von binären Signalpegeln stellt eine bekannte Technik zum Erhöhen der Datenrate eines digitalen Signalisierungssystems dar, ohne dabei notwendigerweise die Signalfrequenz des Systems zu erhöhen. Eine derartige Multipegelsignalisierung wird manchmal als multiple Pulsamplitudenmodulation oder Multi-PAM bezeichnet und wurde in Radios oder anderen Fern-Drahtlossignalisierungssystemen implementiert.
Andere Fernverwendungen einer Multi-PAM-Signalisierung beinhaltet Computer oder Telekommunikationssysteme, welche Gigabit Ethernet über optische Faseroptik (IEEE 802.3z) oder über Kupferkabel (IEEE 802.3ab) verwenden, welches 3 und 5 Signalpegel verwenden, welche symmetrisch um Erde bzw. Masse herum angeordnet sind und Erde bzw. Masse einschließen.
Multi-PAM wurde typischerweise nicht für eine Kommunikation zwischen Vorrichtungen verwendet, welche nah beieinander angeordnet sind oder zu dem gleichen System gehören, wie beispielsweise Vorrichtungen auf derselben integrierten Schaltung IC oder auf derselben Leiterplatte (PCB). Ein Grund hierfür könnte darin zu finden sein, dass die Eigenschaften der Übertragungsleitungen, wie beispielsweise Busse oder Signalleitungen, in derartigen Systemen, über welche die Signale übertragen werden, fest bzw. straft gesteuert werden, so dass eine Erhöhung der Datenrate durch eine einfache Erhöhung der Datenfrequenz erreicht werden kann. Bei höheren Frequenzen können Empfangsvorrichtungen jedoch eine reduzierte Fähigkeit aufweisen, binäre Signale zu unterscheiden, so dass eine Unterteilung der Signale in kleinere Pegel für Multi-PAM problematisch ist. Multi-PAM kann ebenfalls schwer in einem Multi-Drop-Bussystem (d.h. Busse, welche durch multiple Verarbeitungsmechanismen geteilt werden) zu implemen tieren sein, da ein geringeres Signal-Rausch-Verhältnis von derartigen Systemen manchmal Bitfehler selbst für binäre Signale aufweisen.
Ein Testen einer Multi-PAM-Vorrichtung ist ebenfalls problematisch, da Testgeräte typischerweise zum Testen von binären Signalen entwickelt wurden. Zusätzlich zu der Komplexität der Entwicklung einer Multi-PAM-Vorrichtung sind noch nicht einmal herkömmliche Mittel zum Testen einer Multi-PAM-Vorrichtung vorhanden, um sicherzustellen, dass die Vorrichtung fehlerfrei arbeitet.
US 5,097,144 betrifft eine Treiberschaltung zur Verwendung beim Testen von binären bidirektionalen Halbleitervorrichtungen. Die DUT (zu testende Vorrichtung) stellt eine herkömmliche binäre Vorrichtung mit lediglich zwei Signalpegeln (hoch und niedrig) dar. Ein Signal mit drei Zuständen (hoch, niedrig, mittel) wird zu Testzwecken des herkömmlichen I/O-Anschlusses verwendet, um ein effizientes Testen zu ermöglichen.
Zusammenfassung
Die vorliegende Erfindung betrifft Fehlerdetektionsmechanismen für Multipegelsignalschnittstellen. Derartige Fehlerdetektionsmechanismen können ein Übersetzen bzw. Übertragen zwischen Multipegelsignalen eines Testgerätes aufweisen. Die Fehlerdetektionsmechanismen können insbesondere vorteilhaft zum Testen von integrierten Schaltungen ausgestaltet sein, welche zur Kommunikation gemäß Multi-PAM-Signalen über Leiterplatten entwickelt worden sind.
Kurzbeschreibung der Figuren
1 zeigt ein Diagramm eines Multipegel-Signalisierungssystems mit vier logischen Zuständen entsprechend vier Spannungsbereichen,
2 zeigt ein Diagramm einer repräsentativen Multipegel-Signalisierungsvorrichtung, welche dazu verwendet werden kann, die Spannungspegel gemäß 1 zu erzeugen,
3 zeigt ein Diagramm eines differenziellen 4-PAM-Signalisierungssystems,
4A zeigt ein Diagramm eines Paares von Encodern, welche binäre Signale in multiplexte Steuersignale für die Multipegel-Signalisierungsvorrichtung gemäß 2 codiert,
4B zeigt ein Diagramm eines der Encoder von 4A, welcher MSB geradzahlige und LSB geradzahlige Signale in Steuersignale codiert,
5A zeigt ein Diagramm eines Empfängers und eines Decoders, welcher die Multipegelsignale empfängt, die durch die Signalisierungsvorrichtung von 2 gesendet wurden, und die Signale in binäre MSB geradzahlige und LSB geradzahlige Komponenten decodiert,
5B zeigt ein Diagramm eines Empfängers und eines Decoders von 5A mit einem weiteren Empfänger und Decoder, welche die Multipegelsignale empfangen, welche durch die Signalisierungsvorrichtung von 2 gesendet wurden, und die Signale in binäre MSB und LSB geradzahlige und ungeradzahlige Komponenten decodiert,
6 zeigt ein funktionelles Blockdiagramm einer Vorrichtung einschließlich einer Multipegel-Signalschnittstelle, welche an einen Speicher gekoppelt ist,
7 zeigt ein funktionelles Blockschaltbild eines Systems zum Testen der Vorrichtung von 6 mit einem binären Testgerät einer Testschnittstelle,
8 zeigt ein Spannungs- und Timing-Diagramm, welches ein 4-PAM-Signal mit sechs möglichen 2-PAM-Übergangen aufweist,
9 zeigt ein Spannungs- und Timing-Diagramm, welches sechs Übergänge zeigt, welche zum Testen einer 4-PAM-Signalschnittstelle mit einem 2-PAM-Testgerät verwendet werden kann,
10 zeigt ein Spannungs- und Timing-Diagramm, welches die Ergebnisse einer selektiven Überlagerung von Anwendungen für die sechs Übergänge gemäß 9 zum Testen von 4-PAM-Signalen mit 2-PAM-Anwendungen,
11 zeigt ein Blockschaltbild eines binären Testsystems mit einer Testschnittstelle zum Testen einer zu testenden Vorrichtung (DUT) mit einer Multipegel-Signalschnittstelle,
12 zeigt ein Schaltdiagramm eines Teiles des Systems von 11, welches eine Impedanz zeigt, welche an eine reduzierte Signalreflexionen angepasst ist,
13 zeigt ein Schaltbild eines Teils des Systems von 11 mit einer Impedanz zum Anpassen der Testempfänger für reduzierte Signalreflexionen,
14 zeigt ein Schaltbild eines Empfängers von 11, 12 oder 13, welche duale Spannungspegel detektieren kann,
15 zeigt ein Schaltbild eines ersten Ausführungsbeispiels eines Leistungsteilers, welcher in der Testschnittstelle von 11 oder 12 zum Konvertieren von binären Testsignalen in 4-PAM-Testsignale verwendet werden kann,
15B zeigt ein Schaltbild eines zweiten Ausführungsbeispiels eines Leistungsteilers, welcher in der Testschnittstelle gemäß 11 und 12 zum Konvertieren von binären Testsignalen in 4-PAM-Testsignale verwendet werden kann,
16A zeigt ein Schaltbild eines ersten Ausführungsbeispiels eines angepassten Dämpfungsgliedes, welcher in der Testschnittstelle gemäß 11 und 12 zum Reduzieren von Signalreflexionen verwendet werden kann,
16C zeigt ein Schaltbild eines dritten Ausführungsbeispiels eines angepassten Dämpfungsgliedes, welcher in der Testschnittstelle gemäß 11 und 12 zum Reduzieren der Signalreflexion verwendet werden kann,
17 zeigt ein Blockdiagramm eines binären Testsystems mit einer Testschnittstelle, welche eine Schaltung zum Testen eines DUT mit einer Multipegel-Signalschnittstelle aufweist.
Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels
1 zeigt ein Multipegel-Signalsystem mit vier logischen Zuständen entsprechend vier unterschiedlichen Spannungspegeln VOUT0, VOUT1, VOUT2 und VOUT3. Die Spannungspegel in diesem Beispiel sind alle positiv bezogen auf Erde bzw. Masse und reichen bis zu VTERM. VOUT0 wird oberhalb von VREFH definiert, VOUT1 wird als zwischen VREFM und VREFH definiert, VOUT2 wird als zwischen VREFL und VREFM definiert und VOUT3 wird als weniger als VREFL definiert. VOUT0 entspricht einem logischen Zustand 00, VOUT1 entspricht einem logischen Zustand 01, VOUT2 entspricht einem logischen Zustand 11 und VOUT3 entspricht einem logischen Zustand 10. Ein Beispiel des oben beschriebenen 4-PAM-Systems wurde für eine Speichersystemschnittstelle mit VOUT0 = 1,80 V, VOUT1 = 1,533 V, VOUT2 = 1,266 V und VOUT3 = 1,00 V implementiert. Obwohl in diesem Beispiel vier logische Zustände beschrieben worden sind, kann ein Multipegel-Signalsystem mehr oder weniger logische Zustände aufweisen, wobei zumindest zwei Referenzpegel als Grenzen zwischen diesen Zuständen dienen.
Das erste Bit jedes logischen Zustandes wird als höchstwertigstes Bit (Most Significant Bit) MSB und das zweite Bit jedes logischen Zustands wird als niederwertigstes Bit (Least significant Bit) LSB bezeichnet. Jeder logische Zustand kann als ein Symbol bezeichnet werden, da es Informationen hinsichtlich mehr als einem Bit vorsieht. Daten können sowohl bei der steigenden als auch bei der fallenden Flanke eines Taktzyklusses übertragen und gelesen werden, so dass jedes Bitsignal und jedes Dualbitsignal eine Dauer von einem halben Taktzyklus aufweist. Die logischen Zustände werden in einer Gray-codierten Reihenfolge arrangiert, sodass ein fehlerhaftes Lesen eines benachbarten logischen Zustandes einen Fehler in lediglich einem der Bits produziert. Eine weitere Eigenschaft dieser logischen 4-PAM-Anordnung stellt das Setzen des LSB gleich null für alle Zustandsergebnisse in einem 2-PAM-Schemata dar. Alternativ dazu können die logischen Zustände in einer numerischen (00, 01, 10, 11) oder einer anderen Reihenfolge arrangiert werden.
In einem Ausführungsbeispiel wird das Kommunikationssystem für einen Speicherbus verwendet, welcher beispielsweise einen Direktzugriffsspeicher bzw. einen Schreib-Lese-Speicher (Random Access Memory) RAM aufweist, wie der in der US 5,243,703 von Farmwald et al. beschrieben worden ist. Die dort beschriebenen Multi-PAM-Kommunikations- und Testtechniken können ebenfalls für andere Systeme verwendet werden, wie beispielsweise für eine Kommunika tion zwischen Prozessoren einer Multiprozessorvorrichtung oder zwischen einem Prozessor und einer Peripherievorrichtung, wie beispielsweise einem Plattenlaufwerkcontroller oder einer Netzwerkschnittstellenkarte über einen Eingang/Ausgangsbus.
2 zeigt eine Darstellung eines Kommunikationssystems, welches verwendet wird, um die Spannungspegel gemäß 1 zu erzeugen. Ein Ausgangstreiber 20 treibt Signale an einen Ausgangs-Pad 18 und Übertragungsleitungen 16, welche beispielsweise einen Speicherbus oder eine andere Verbindung zwischen Vorrichtungen darstellen, welche auf einer Leiterplatte befestigt sind, um an dem Pad 25 empfangen zu werden. Eine Übertragungsleitung 16 weist die charakteristische Impedanz Z₀ 27 auf, welche im Wesentlichen an den Abschlusswiderstand 29 zur Minimierung von Reflexionen angepasst ist.
Der Ausgangstreiber 20 weist erste 21, zweite 22 und dritte 23 Transistorstromquellen auf, welche zusammen einen Strom I erzeugen, wenn alle aktiv sind, wodurch die Spannung am Pad 25 von VTERM durch I·Z₀ heruntergezogen wird, wodurch ein logischer Zustand 10 gemäß dem Gray-Codesystem signalisiert wird. Ein Steuersignal, welches durch die Leitungen C1, C2 und C3 eingegeben wird, schaltet entsprechende Stromquellen 21, 22 und 23 an und aus. Um eine Spannung VOUT0 = VTERM zu erzeugen, welches einen logischen Zustand 00 signalisiert, werden die Stromquellen 21, 22 und 23 alle ausgeschaltet, um eine Spannung VOUT1 = VTERM – (1/3)I·Z₀ zu erzeugen, welches einen logischen Zustand 01 signalisiert, wird eine der Stromquellen eingeschaltet und um eine Spannung VOUT2 = VTERM – (2/3)I·Z₀ zu erzeugen, werden zwei der Stromquellen eingeschaltet. Der logische Pegel 00 wird ausgewählt, um einen Stromfluss von null aufzuweisen, um den Energieverbrauch für die Situation zu reduzieren, in der die übertragenen Daten einen MSB und einen LSB von null aufweisen. Die Referenzpegel werden auf der Hälfte zwischen den Signalpegeln gesetzt, sodass VREFH = VTERM – (1/6)I·Z₀, VREFM = VTERM – (1/2)I·Z₀ und VREFL = VTERM (5/6)I·Z₀.
3 zeigt ein Beispiel eines differenziellen 4-PAM-Signalisierungssystems, wenn Daten auf zwei Leitungen oder über andere Übertragungsmedien codiert werden und ein Symbolwert durch die Spannungsdifferenz bestimmt wird, welche durch einen Empfänger gemessen wird. Die Verwendung einer differenziellen Signalisierung kann eine größere Immunität gegenüber Rauschen und Übersprechen (Crosstalk) vorsehen. Eine Spannung V1 auf einem der Drähte bzw. Leitungen verändert sich über die Zeit zwischen vier Spannungspegeln gemäß der durchgezogenen Linie 50, während sich eine Spannung V2 auf der anderen Leitung ebenfalls zwischen den vier Spannungspegeln auf komplementäre Art und Weise gemäß der gestrichelten Linie 55 variiert. Spannungsunterschiede VDIFF zwischen Spannungen V1 und V2 für Zeitpunkte T1, T2, T3 und T4 werden jeweils über die Signale in beliebigen Einheiten, wie +3, +1, –1 und –3 aufgelistet. Die MSB- und LSB-Symbole entsprechen den Spannungsdifferenzen und werden oberhalb der Signale in einer Gray-codierten Sequenz gelistet.
Ein weiteres Beispiel eines Multipegel-Signalisierungsgerätes und Verfahren ist in US 6,005,895 von Perino et al. beschrieben. Diese und andere Multipegel-Signalschnittstellen können gemäß der vorliegenden Erfindung getestet werden. Der Inhalt der US 2003-0070126 A1 mit dem Titel "Built-In Self-Testing of Multilevel Signal Interfaces "wird ebenfalls für die Zwecke der Offenbarung der Erfindung in Bezug genommen, wobei US 2003-0070126 A1 andere Mittel zum Testen von Multipegel-Signalschnittstellen zeigt, welches am selben Tag wie die vorliegende Anmeldung durch die Erfinder Werner, Zerbe und Stonecypher der vorliegenden Anmeldung eingereicht worden ist.
4A zeigt ein Ausführungsbeispiel, bei dem Daten sowohl bei der steigenden als auch bei fallenden Taktflanken unter Verwendung eines Paares von im Wesentlichen identischen Codierern 100 und 120 übermittelt und gelesen werden, wodurch MSB und LSB geradzahligen und ungeradzahligen Signalen in die Steuersignale auf den Leitungen C1, C2 und C3 des Ausgangstreibers 20 übersetzt werden. MSB geradzahlige und LSB geradzahlige Signale auf Leitungen MSBE und LSBE werden an den Codierer 100 eingegeben, welcher thermometercodierte Signale auf Leitungen C1E, C2E und C3E ausgibt. Auf ähnliche Art und Weise werden MSB ungeradzahlige und LSB ungeradzahlige Signale über Leitungen MSBO und LSBO an einen Codierer 120 eingegeben, welcher thermometercodierte Signale auf Leitungen C1O, C2O und C3O ausgibt. Leitungen C1E und C1O werden an einen Multiplexer 106 eingegeben, Leitungen C2E und C2O werden an einen Multiplexer 102 eingegeben und Leitungen C3E und C3O werden an einen Multiplexer 112 eingegeben. Multiplexer 102, 106 und 112 wählen ungeradzahlige oder geradzahlige Signale entsprechend einem Taktauswahlsignal auf einer Auswahlleitung 118 aus und geben thermometercodierte Steuersignale auf den Leitungen C1, C2 und C3 aus.
Der Codierer 100 ist in 4B detaillierter gezeigt. MSBE ist mit der Leitung C2E verbunden. MSBE wird ebenfalls an ein ODER-Gatter 104 eingegeben, welches LSBE einen anderen Eingang aufweist, wobei der Ausgang des ODER-Gatters 104 mit der Leitung C1E verbunden ist. Signale auf der Leitung LSBE gehen durch den Invertierer 108, wobei das invertierte Signal auf Leitung LSBE_B an ein UND-Gatter 110 eingegeben wird. Das UND-Gatter 110 empfängt als weiteren Eingang die Leitung MSBE, wobei der Ausgang mit der Leitung C3E verbunden ist, um ein drittes Steuersignal vorzusehen.
Tabelle 1 veranschaulicht die Korrespondenz zwischen MSB- und LSB-Signalen und den Steuersignalen auf Leitungen C1, C2 und C3, die binäre Signale in 4-PAM-Signale umwandeln.
Tabelle 1
Beispielsweise wenn MSB = 0 und LSB = 0, dann sind alle Steuersignale aus. Wenn MSB = 0 und LSB = 1, gibt das ODER-Gatter 104 ein aus, sodass das Steuersignal auf der Leitung C1 ein ist, aber die Steuersignale auf den Leitungen C2 und C3 sind immer noch aus. Wenn sowohl MSB = 1 als auch LSB = 1, dann werden die Steuersignale auf den Leitungen C1 und C2 eingeschaltet, aber aufgrund des invertierten LSB-Signals am Eingang des UND-Gatters, wie beispielsweise das UND-Gatter 110, ist das Steuersignal auf der Leitung C3 aus. Wenn MSB = 1 und LSB = 0, werden die Steuersignale auf allen Leitungen C1, C2 und C3 eingeschaltet. Auf diese Art und Weise können die MSB und LSB gemäß dem Gray-Code kombiniert werden und zu thermometercodierten Steuersignale auf Leitungen C1, C2 und C3 übersetzt werden, welche die Stromquellen zum Treiben der 4-PAM-Signale steuern.
5A zeigt ein mögliches Ausführungsbeispiel eines Empfängers 200, welcher dazu verwendet werden kann, die Multipegelsignale zu empfangen, welche durch die oben beschriebenen Treiber übermittelt werden und die Signale in MSBE- und LSBE-Komponenten zu decodieren. Wie oben beschrieben, können Daten bei der doppelten Taktfrequenz übertragen werden und ein im Wesentlichen identischer Empfänger 240 ist in 5B gezeigt, wobei die Empfänger 200 und 240 jeweils geradzahlige und ungeradzahlige Daten lesen.
Ein MSBE-Empfänger 202 des 4-PAM-Empfängers 200 in diesem Beispiel empfängt und decodiert ein 4-PAM-Eingangssignal VIN, indem bestimmt wird, ob das Signal VIN größer oder kleiner als VREFM ist. In dem MSBE-Empfänger 202 vergleicht ein Latchkomparator 204 den Wert der Spannung des empfangenen Eingangssignals VIN mit der Referenzspannung VREFM und latcht den Wert des Ergebnisses des Vergleichs B in Antwort auf ein Empfangstaktsignal RCLOCK. Obwohl dieses Ausführungsbeispiel eine Datenabtastung sowohl bei ansteigenden als auch bei fallenden Taktflanken zeigt, können Daten alternativ dazu lediglich bei steigenden Taktflanken oder lediglich bei fallenden Taktflanken abgetastet werden.
In einem LSBE-Empfänger 208 vergleichen zwei Latchkomparatoren 210 und 214 den Wert der Spannung des empfangenen Eingangssignals VIN mit den Referenzspannungen VREFH und VREFL und der Wert des Vergleichs A und C wird in Antwort auf das Empfangstaktsignal gelatcht. Um das LSBE zu decodieren, werden Signale von den Komparatorausgängen B, A und C durch eine kombinatorische Logik 220 durchgeleitet. Die Latchkomparatoren 204, 210 und 214 können als integrierende Empfänger implementiert werden, um die Empfindlichkeit der Ausgangssignale bezogen auf Rauschen zu reduzieren. Dies kann durch Integrieren der Differenz zwischen dem empfangenen Signal Vin und den drei entsprechenden Referenzspannungen über die meisten oder alle Bitzyklen und dann durch Latchen des integrierenden Ergebnisses als Ausgänge A, B und C erreicht werden. Eine verwandte Veröffentlichung eines Multi-PAM-Signalisierungssystems ist in der U.S.-Patentanmeldung, Anmeldenummer 09/478,916 mit dem Titel "Low Latency Multi-Level Communication Interface", eingereicht am 6. Januar 2000 (zum Anmeldetag der vorliegenden Erfindung noch nicht veröffentlicht) gefunden werden.
6 zeigt ein Blockschaltbild einer Vorrichtung 300 einschließlich einer Multipegel-Signalschnittstelle 330, welche mit einem Speicher 350 gekoppelt ist, wobei beide gemäß der vorliegenden Erfindung getestet werden können. Der Speicher 350 kann binäre oder andere Formen von Daten unter Verwendung von Halbleiter, magnetischen, optischen, ferroelektrischen oder anderen bekannten Mitteln zum Speichern speichern. Datensignale 301 von dem Speicher 350 werden mit Übertragungstaktsignalen 303 getaktet und in dem Codierer 305 codiert, welches Steuersignale für den Ausgangstreiber 310 vorsieht. Multipegelsignale werden durch den Ausgangstreiber 310 zu den Eingangs/Ausgangsanschlüssen 313 übertragen. Der Codierer 305 und der Ausgangstreiber 310 können dem Codierer 100 und dem Ausgangstreiber 20, welche oben beschrieben worden sind, ähneln, und der Eingangs/Ausgangsanschluss 313 kann dem oben beschriebenen Pad beispielsweise entsprechen. Ferner ist ein Empfänger 315 an den Eingangs/Ausgangsanschluss 313 gekoppelt, wobei der Empfänger zum Empfangen von Multipegelsignalen von dem Anschluss 313 ausgestaltet ist. Der Ausgang des Empfängers 315 wird mit Empfangstaktsignalen 317 getaktet und in binäre Signale in dem Decoder 320 decodiert, um als Daten 322 ausgegeben zu werden. Der Empfänger 315 und der Decoder 320 können dem oben beschriebenen Empfänger 200 ähneln.
7 zeigt ein System 400 zum Testen der Vorrichtung 300, welches als zu testende Vorrichtung (DUT) bezeichnet wird, mit einem binären Testgerät 404 und Testschnittstelle 408. Das Testgerät 404 kann ein herkömmliches Testgerät, wie beispielsweise mit der Modellnummer 83000 oder 95000 High Speed Memory Tester von Agilent Technologies, Palo Alto, California, darstellen, welches zum Testen von Vorrichtungen mit binären Signalen entwickelt wurde. Die Testschnittstelle 408 kann eine Leiterplatte darstellen, welche dazu ausgebildet ist, elektrische und mechanische Verbindungen zwischen dem Testgerät 404 und der DUT 300 vorzusehen, und kann als ein Load Board bezeichnet werden. Beispiele derartiger Load Boards sind in der US 5,686,833 von Spinner beschrieben.
Wie vorstehend beschrieben, weist die DUT 300 eine Multipegel-Signalschnittstelle 330 und einen Speicher 350 auf. Die Vorrichtung 300 kann ferner viele zusätzliche Überträger und Empfänger zum Kommunizieren von binären und Multipegelsignalen über assoziierte Eingangs/Ausgangsanschlüsse aufweisen, obwohl zur Erhöhung der Klarheit derartige zusätzliche Elemente nicht in 7 gezeigt sind. Eine Kommunikation von binären Signalen mit einer Multipegel-Signalschnittstelle kann durch die Verwendung von geeigneten Steuersignalen erreicht werden, beispielsweise durch Setzen des LSB auf null für alle Zustände, welche von dem Codierer dem Ausgangstreiber eingegeben werden, welche oben beschrieben worden sind. Alternativ dazu kann zumindest ein Empfänger oder Übertrager/Empfängerpaar exklusiv für die binäre Kommunikation vorgesehen werden.
In einem anderen Fall kann die DUT 300 Fehlern in binären Signalen sowie Fehlern in Multipegelsignalen getestet werden. Dieses Testen der binären und Multipegelsignale kann durch die gleichen oder unterschiedliche Einschübe von DUT 300 auf dem Load Board 408 erfolgen. Wenn die binären und Multipegelsignale während der gleichen Einfügung des DUT 300 in das Load Board 408 getestet werden sollen, kann das binäre Testen zu einem Zeitpunkt erfolgen und das Multipegel-Testen kann zu einem anderen Zeitpunkt erfolgen.
Sowohl binäre als auch Multipegelsignale können durch ein Augendiagramm gekennzeichnet werden. Das Augendiagramm stellt Bereiche von Übertragungsspannungen und Signalübertragungszeiten dar, für welche die Datenübertragung erfolgreich ist. Die Breite jedes Auges entspricht dem Bereich der Signalübertragungszeiten verglichen mit einer idealen Centerzeit, wobei nach wie vor eine erfolgreiche Datenübertragung vorhanden ist. Die Höhe jedes Auges stellt den Wert des Spannungsfehlers und Rauschens dar, welche die DUT tolerieren kann verglichen mit einem ideale Centerspannungspegel.
Das Testen bestimmt den Bereich der Übertragungsspannungen und der Signalübertragungszeiten, für welche die DUT erfolgreich Daten empfangen kann und vergleicht diesen Bereich mit einigen Spannungs- und Timing-Kriterien, welche für das System geeignet sind. Ein Empfängertesten kann durch wiederholtes Senden von Daten an die DUT unter Verwendung von verschiedenen Übertragungsspannungen und Signalübertragungszeiten und durch Messen des Bereichs erfolgen, für welche eine Übertragung erfolgreich war.
Gemäß 8 weist ein 4-PAM-Signal sechs mögliche 2-PAM-Übergänge auf. Jeder dieser Übergänge weist ein charakteristisches Augendiagramm auf. Ein Empfängertesten kann durch eine individuelle Messung der sechs Augen und durch Vergleichen jedes dieser Ergebnisse mit Spannungs- und Timing-Kriterien erfolgen.
9 zeigt sechs Übergänge, welche verwendet werden können, um eine 4-PAM-Signalschnittstelle mit einem 2-PAM-Testgerät 404 zu testen. In dem oberen Bereich von 9 wird eine Reihe von Übergangssignalpegeln gezeigt, welche durch das Testgerät 404 erzeugt worden sind. In dem unteren Bereich von 9 sind Augendiagramme in dem Testgerät 404 für von der DUT 300 empfangenen Signale gezeigt. Jede der sechs 2-PAM-Sequenzen kann durch Variieren jedes der Empfangsreferenzpegel variiert werden, welche einen Signalübergang kreuzt, während die anderen konstant gehalten werden. In diesem Fall wird der Übergang 3 dreimal gelesen, während eines von VRH, VRM und VRL während jedes Übergangs variiert werden. Der Übergang 2 wird einmal gelesen, während VRH variiert wird und einmal, während VRM variiert wird. Auf ähnliche Art und Weise wird der Übergang 5 einmal gelesen, während VRM variiert wird und einmal gelesen, während VRL variiert wird. Die Übergänge 1, 4 und 6 müssen lediglich durch Variieren einer der drei Referenzen getestet werden. Somit werden insgesamt sechs 2-PAM-Sequenzen zehnmal getestet. Tabelle 2 zeigt MSB- und LSB-Werte für die Übergänge sowie die Referenzpegel, welche überprüft werden, die, welche nicht überprüft werden, mit einem X markiert werden.
Tabelle 2
Gemäß 10 werden entsprechende Augendiagramme von verschiedenen Übergängen überlagert (beispielsweise logisch UND-verknüpft werden), um eine gesamte DUT-Performancecharakteristik zu erzeugen, nachdem die Augen für jeden Übergang bestimmt worden sind. Alternativ dazu kann eine Sequenz von Testsignalen, welche durch das Testgerät 404 erzeugt worden sind, in dem Speicher 350 der DUT 300 gespeichert werden und dann wiederholt von der DUT an das Testgerät übertragen werden, welches programmiert ist, um verschiedene Pegel der binären Signale jedes Mal zu detektieren, wenn die Sequenz empfangen wird.
11 zeigt ein Blockschaltbild eines weiteren Testsystems 500 zum Testen der DUT 300. Das Testsystem 500 enthält ein herkömmliches Testgerät 505, welches wie vorstehend beschrieben zum Testen von Vorrichtungen mit binären Signalen entwickelt worden ist. Das Testgerät 505 weist einen oder mehrere Testtreiber 507, 508 auf, welche binäre Systeme basierend auf Eingängen von einem Signalcontroller 510 ausgeben. Auf ähnliche Art und Weise kann das Testgerät 505 einen oder mehrere Testempfänger 511 und 512 aufweisen, welches einer DUT empfangenen Signale als binäre Signale kategorisiert. Die binären Signale werden von Testempfängern 511 und/oder 512 an einen Fehlerdetektormechanismus 515 ausgegeben, welche die Signale mit den gemäß dem Signalcontroller 510 erwarteten Signalen vergleicht und ein Fehlersignal erzeugt, wenn das von den Empfängern empfangene Signal von dem erwarteten abweicht. Der Signalcontroller 510 kann beispielsweise ein Programm darstellen, welches durch das Testgerät 505 ausgeführt wird einschließlich einer Sequenz von digitalen Signalen, welche dazu entwickelt worden sind, Fehler in der DUT 300 zu testen. Ein Vergleichsmechanismus für den Fehlerdetektor 515, wie beispielsweise eine Vielzahl von Komparatoren oder eine Vielzahl von XOR- oder XNOR-Gatter können dann bestimmen, die durch die Testempfänger 511, 512 empfangene binäre Sequenz vorab durch die Testtreiber 507 und 508 ausgegebene binäre Sequenz entspricht. Alternativ dazu kann der Fehlerdetektor 515 als ein Teil eines Testprogramms sein, welches auf dem Gerät 505 ausgeführt wird.
In einem Ausführungsbeispiel kann der Signalcontroller 510 eine pseudozufällige Bitsequenz (Pseudo Random Bit Sequence) PRBS optional über Software zum Testen eines Detektors in der DUT 300 erzeugen, welche an ein Linear-Rückkopplungs-Schieberegister LFSR in der DUT 300 gekoppelt ist. Demgegenüber kann die DUT 300 ein PRBS-Signal erzeugen und die Testempfänger 511 und 512 überprüfen die empfangene Sequenz im Vergleich zu einem durch den Fehlerdetektor 515 vorgesehenen Programm. Auf diese Art und Weise können der Eingangsempfänger 530 und der Ausgangstreiber unabhängig voneinander ohne Verwendung des Speichers 540 getestet werden.
Bei einer herkömmlichen Implementierung im Gegensatz zu der gemäß 11 würde ein erster Testtreiber ein erstes binäres Signal an einen ersten Anschluss der DUT ausgeben, während ein zweiter Testtreiber ein zweites binäres Signal an einen zweiten Anschluss einer DUT ausgeben würde. In dem Ausführungsbeispiel gemäß 11 weist die Testschnittstelle 505 einen angepassten Impedanzsummierer 520 auf, welcher ebenfalls als ein Leistungskombinierer oder Leistungsteiler bekannt ist, wobei der Summierer die Signale von den Testtreibern 507 und 508 summiert, um ein Multipegelsignal zu generieren, welches an den I/O-Anschluss 522 der DUT 533 ausgegeben wird. Die MSB- und LSB-Steuersignale werden an die Testtreiber 507 und 508 eingegeben, welche binäre Signale ausgeben, welche an dem Leistungskombinierer/Teiler 520 summiert werden, um 4-PAM-Signale auszubilden, welche an die DUT 533 gesendet werden. Der MSB-Testtreiber 507 gibt zweimal die Spannung des LSB-Testtreibers 508 aus, um das 4-PAM-Signal gemäß diesem Ausführungsbeispiel korrekt zu wichten.
Ein Multipegel-Eingangsempfänger 530 der DUT 533 decodiert das Multipegelsignal und gibt eine Sequenz von binären Signalen an den Speicher 540 aus. Die DUT 533 kann ebenfalls das von dem Testsystem 500 empfangene Multipegelsignal speichern und dann das Multipegelsignal wiederholt zum Testen durch zumindest einen der binären Testempfänger 511 und 512 ausgeben, wobei die Testempfänger einen unterschiedlichen binären Schwellwert messen, wenn das Multipegelsignal wiederholt wird. Um dies durchzuführen, codiert der Ausgangstreiber 544 die Sequenz der an den Speicher 540 ausgegebenen binären Signalen und überträgt das resultierende Multipegelsignal an eine Testschnittstelle 506, welche mit den Testempfängern 511 und 512 gekoppelt ist. Testempfänger 511 und 512 können auf unterschiedliche Spannungspegel gesetzt werden, um empfangene Multipegelsignale in binäre MSB- und LSB-Komponenten zu decodieren, welche durch den Fehlerdetektor 515 validiert werden. Ein optionaler Leistungskombinierer 525 wird in der Testschnittstelle 506 vorgesehen, welches ebenfalls als ein angepasstes Dämpfungsglied dient, um Reflexionen durch den Leistungskombinierer 512 ausgegebenen Signal zu minimieren.
Beispielsweise kann der Testempfänger 511 während einer ersten Sequenz von Signalen von dem Speicher 540 gesetzt werden, um einen binären Schwellwert aufzuweisen, welcher dem VREFH des 4-PAM-Signalsystems gemäß 1 entspricht. Während einer zweiten Sequenz von Signalen von dem Speicher 540 kann der Testempfänger 511 gesetzt werden, um einen binären Schwellwert aufzuweisen, welcher VREFM entspricht und während einer Sequenz von Signalen von dem Speicher 540 kann der Testempfänger 511 gesetzt werden, um einen binären Schwellwert aufzuweisen, welcher VREFL entspricht. Der binäre Ausgang des Testempfängers 511 kann dann durch den Fehlerdetektor 515 mit einem erwarteten Muster vergleichen, welcher durch die Sequenz der Signale bestimmt worden sind, welche in die Testtreiber 507 und 508 eingegeben werden.
Tabelle 3 zeigt die Logikpegel bei verschiedenen Positionen in dem System gemäß 11, welche 4-PAM-Spannungspegel entsprechen, mit einem Bereich zwischen 1,0 V und 1,8 V, wobei die 4-PAM-Spannungspegel in der linken Spalte der Tabelle aufgelistet worden sind.
Tabelle 3
Gray-codierte MSB- und LSB-Logikpegel der DUT 533 entsprechen den vier Spannungspegeln 1,0 V, 1,266 V, 1,533 V und 1,8 V, wie sie in der zweiten Spalte gezeigt sind. Steuersignale gemäß der dritten Spalte werden in die Testtreiber 507 und 508 eingegeben, um die vier Spannungen zu erzeugen, wobei der MSB-Spannungsausgang vom Treiber 507 zweifach im Hinblick auf den des LSB-Spannungsausgangs vom Treiber 508, wie vorstehend beschrieben, gewichtet wird. Digitaltestempfängereingänge des 4-PAM-Signals müssen drei Referenzpegel VREFH, VREFM und VREFL, wie vorstehend beschrieben, unterscheiden und die binäre Logik entsprechend diesen Pegeln ist in der vierten Spalte von Tabelle 3 beschrieben. Andere Codiersysteme sind möglich. Beispielsweise kann die Spalte 2 binäre anstelle von Gray-codierten aufweisen. Systeme, bei denen Signale symmetrisch oberhalb und unterhalb einer Referenzspannung schwingen, können andere Symbole als in den Spalten 3 und 4 gezeigt, benötigen.
Testempfänger 511 und 512 können beide Signale von einem einzigen Pin der DUT empfangen und können auf unterschiedliche binäre Schwellwerte gesetzt werden, sodass das Testen von der DUT 533 nach Fehlern in einer Sequenz von kombinierten Signalen, welche durch die Testtreiber 507 und 508 übertragen worden sind, in lediglich zwei Übertragungen der Sequenz von der DUT zum Testen der Empfänger ermöglicht werden. Beispielsweise kann der Empfänger 511 in der ersten Übertragung der Sequenz von der DUT 533 zum Testen des Gerätes 505 auf VREFH eingestellt werden und der Empfänger 512 kann auf VREFM eingestellt werden. Während einer zweiten Übertragung der Sequenz von der DUT 533 zum Testen des Gerätes 505 kann der Empfänger auf VREFM gesetzt werden und der Empfänger 512 kann auf VREFL gesetzt werden. Eine Verbindung eines dritten Testempfängers mit dem DUT-Anschluss zusätzlich zu den Testempfängern 511 und 512 erlaubt es, dass ein Test ohne wiederholte Übertragung der Sequenz von dem Speicher fortgesetzt wird. Bestimmte Testgeräte (beispielsweise Agilent Technologies 95000 High Speed Memory Tester) weisen Empfänger auf, welche jeweils an zwei Spannungspegeln V0H und V0L arbeiten können, sodass einer dieser Empfänger eine Sequenz von 4-PAM-Signalen durch eine doppelte Übertragung der Sequenz von dem Ausgangstreiber 544 analysieren kann, welche von dem System 500 an die DUT 533 eingegeben werden. Alternativ dazu können zwei derartige Dualspannungs-Digitalempfänger, welche mit einem DUT-Anschluss verbunden sind, 4-PAM-Signale ohne Wiederholung dieser Signale analysieren.
12 zeigt ein Blockschaltbild eines Teils des Systems gemäß 11 einschließlich einer Konfiguration, welche Reflexionen während des Testens durch eine Impedanz reduzieren, welche an die Testschnittstelle 506 DUT 533 und Signalübertragungsleitungen angepasst ist. Die Impedanz Z₁ des Bereichs der Testschnittstelle 506, welche den Leistungskombinierer/Teiler 520 mit der DUT 533 verbindet, ist im Wesentlichen mit der Impedanz Z₁ der DUT 533 abgeglichen bzw. angepasst. Auf ähnliche Weise ist die Impedanz Z₁ eines Abschnitts der Testschnittstelle 506 angepasst, welche den Empfänger 511 mit der DUT 533 verbindet. Source-Widerstände 560 und 562 werden zum Abgleichen der Impedanz Z₂ der Leitungen, welche die Testtreiber 507 und 508 mit dem Leistungskombinierer/Teiler 520 verbinden, vorgesehen. Empfänger 511 sieht einen Abschluss der Signale von dem Leistungskombinierer/Teiler 520 für Signale durch die DUT 533 vor, wobei der Abschlusswiderstand 564 die Impedanz Z₃ der Leitung abgleicht, welche den Empfänger 511 und den Leistungsteiler/Dämpfungsglied 525 verbindet. Sowohl Ausgänge des MSB-Testtreibers 507 und des LSB-Testtreibers 508 werden relativ zu den gewünschten Spannungspegeln an der DUT 533 vervierfacht, um für Spannungsabfälle des Leistungskombinierer/Teilers 520 und für weitere Abfälle aufgrund der Source-Impedanz der Testschnittstelle 506 zu kompensieren. Tabelle 4 zeigt die Spannungspegel an Treibern 507 und 508, welche die Spannungspegel gemäß Tabelle 3 an dem DUT-Anschluss vorsehen.
Tabelle 4
In einem alternativen Ausführungsbeispiel kann ein differenzielles 4-PAM-Signal gemäß 3 vorgesehen werden, um zwei der Schaltungen gemäß 11 zu verwenden und dann die MSB-Treiber und die LSB-Treiber auf komplementäre Art und Weise anzutreiben.
13 zeigt ein Ausführungsbeispiel, in dem die Testempfänger 511 und 512 beide das Multipegelsignal empfangen, welches von dem Ausgangstreiber 544 nach einer Verteilung eines Leistungsteilers 525 ausgegeben wurde. Widerstän de 570 und 572 sind im Wesentlichen an die Impedanz Z₂ der Leitungen angepasst, welche die Testempfänger 511 und 512 mit dem Leistungskombinierer/Dämpfungsglied 525 verbindet.
14 zeigt ein Ausführungsbeispiel, in dem der Empfänger 511 mehrere Spannungspegel V₁ und V₂ detektieren kann. Der nicht in der Figur gezeigte Empfänger 512 kann ebenfalls dazu in der Lage sein, mehrere Spannungspegel zu detektieren. Der Widerstand 575 wird vorgesehen, um die Impedanz Z₁ in den Leitungen abzugleichen, welche den Testempfänger 511 und den Ausgangstreiber 544 in Abwesenheit des Leistungskombinierers/Dämpfungsglieds 525 verbindet. Für den Fall, in dem der Empfänger 511 gemäß 14 in dem Ausführungsbeispiel gemäß 13 verwendet wird, kann ein 4-PAM-Signal, welches von dem Ausgangstreiber 544 übermittelt wurde, durch die Empfänger 511 und 512 ohne wiederholte Übertragung des Signals detektiert werden.
15A zeigt ein erstes Beispiel eines Leistungskombinierers/Splitters 520, welcher mit dem MSB-Testtreiber 507 und dem LSB-Testtreiber 508 zum Ausgeben eines 4-PAM-Signals verwendet werden kann. 15B zeigt ein zweites Beispiel eines Leistungskombinierers/Teilers 520, welcher mit dem MSB-Testtreiber 507 und dem LSB-Testtreiber 508 verwendet werden kann, um ein 4-PAM-Signal auszugeben.
Verschiedene angepasste Dämpfungsglied-Ausführungsbeispiele des optionalen Leistungsteilers/Dämpfungsglieds 525 sind detaillierter in 16A, 16B und 16C gezeigt, wobei die ersten beiden symmetrisch und die dritte asymmetrisch ist. Während das von dem Empfänger 511 gesehene Signal für das angepasste Dämpfungsglied-Ausführungsbeispiel im Vergleich zu dem Leistungsteiler-Ausführungsbeispiel reduziert werde würde, können Load-Board-Widerstände vorgesehen werden, um einen verbesserten Abschluss und somit reduzierte Reflexionen vorzusehen, wenn Testtreiber 507 und 508 an die DUT 533 schreiben. Reduzierte Reflexionen sind wichtig in einem Multipegel-Signalisierungssystem, da eine reflektierte Energie die Spannungsmargen reduzieren, welche bereits durch Splitten des Signals in multiple Spannungspegel reduziert worden sind.
Gemäß 17 wird eine Schnittstellenschaltung 555 vorgesehen, um Multipegelsignale von der DUT in binäre Signale umzuwandeln, welche in die Empfänger des Testgerätes 505 eingegeben werden. Die Schnittstellenschaltung 555 kann ebenfalls Schaltungen zum Konvertieren von binären Signalen von dem Testgerät 505 in Multipegelsignale aufweisen, welche in einen Empfänger in der DUT 533 eingegeben werden. Die Schnittstellenschaltung 555 kann als eine integrierte Schaltung IC vorgesehen werden, oder kann Schaltungen ähnlich denen gemäß 4 und 5 zum Umwandeln zwischen binären Schaltungen des Testgerätes 505 und Multipegelsignalen der DUT 533 aufweisen.
Obwohl vorstehend bevorzugte Ausführungsbeispiele hinsichtlich eines Testens von einer Vorrichtung mit einer Multipegel-Schnittstelle mit einem binären Testgerät beschrieben worden sind, ist es dem Fachmann offensichtlich, dass andere Ausführungsbeispiele oder Modifikationen dieser Erfindung im Lichte der obigen Lehre offensichtlich ist. Somit ist die Erfindung lediglich durch die nachfolgenden Ansprüche beschränkt.

Claims

System (500) zum Testen einer Vorrichtung (533), welches eine Multi-PAM-Signalschnittstelle aufweist, wobei das System (500) umfasst: eine Testeinrichtung (505), welche einen ersten Testtreiber (507) beinhaltet, welcher ausgestaltet ist, um Binärsignale zu übertragen, einen ersten Testempfänger (511), welcher ausgestaltet ist, um digitale Signale zu detektieren und einen Vergleichsmechanismus (515), welcher ausgestaltet ist, um zu bestimmen, ob die Digitalsignale mit den Binärsignalen übereinstimmen, wobei das System (500) gekennzeichnet ist durch eine Multi-PAM-Testschnittstelle (506), die zwischen der Vorrichtung (533) und der Testeinrichtung (505) gekoppelt ist, um die von der Testeinrichtung (505) gesendeten Binärsignale in einen ersten Satz von Multi-PAM-Signalen in der Vorrichtung (533) umzuwandeln, um von der Vorrichtung (533) einen von der Vorrichtung (533) erzeugten zweiten Satz von Multi-PAM-Signalen zu empfangen, wobei der zweite Satz von Multi-PAM-Signalen auf dem ersten Satz von Multi-PAM-Signalen basiert, um den zweiten Satz von Multi-PAM-Signalen in die Digitalsignale umzuwandeln und um die Digitalsignale dem ersten Testempfänger (511) zuzuführen, wobei die Vorrichtung (533) auf Fehler geprüft wird.
System (500) nach Anspruch 1, wobei die Testeinrichtung (505) einen zweiten Testtreiber (508) beinhaltet, um Binärsignale zu senden und die Testschnittstelle (506) einen Schaltkreis beinhaltet, um die Binärsignale den ersten und den zweiten Testtreibern (507, 508) einzugeben, und um den ersten Satz von Multi-PAM-Signalen auszugeben.
System (500) nach Anspruch 1 oder 2, ferner umfassend: eine zu testende Vorrichtung (533), welche mit der Testeinrichtung (505) gekoppelt ist, wobei die Vorrichtung (533) ausgestaltet ist, um den zweiten Satz von Multi-PAM-Signalen mindestens zwei Mal an die Testschnittstelle (506) zu senden, die Testeinrichtung (505) ausgestaltet ist, um einen ersten Pegel von Digitalsignalen während eines ersten Zeitraums zu detektieren, in dem der zweite Satz von Multi-PAM-Signalen gesendet wird, und die Testeinrichtung (505) ausgestaltet ist, um einen zweiten Pegel von Digitalsignalen während eines zweiten Zeitraums zu detektieren, in dem der zweite Satz von Multi-PAM-Signalen gesendet wird.
System (500) nach Anspruch 1, 2 oder 3, wobei der erste Testempfänger (511) ausgestaltet ist, um zu detektieren, ob der zweite Satz von Multi-PAM-Signalen während der Mehrzahl von Zeiträumen über oder unter einer Referenzspannung liegt, und die Referenzspannung während einer ersten Detektion des zweiten Satzes von Multi-PAM-Signalen durch den ersten Testempfänger (511) auf einen ersten Pegel gesetzt wird und die Referenzspannung während einer zweiten Detektion des zweiten Satzes von Multi-PAM-Signalen durch den ersten Testempfänger (511) auf einen zweiten Pegel gesetzt wird.
System (500) nach einem der vorstehenden Ansprüche, wobei: die Testeinrichtung (505) einen zweiten Testtreiber (508) beinhaltet, welcher konfiguriert ist, um Binärsignale zu übertragen, und die Testschnittstelle (506) einen Schaltkreis (520) beinhaltet, welcher angepasst ist, um Signale, die von den ersten und zweiten Testtreibern (507, 508) ausgegeben werden, zu kombinieren, so dass eine Ausgabespannung des ersten Testtreibers (507) ungefähr das Zweifache der vom zweiten Testtreiber (508) Ausgegebenen beträgt.
System (500) nach Anspruch 1, wobei: die Vorrichtung (533) einen Empfangsmechanismus (530) beinhaltet, welcher angepasst ist, um den ersten Satz von Multi-PAM-Signalen zu detektieren, und die Vorrichtung (533) einen Sendemechanismus (544) beinhaltet, welcher mit einem Empfangsmechanismus (530) gekoppelt ist, wobei der Sendemechanismus (544) ausgestaltet ist, um den zweiten Satz von Multi-PAM-Signalen zu erzeugen.
System (500) nach Anspruch 6, wobei: der erste Testempfänger (511) ausgestaltet ist, um den zweiten Satz von Multi-PAM-Signalen durch Detektieren, ob der zweite Satz von Multi-PAM-Signalen während einer ersten Mehrzahl von Zeiträumen über oder unter einem ersten Spannungspegel liegt, zu empfangen, der erste Testempfänger (511) ausgestaltet ist, um ein Binärsignal mit einem ersten Pegel während eines ersten Zeitraums zu detektieren und die Vorrichtung (533) durch Detektieren des zweiten Satzes von Multi-PAM-Signalen auf Fehler geprüft wird, wobei der erste Testempfänger (511) auf verschiedene Binärsignalpegel gesetzt ist.
Verfahren zum Testen einer Multi-PAM-Signalschnittstelle einer Vorrichtung (533) mit einer Testeinrichtung (505), wobei das Verfahren umfasst: Senden mindestens einer Sequenz von Binärsignalen durch die Testeinrichtung (505), Umwandeln der Sequenz von Binärsignalen in eine Sequenz von Digitalsignalen, wobei das Verfahren gekennzeichnet ist durch: Empfangen der der Sequenz von Binärsignalen entsprechenden Sequenz von Digitalsignalen durch eine Signalschnittstelle der Vorrichtung (533), Senden einer der Sequenz von Digitalsignalen entsprechenden Sequenz von Multi-PAM-Signalen durch die Multi-PAM-Signalschnittstelle der Vorrichtung (533), Vergleichen der Sequenz von Multi-PAM-Signalen mit einem ersten Referenzpegel durch die Testeinrichtung (505), wobei eine erste Serie von Ergebnissen erhalten wird, und Vergleichen der ersten Sequenz von Multi-PAM-Signalen mit einem zweiten Referenzpegel durch die Testeinrichtung (505), wodurch eine zweite Serie von Ergebnissen erhalten wird.
Verfahren nach Anspruch 8, ferner umfassend: Speichern einer Darstellung der Sequenz von Multi-PAM-Signalen in einem mit der Multi-PAM-Signalschnittstelle assoziierten Speicher (540).
Verfahren nach Anspruch 8, ferner umfassend: Vergleichen der Sequenz von Multi-PAM-Signalen mit einem dritten Referenzpegel durch die Testeinrichtung (505), wodurch eine dritte Serie von Ergebnissen erhalten wird.
Verfahren nach Anspruch 8, wobei die Sequenz von Digitalsignalen eine Sequenz von Multi-PAM-Signalen ist.
Verfahren nach einem der Ansprüche 8 bis 10, wobei der Schritt des Sendens umfasst: Senden von zwei binären Sequenzen, und der Schritt des Umwandelns umfasst: Kombinieren der ersten und zweiten Sequenzen von Binärsignalen in eine Sequenz von Digitalsignalen, wobei das Digitalsignal ein Multi-PAM-Signal ist.