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GEBIET DER
ERFINDUNG
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Die
Erfindung betrifft eine Dateninvertierungsschaltung zum zeitweiligen
sequentiellen Ausgeben von parallelen Mehrbit-Daten. Insbesondere betrifft
sie eine Dateninvertierungsschaltung, die für eine Leseschaltung einer
taktsynchronisierten Halbleiterspeichervorrichtung geeignet ist,
und eine Halbleitervorrichtung, die die Dateninvertierungsschaltung
verwendet.
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HINTERGRUND
DER ERFINDUNG
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Bei
einer elektronischen Vorrichtung, die Mehrbit-Daten parallel ausgibt,
wirft das im Zeitpunkt des Datenübergangs
erzeugte Rauschen ein Problem auf. Dieses Rauschen wird am Stärksten im Zeitpunkt
eines Übergangs
entsprechend dem Umschalten einer CMOS-Logikschaltung erzeugt, und im
Zeitpunkt des Übergangs
gibt es großen
Leistungsverlust. Als Technik zum Vermindern der Anzahl der Übergangszeitpunkte
der Ausgangsdatensignale im Zeitpunkt des Umschaltens in einer Logikschaltung
ist die Funktion der Dateninvertierung bekannt. Diese Dateninvertierung
ist eine Funktion, bei der Daten eines gegebenen Zyklus mit in einem
unmittelbar vorhergehenden Zyklus ausgegebenen Daten verglichen
werden und, falls der Hauptteil der Gesamtheit von N Bits, die die
Daten bilden, zum Beispiel N/2 Bits oder mehr, umgeschaltet sind,
die Logik der Daten des gegebenen Zyklus invertiert wird, um die
resultierenden Daten auszugeben, so dass die Anzahl der tatsächlich umgeschalteten
Daten auf einem externen Bus auf N/2 Bits oder weniger Datenbits
vermindert wird, wodurch das Rauschen oder der Stromverbrauch vermindert
wird.
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8 zeigt eine repräsentative
Konfiguration einer konventionellen Dateninvertierungsschaltung.
Die in 8 gezeigte Dateninvertierungsschaltung
werde zum Beispiel in einer taktsynchronisierten Halbleiterspeichervorrichtung
verwendet, die mit einem Datenblock-Lesebetrieb ausgestattet ist.
Die Dateninvertierungsschaltung enthält eine Datenvergleicherschaltung 210,
eine Majoritätsentscheidungsschaltung
und Dateninvertierungsmerker-Erzeugungsschaltung 310, eine
Dateninvertierungsschaltung 510 und eine Halteschaltung
für vorhergehende
Daten 810. Unter Bezugnahme auf 8 wird nachfolgend der Betrieb der Dateninvertierungsschaltung
Schritt für
Schritt beschrieben.
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- 1. Die Datenvergleicherschaltung 210 vergleicht Daten 110 auf
dem Datenbus mit Daten 820 des vorhergehenden Zyklus, die
von der Halteschaltung für
vorhergehende Daten 810 ausgegeben werden, von einer Bitposition
zur nächsten,
und setzt einen Vergleichsmerker 220 auf Bit-Basis zum
Beispiel auf einen hohen Pegel, wenn die Daten vom letzten Zyklus
umgeschaltet worden sind.
- 2. Die Majoritätsentscheidungsschaltung
und Dateninvertierungsmerker-Erzeugungsschaltung 310 zählt die
Anzahl der Vergleichsmerker 220 auf hohem Pegel, und wenn
die Daten 110 an N/2 oder mehr Bitpositionen umgeschaltet
worden sind, wird ein Invertierungsmerker 410 zum Beispiel auf einen
hohen Pegel gesetzt.
- 3. So lange der Invertierungsmerker 410 gesetzt ist,
kehrt die Dateninvertierungsschaltung 510 die Daten 110 auf
dem Datenbus um, um die resultierenden Daten als Ausgangsdaten 500 auszugeben.
- 4. Die Halteschaltung für
vorhergehende Daten 810 hält die Ausgangsdaten 500 tatsächlich fest.
- 5. Während
eines Datenblock-Lesebetriebs wird die Verarbeitung von 1 bis 4
wiederholt.
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Währenddessen
wird die Halteschaltung für vorhergehende
Daten 810 mit einem Rücksetzsignal 830 versorgt,
um vor dem Start eines Lesebetriebs der Speicherzellengruppe das
Signal für
vorhergehende Daten auf den Anfangzustand zu setzen.
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Durch
den oben beschriebenen Betrieb der in 8 gezeigten
Dateninvertierungsschaltung wird die Anzahl der invertierten Bits
in den Ausgangsdaten 500 auf N/2 Bits oder weniger unterdrückt, wodurch
das von einer Ausgangsschaltung erzeugte Schaltrauschen vermindert
wird und der Leistungsverlust vermindert wird.
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Es
ist eine Schaltungskonfiguration bekannt, beschrieben in einer Literaturangabe
1, die Lesedaten eines gegebenen Zyklus und Lesedaten des unmittelbar
vorhergehenden Zyklus eine Anzahl von Malen gleich der Anzahl von
Bits in einem LSI-Chip vergleicht (EXKLUSIV-ODER-Verknüpfung),
eine Majoritätsentscheidung
der Anzahl der Werteänderungen
durchführt
und ein invertiertes (z.B. tiefpegeliges) Merkersignal ausgibt,
wenn die Anzahl der Änderungen
(die Anzahl der von den Lesedaten des letzten Zyklus invertierten
Bits) eine Majorität
darstellt, wie z.B. nicht kleiner als N/2, während als Ausgangsdaten Daten
mit Phasenumkehr ausgegeben werden. Das Resultat ist, dass, wenn
die Anzahl der invertierten Bits nicht kleiner als die Hälfte ist,
Daten mit Phasenumkehr ausgegeben werden können, wodurch die Anzahl der
invertierten Bits in den vom Ausgangspuffer ausgegebenen Daten auf
nicht mehr als die Hälfte
vermindert werden kann. Dies ist außerdem eine Funktion mit gleichzeitiger
Ausgabe eines Merkersignals, das einer externen Vorrichtung die Tatsache
der Invertierung anzeigt, um der externen Vorrichtung mitzuteilen,
ob die Ausgangsdaten invertiert worden sind oder nicht. Folglich
gehört
diese Technik zu der konventionellen Schaltung mit Dateninvertierungsfunktion,
wie in 8 gezeigt.
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Schaltungen,
die in den folgenden Literaturangaben 2 und 3 beschrieben wurden,
die die Aufgabe, Wirkung und Mittel zur Lösung der Aufgabe im wesentlichen
mit jener der Literaturangabe 1 gemeinsam haben, können als
zu der in 8 gezeigten konventionellen
Technik gehörend
aufgefasst werden.
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- [Literaturangabe 1]
JP-Patent-Kokai-Veröffentlichung JP-A-7-20973 (Seiten
2 bis 4, Fig.)
- [Literaturangabe 2]
JP-Patent-Kokai-Veröffentlichung JP-A-8-101813 (Seite 3, 2)
- [Literaturangabe 3]
JP-Patent-Kokai-Veröffentlichung JP-A-10-198475 (Seite 4, 1)
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KURZE DARSTELLUNG DER
OFFENBARUNG
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Man
beachte, dass man bei Anwendung der konventionellen Dateninvertierungsschal tung
auf eine mit Hochgeschwindigkeits-Taktrate arbeitende Halbleitervorrichtung
wie z.B. einen synchronen dynamischen Direktzugriffsspeicher mit
doppelter Datenrate (DDR-SDRAM) auf das folgende Problem stößt.
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Der
DDR-SDRAM gibt während
eines Zyklus des zugeführten
Taktsignals sowohl an der Anstiegsflanke als auch der Abfallflanke
Daten aus. Bei der in 8 gezeigten
Schaltungskonfiguration muss daher die Entscheidung über mögliche Dateninvertierung
(Datenvergleich, Erzeugung eines Invertierungsmerkersignals und
Dateninvertierung auf einem Datenbus) innerhalb eines halben Zyklus
des Taktsignals durchgeführt
werden. Zum Beispiel, wenn das Taktsignal eine Frequenz von 300
MHz hat, ist die Zeit, die genutzt werden kann, um eine Entscheidung zu
treffen, ob Dateninvertierung stattgefunden hat oder nicht, ungefähr 1,67
ns. Wenn man außerdem die
Standardspezifikationen für
die Breite des hohen Pegels und des tiefen Pegels des Taktsignals
(zum Beispiel 45 % einer Periode) berücksichtigt, ist die Zeit, die
zur Verfügung
steht, um eine Entscheidung zu treffen, im Minimum 1,5 ns, was spürbare Schwierigkeiten
bei der Timinggestaltung aufwirft.
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Dementsprechend
ist es eine Aufgabe der vorliegenden Erfindung, eine Schaltung zur
Realisierung der Dateninvertierungsfunktion, die auf eine Halbleitervorrichtung
angewandt werden kann, die zum Beispiel zwei Mal pro Taktzyklus
Daten ausgibt, das heißt,
an den Anstiegs- und Abfallflanken eines Taktsignals, und eine Halbleitervorrichtung
bereitzustellen, die die Dateninvertierung mittels so einer Dateninvertierungsschaltung
bewirkt.
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Die
obigen und weiteren Aufgaben werden durch eine Halbleitervorrichtung
gemäß einem
Aspekt der vorliegenden Erfindung gelöst, die eine Dateninvertierungsfunktion
aufweist, bei der Daten eines gegebenen Zyklus mit Ausgangsdaten
eines unmittelbar vorhergehenden Zyklus verglichen werden, um nachzuweisen,
ob eine Majorität
aller Bits, die die Daten bilden, umgeschaltet sind oder nicht,
und bei der, wenn die Majoritätsanzahl
der Datenbits umgeschaltet sind, die Daten des gegebenen Zyklus
invertiert werden und die invertierten Daten aus einer Mehrzahl
von Ausgangsanschlüssen
ausgegeben werden, dadurch gekennzeichnet, dass die Halbleitervorrichtung
Folgendes aufweist:
eine Mehrzahl von Datenvergleicherschaltungen,
die jeweils in Verbindung mit einem von mehreren Wegen vorgesehen
sind, auf denen eine Mehrzahl von Daten parallel übertragen
werden, wobei eine Ausgabesequenz aus dem Ausgangsanschluss zwischen der
Mehrzahl von Daten vorherbestimmt ist, und zeitlich vor und nach
Daten vergleichen;
eine Mehrzahl von Majoritätsentscheidungsschaltungen,
die jeweils eine Mehrzahl von Vergleichsergebnissen empfangen, die
von der entsprechenden Datenvergleicherschaltung ausgegeben werden,
und deren Anzahl der Anzahl der Ausgangsanschlüsse entspricht, und eine Majoritätsentscheidung
der empfangenen Vergleichsergebnisse durchführen, um ein Entscheidungsergebnis
auszugeben; und
eine Mehrzahl von Schaltungen zur Erzeugung
eines Invertierungsmerkers, die jeweils das Entscheidungsergebnis
von der entsprechenden Majoritätsentscheidungsschaltung
empfangen und auf Basis des Entscheidungsergebnisses einen Invertierungsmerker
erzeugen, der anzeigt, dass Daten invertiert und aus den Ausgangsanschlüssen ausgegeben werden.
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Die
Dateninvertierungsentscheidungen für eine Mehrzahl von Zyklen
werden parallel getroffen.
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Gemäß der vorliegenden
Erfindung enthält die
Halbleitervorrichtung vorzugsweise eine Mehrzahl der Datenvergleicherschaltungen,
eine Mehrzahl der Majoritätsentscheidungsschaltungen
und eine Mehrzahl der Schaltungen zur Erzeugung eines Invertierungsmerkers
für einen
Weg, auf dem durch die Anstiegsflanke eines Taktsignals mit doppelter Rate
vorgeschriebene Daten übertragen
werden, und einen Weg, auf dem durch die Abfallflanke des Taktsignals
mit doppelter Rate vorgeschriebene Daten übertragen werden.
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Eine
Halbleitervorrichtung gemäß einem weiteren
Aspekt der vorliegenden Erfindung weist Folgendes auf:
eine
Mehrzahl von Datenausgangsanschlüssen;
erste
bis P-te Ports für
einen der Ausgangsanschlüsse,
zum parallelen Ausgeben von ersten bis P-ten Bitdaten zur Ausgabe über den
einen Datenausgangsanschluss, wobei P eine vorbestimmte ganze Zahl
nicht kleiner als zwei ist, wobei die ersten bis P-ten Bitdaten
in dieser Reihenfolge über
jeden Datenausgangsanschluss ausgegeben werden;
erste bis P-te
Datenvergleicherschaltungen, die in Verbindung mit ersten bis P-ten Ports
vorgesehen sind, wobei eine i-te Datenvergleicherschaltung der Datenvergleicherschaltungen,
wobei i eine ganze Zahl von 1 bis P ist, Daten des (i – 1)ten
Ports, wobei, wenn i = 1, der (i – 1)te Port der P-te Port oder
ein Anfangswert ist, mit Daten des i-ten Ports vergleicht, um ein
i-tes Vergleichsmerkersignal auszugeben;
erste bis P-te Majoritätsentscheidungsschaltungen, die
in Verbindung mit ersten bis P-ten
Datenvergleicherschaltungen vorgesehen sind, wobei die i-te Majoritätsentscheidungsschaltung
der Majoritätsentscheidungsschaltungen,
wobei i eine ganze Zahl von 1 bis P ist, das i-te Vergleichssignal
empfängt,
deren Anzahl gleich der Anzahl der Ausgangsanschlüsse der
Halbleitervorrichtung ist, und prüft, ob die Anzahl der Nichtübereinstimmungen
die Majorität
ist oder nicht;
erste bis P-te Schaltungen zur Erzeugung eines
Invertierungsmerkers, die in Verbindung mit den Majoritätsentscheidungsschaltungen
vorgesehen sind, wobei die i-te Schaltung zur Erzeugung eines Invertierungsmerkers
der ersten bis P-ten Schaltungen zur Erzeugung eines Invertierungsmerker,
wobei i eine ganze Zahl von 1 bis P ist, ein Invertierungsmerkersignal
des (i – 1)ten
Ports, wobei, wenn i = 1, der (i – 1)te Port der P-te Port oder
ein Anfangswert ist, mit dem Entscheidungsergebnis der i-ten Majoritätsentscheidungsschaltung
vergleicht, um ein i-tes Invertierungsmerkersignal auszugeben; und
erste
bis P-te Dateninvertierungsschaltungen zur Steuerung der Invertierung
der dazugehörigen
Daten auf Basis des dazugehörigen
Invertierungsmerkersignals, wobei die i-te Dateninvertierungsschaltung
der Dateninvertierungsschaltungen, wobei i eine ganze Zahl von 1
bis P ist, Daten an dem i-ten Port invertiert, damit die invertierten
Daten aus dem Datenausgangsanschluss ausgegeben werden, wenn das
i-te Invertierungsmerkersignal die Invertierung anzeigt.
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Gemäß der vorliegenden
Erfindung werden die Daten der ersten bis P-ten Ports für einen
Datenausgangsanschluss in der Reihenfolge vom ersten Port bis zum
P-ten Post sequentialisiert, so dass die Daten seriell umgewandelt
und ausgegeben werden.
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Eine
Halbleitervorrichtung gemäß einem weiteren
Aspekt der vorliegenden Erfindung, bei der während jedes Taktzyklus zwei
Mal Daten aus einem Datenanschluss ausgegeben werden, auf Basis
eines Übergangs
des Taktsignals von einem ersten logischen Wert auf einen zweiten
logischen Wert und von dem zweiten logischen Wert auf den ersten
logischen Wert. Die Halbleitervorrichtung enthält erste und zweite Datenverglei cherschaltungen
(311, 312), die mit einem ersten bzw. einem zweiten
Wege verbunden sind. Die an einem ersten Übergang des Taktsignals von
dem ersten logischen Wert auf den zweiten logischen Wert und an
einem zweiten Übergang
davon von dem zweiten logischen Wert auf den ersten logischen Wert
ausgegebenen Daten werden auf dem ersten bzw. dem zweiten Weg übertragen. Die
erste Datenvergleicherschaltung (211) weist das Vorhandensein
oder Fehlen von Datenumschalten in dem zweiten Übergang unmittelbar vor dem
ersten Übergang
und in dem ersten Übergang
auf Basis von Nachweis durch Vergleich nach, ob die Daten in einem
ersten Übergangstiming
des Taktsignals auf dem ersten Weg mit den Daten in einem zweiten Übergangstiming
des Taktsignals auf dem zweiten Weg unmittelbar vor dem ersten Übergangstiming übereinstimmen
oder nicht, und gibt das Entscheidungsergebnis als ein erstes Ausgangssignal
aus. Die zweite Datenvergleicherschaltung (212) weist das
Vorhandensein oder Fehlen von Datenumschalten in dem ersten Übergang
und in dem zweiten Übergang
unmittelbar vor dem ersten Übergang
auf Basis von Nachweis durch Vergleich nach, ob die Daten in dem
ersten Übergangstiming
des Taktsignals auf dem ersten Weg mit den Daten in dem zweiten Übergangstiming
des Taktsignals gleich nach dem ersten Übergangstiming übereinstimmen
oder nicht, und gibt das Entscheidungsergebnis als ein zweites Ausgangssignal
aus. Die Halbleitervorrichtung enthält außerdem eine erste Majoritätsentscheidungsschaltung
(311), die einen Satz von ersten Ausgangssignalen empfängt, deren
Anzahl gleich den Datenanschlüssen
der Halbleitervorrichtung ist und die von den ersten Datenvergleicherschaltungen
ausgegeben werden, zum Nachweis, ob die Majorität der Daten in der ersten Gruppe
der Ausgangssignale umgeschaltet worden ist oder nicht, um ein erstes
Prüfungsergebnissignal
auszugeben, und eine zweite Majoritätsentscheidungsschaltung, die
einen Satz von zweiten Ausgangssignalen empfängt, deren Anzahl gleich den
Datenausgangsanschlüssen
der Halbleitervorrichtung ist und die von den zweiten Datenvergleicherschaltungen
ausgegeben werden, zum Nachweis, ob die Majorität der Daten in der zweiten Gruppe
der Ausgangssignale umgeschaltet worden ist oder nicht, um ein zweites
Prüfungsergebnissignal auszugeben.
Die Halbleitervorrichtung enthält
außerdem
eine Schaltung zur Erzeugung eines ersten Invertierungsmerkers,
zur Erzeugung eines ersten Invertierungsmerkers aus dem ersten Entscheidungsergebnissignal
von der ersten Majoritätsentscheidungsschaltung
und aus dem Wert eines zweiten, mindestens um einen Übergang
des Taktsignals vorhergehenden Invertierungsmerkers, und eine zweite Schaltung
zur Erzeugung eines Invertierungsmerkers; zur Erzeugung eines zweiten
Invertierungsmerkers aus dem zweiten Entscheidungsergebnissignal von
der zweiten Majoritätsentscheidungsschaltung und
aus dem Wert des ersten, mindestens um einen Übergang des Taktsignals vorhergehenden
Invertierungsmerkers, eine erste Dateninvertierungsschaltung zum
Invertieren der Daten des ersten Weges und Ausgeben der resultierenden
invertierten Daten, wenn auf Basis des Wertes des ersten Invertierungsmerkers
der erste Invertierungsmerker anzeigt, dass die Majorität der Daten
umgeschaltet worden ist, und eine zweite Dateninvertierungsschaltung
zum Invertieren der Daten des zweiten Weges und Ausgeben der resultierenden
invertierten Daten, wenn auf Basis des Wertes des zweiten Invertierungsmerkers
der erste Invertierungsmerker anzeigt, dass die Majorität der Daten
umgeschaltet worden ist. Die ersten und zweiten Schaltungen zur
Erzeugung eines Invertierungsmerkers geben die ersten und zweiten
Invertierungsmerkersignale als Merker, die die Invertierung der
Ausgangsdaten anzeigen, aus einem Steueranschluss der Halbleitervorrichtung
aus.
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Gemäß der vorliegenden
Erfindung sind die ersten und zweiten Datenvergleicherschaltungen und
die ersten und zweiten Dateninvertierungsschaltungen in einer Stufe
einer Signalspeicher (Latch)-Schaltungseinheit vorgesehen, die auf
einem Datenbus vorgesehen ist, auf dem Daten der ersten und zweiten
Wege zu der Ausgangsschaltung übertragen
werden.
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Gemäß der vorliegenden
Erfindung enthält die
Halbleitervorrichtung vorzugsweise eine Parallel-Seriell-Wandlungsschaltung,
die die Ausgangssignale aus den ersten und zweiten Dateninvertierungsschaltungen
parallel empfängt,
die Parallel-Seriell-Wandlung der Ausgangssignale durchführt, und zur
Ausgabe der resultierenden Daten, und eine Ausgangspufferschaltung,
der die Ausgangsdaten aus der Parallel-Seriell-Wandlungsschaltung
zugeführt werden,
zur Ausgabe der Daten aus einem Ausgangsanschluss.
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Gemäß der vorliegenden
Erfindung enthält die
Signalspeicher-Schaltungseinheit der Halbleitervorrichtung vorzugsweise
erste und zweite Signalspeicherschaltungen, die mit dem ersten bzw.
dem zweiten Weg verbunden sind und dafür eingerichtet sind, die parallel
auf die ersten und zweiten Wege ausgegebenen ersten und zweiten
Daten mit dem ersten bzw. dem zweiten Übergang des ersten Abtasttaktsignals
festzuhalten und auszugeben, eine dritte Signalspeicherschaltung
zum Abtasten des Ausgangssignals der ersten Signalspeicherschaltung mit
einem der ersten und zweiten Übergänge des ersten
Abtasttaktsignals und zum Ausgeben des abgetasteten Signals mit
dem anderen Übergang
des ersten Taktsignals, eine vierte Signalspeicherschaltung, die
ein Ausgangssignal der zweiten Signalspeicherschaltung empfängt, und
zum Festhalten und Ausgeben des Eingangssignals mit dem einen der ersten
und zweiten Übergänge des
ersten Taktsignals, eine fünfte
Signalspeicherschaltung, die ein Ausgangssignal der vierten Signalspeicherschaltung empfängt, und
zum Festhalten und Ausgeben des Eingangssignals mit dem einen der
ersten und zweiten Übergänge des
ersten Taktsignals, und eine sechste Signalspeicherschaltung, die
ein Ausgangssignal der fünften
Signalspeicherschaltung empfängt, und
zum Festhalten und Ausgeben des Eingangssignals mit dem anderen
der ersten und zweiten Übergänge des
ersten Taktsignals.
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Gemäß der vorliegenden
Erfindung enthält die
erste Dateninvertierungsschaltung der Halbleitervorrichtung vorzugsweise
eine erste Auswahlschaltung, die ein Ausgangssignal der dritten
Signalspeicherschaltung und ein invertiertes Signal davon empfängt, und
der außerdem
das erste Invertierungsmerkersignal als ein Auswahlsteuersignal
zugeführt
wird, wobei die erste Auswahlschaltung das Invertierungssignal ausgibt,
wenn das erste Invertierungsmerkersignal Invertierung anzeigt, während die
zweite Dateninvertierungsschaltung der Halbleitervorrichtung durch
eine zweite Auswahlschaltung gebildet wird, der ein Ausgangssignal
der sechsten Signalspeicherschaltung und ein invertiertes Signal
davon zugeführt wird,
und der außerdem
das zweite Invertierungsmerkersignal als ein Auswahlsteuersignal
zugeführt wird,
wobei die zweite Auswahlschaltung das Invertierungssignal ausgibt,
wenn das zweite Invertierungsmerkersignal Invertierung anzeigt.
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Gemäß der vorliegenden
Erfindung werden der ersten Datenvergleicherschaltung der Halbleitervorrichtung
Daten des ersten Weges und ein Ausgangssignal der vierten Signalspeicherschaltung
zugeführt,
zum Nachweis von deren Übereinstimmung, während der
zweiten Datenvergleicherschaltung Daten der ersten und zweiten Wege
zugeführt
werden, zum Nachweis von deren Übereinstimmung.
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Gemäß der vorliegenden
Erfindung enthält die
erste Schaltung zur Erzeugung eines Invertierungsmerkers der Halbleitervorrichtung
eine erste Vergleicherschaltung zum Prüfen, ob das erste Prüfungsergebnissignal
von der ersten Majoritätsentscheidungsschaltung
mit dem Invertierungsmerker von der zweiten Schaltung zur Erzeugung
eines Invertierungsmerkers übereinstimmt
oder nicht, und eine siebte Signalspeicherschaltung zum Abtasten eines
Ausgangssignals der ersten Vergleicherschaltung mit einem der ersten
und zweiten Übergänge eines
zweiten Taktsignals und zum Ausgeben des abgetasteten Ausgangssignals
mit dem anderen Übergang.
Die zweite Schaltung zur Erzeugung eines Invertierungsmerkers enthält eine
achte Signalspeicherschaltung zum Festhalten und Ausgeben des zweiten
Prüfungsergebnissignals
von der zweiten Majoritätsentscheidungsschaltung
mit dem anderen der ersten und zweiten Übergänge des zweiten Abtasttaktsignals,
eine zweite Vergleicherschaltung zum Nachweis, ob der erste Invertierungsmerker
von der Schaltung zur Erzeugung eines Invertierungsmerkers mit einem
Ausgangssignal der achten Signalspeicherschaltung übereinstimmt,
und eine neunte Signalspeicherschaltung zum Abtasten eines Ausgangssignals
der achten Vergleicherschaltung mit einem der ersten und zweiten Übergänge des
zweiten Abtasttaktsignals und zum Ausgeben des abgetasteten Ausgangssignals
mit dem anderen Übergang
des zweiten Abtasttaktsignals.
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Gemäß der vorliegenden
Erfindung kann die Halbleitervorrichtung weiterhin eine Einrichtung
zum Rücksetzen
der vierten Signalspeicherschaltung enthalten. Weiterhin kann gemäß der vorliegenden
Erfindung die Halbleitervorrichtung eine Einrichtung zum Rücksetzen
der neunten Signalspeicherschaltung enthalten.
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Gemäß der vorliegenden
Erfindung werden die ersten und zweiten Taktsignale in der Halbleitervorrichtung
vorzugsweise durch Taktsignale erzeugt, die der Halbleitervorrichtung
von außerhalb
der Halbleitervorrichtung zugeführt
werden, und sind miteinander synchronisiert.
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Gemäß der vorliegenden
Erfindung kann die Halbleitervorrichtung weiterhin einen Halbleiterspeicher
vom taktsynchronisierten Typ aufweisen, zum Ausgeben von Lesedaten
von einer Speicherzellengruppe mit einem Timing einer Anstiegsflanke
und einer Abfallflanke eines Taktsignals, wobei Lesedaten von der
Speicherzellengruppe der Halbleiterspeicher an einer Anstiegsflanke
und an einer Abfallflanke des Taktsignals ausgegeben werden.
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Eine
Dateninvertierungsschaltung zum Ausgeben von parallelen Daten, die
aus N Bits zusammengesetzt sind, wobei N eine ganze Zahl nicht kleiner
als zwei ist, gemäß einem
weiteren Aspekt der vorliegenden Erfindung enthält vorzugsweise Folgendes:
N
Sätze von
ersten bis P-ten Datenvergleichereinrichtungen in Verbindung mit
den N Bits,
wobei die ersten bis P-ten Datenvergleichereinrichtungen
die parallelen Daten in P Sätze
von parallelen Daten einstufen, die in der Ausgabetimingsequenz einander
benachbart sind, wobei P eine ganze Zahl nicht kleiner als zwei
ist, wobei die ersten bis P-ten Datenvergleichereinrichtungen den
logischen Wert aller ersten bis P-ten parallelen Daten mit dem logischen
Wert der parallelen Daten vergleichen, um zeitweilig unmittelbar
vor den ersten bis P-ten parallelen Daten in den gleichen Bitpositionen
wie jene der ersten bis P-ten parallelen Daten ausgegeben zu werden,
und ein Vergleichsergebnis als einen logischen Wert ausgeben, der Übereinstimmung
oder Nichtübereinstimmung
anzeigt;
erste bis P-te Majoritätsentscheidungseinrichtungen, wobei
die p-te Majoritätsentscheidungseinrichtung der
Majoritätsentscheidungseinrichtungen,
wobei p eine ganze Zahl von nicht kleiner als 1 bis nicht größer als
P ist, nachweist, ob die Anzahl der Nichtübereinstimmenden von N logischen
Werten, ausgegeben von der P-ten Datenvergleichereinrichtung eines der
N Sätze,
größer als
eine voreingestellte Zahl ist oder nicht, und ein Entscheidungsergebnis
als einen logischen Wert ausgibt;
erste bis P-te Einrichtungen
zur Erzeugung eines Invertierungsmerkers, wobei die p-te Majoritätsentscheidungseinrichtung
der Einrichtungen zur Erzeugung eines Invertierungsmerkers, wobei
p eine ganze Zahl von nicht kleiner als 1 bis nicht größer als
P ist, entscheidet, ob es eine Übereinstimmung
eines logischen Ausgangswertes des (p – 1)-ten Invertierungsmerkers mit einem logischen
Ausgangswert der p-ten Majoritätsentscheidungseinrichtung
gibt oder nicht, und den logischen Wert des Entscheidungsergebnisses
als einen p-ten Invertierungsmerker ausgibt;
Datenhalteeinrichtungen,
die den logischen Ausgangswert der P-ten Einrichtung zur Erzeugung
eines Invertierungsmerkers halten;
wobei die erste Einrichtung
zur Erzeugung eines Invertierungsmerkers entscheidet, ob es eine Übereinstimmung
eines von den Datenhalteeinrichtungen gehaltenen logischen Ausgangswertes
der P-ten Einrichtung zur Erzeugung eines Invertierungsmerkers mit
einem logischen Ausgangswert der ersten Majoritätsentscheidungseinrichtung
gibt oder nicht, und den logischen Wert des Entscheidungsergebnisses als
einen ersten Invertierungsmerker ausgibt;
N Sätze von
ersten bis P-ten Dateninvertierungseinrichtungen in Verbindung mit
den N Bits, wobei die ersten bis P-ten Dateninvertierungseinrichtungen
die logischen Werte in jeweiligen Bitpositionen der ersten bis P-ten
parallelen Daten als Antwort auf die ersten bis P-ten Invertierungsmerker
invertieren;
Merkerausgabeeinrichtungen, die die von den ersten bis
P-ten Einrichtungen zur Erzeugung eines Invertierungsmerkers parallel
ausgegebenen ersten bis P-ten Invertierungsmerkerempfangen und Parallel-Seriell-Wandlung
der empfangenen Invertierungsmerker durchführen, um das resultierende
Invertierungsmerkersignal in einer vorbestimmten Timingsequenz seriell
auszugeben; und
N Sätze
von Datenausgabeeinrichtungen in Verbindung mit den N Bits, wobei
jede Datenausgabeeinrichtung parallelen Empfang von Ausgangsdatensignalen
von den ersten bis P-ten Dateninvertierungseinrichtungen durchführt und
Parallel-Seriell-Wandlung
der empfangenen Signale durchführt,
um die resultierenden Ausgangsdaten synchron mit der Timingsequenz
der von den Merkerausgabeeinrichtungen ausgegebenen Invertierungsmerker
aus dem zugehörigen
Ausgangsanschluss auszugeben.
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Gemäß der vorliegenden
Erfindung wird mindestens eine der Datenvergleichereinrichtungen,
Majoritätsentscheidungseinrichtungen,
Einrichtungen zur Erzeugung eines Invertierungsmerkers, Dateninvertierungseinrichtungen,
Merkerausgabeeinrichtungen und der Datenausgabeeinrichtungen synchron mit
einem Taktsignal betrieben und werden synchron mit den Taktsignalen
und Datenausgabe der Merkerausgabeeinrichtungen synchronisiert mit
den Taktsignalen Daten aus den Datenausgabeeinrichtungen ausgegeben.
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Gemäß der vorliegenden
Erfindung wird mindestens eine der Datenvergleichereinrichtungen, Majoritätsentscheidungseinrichtungen,
Einrichtungen zur Erzeugung eines Invertierungsmerkers, Dateninvertierungseinrichtungen,
Merkerausgabeeinrichtungen und der Datenausgabeeinrichtungen synchron
mit einem Anstieg und einem Abfall eines Taktsignals betrieben und
werden synchron mit den Taktsignalen und mit Datenausgabe der Merkerausgabeeinrichtungen
synchronisiert mit dem Anstieg und Abfall der Taktsignale Daten
aus den Datenausgabeeinrichtungen ausgegeben.
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Gemäß der vorliegenden
Erfindung umfassen die von den Merkerausgabeeinrichtungen ausgegebenen
Daten die Information, ob die von den Datenausgabeeinrichtungen
ausgegebenen Daten die ursprünglichen
Daten sind, die der Dateninvertierungsschal tung zugeführt werden
und deren logischer Wert invertiert worden ist, oder nicht.
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Gemäß der vorliegenden
Erfindung ist P vorzugsweise 2 oder 4. Außerdem ist gemäß der vorliegenden
Erfindung die voreingestellte Zahl gleich N/2 oder einer ganzen
Zahl in deren Nähe.
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Die
Halbleitervorrichtung gemäß der vorliegenden
Erfindung kann eine Dateninvertierungsschaltung gemäß der vorliegenden
Erfindung enthalten.
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Gemäß der vorliegenden
Erfindung kann die Halbleitervorrichtung eine Dateninvertierungsschaltung
enthalten, bei der eine Mehrzahl von durch einen Vorabrufbetrieb
gleichzeitig aus einer Speicherzellengruppe gelesenen Daten in Daten,
die zu dem Anstieg des Taktsignals gehören, und Daten getrennt werden,
die zu dessen Abfall gehören,
und in diesem Zustand zugeführt
werden, wobei P gleich 2 ist.
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Wie
man erkennt, ermöglicht
Erfindung weitere und andere Ausführungsformen, und ihre verschiedenen
Details ermöglichen
Modifikationen in verschiedener offenkundiger Hinsicht, alle ohne
die Erfindung zu verlassen. Dementsprechend sind die Zeichnung und
Beschreibung ihrer Natur nach als beispielhaft und nicht als beschränkend anzusehen.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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1 ist ein Blockdiagramm,
das eine Konfiguration einer Dateninvertierungsschaltung zeigt,
die die vorliegende Erfindung verkörpert.
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2 ist ein Blockdiagramm,
das eine Konfiguration einer Dateninvertierungsschaltung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung zeigt.
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3 ist ein Blockdiagramm,
das wesentliche Teile der Dateninvertierungsschaltung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung zeigt.
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4A, 4B, 4C und 4D zeigen Ersatzschaltungen
von in 3 gezeigten Schaltungssymbolen.
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5 zeigt ein Timingdiagramm,
das den Betrieb von in 2 und 3 gezeigten Signalen zeigt.
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6 zeigt Beispiele für Datenänderungen von
jeweiligen Signalen in der Dateninvertierungsschaltung gemäß der ersten
Ausführungsform
der vorliegenden Erfindung.
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7 ist ein Blockdiagramm,
das eine Konfiguration einer Dateninvertierungsschaltung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung zeigt.
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8 ist ein Blockdiagramm,
das eine Konfiguration einer konventionellen Dateninvertierungsschaltung
zeigt.
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Unter
Bezugnahme auf die Zeichnungen werden nun bevorzugte Ausführungsformen
der vorliegenden Erfindung im Detail beschrieben.
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1 zeigt ein Blockdiagramm,
das die Konfiguration einer Dateninvertierungsschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung zeigt. Unter Bezugnahme auf 1 enthält die Dateninvertierungsschaltung
Datenvergleichereinrichtungen 21, 22, ... und 2P,
Majoritätsentscheidungseinrichtungen 31, 32,
... und 3P, Einrichtungen zur Erzeugung eines Invertierungsmerkers 41, 42,
... und 4P, Dateninvertierungseinrichtungen 51, 52,
... und 5P, eine Merkerausgabeeinrichtung 6, eine
Datenausgabeeinrichtung 7 und eine Datenhalteeinrichtung 8.
In der vorliegenden Ausführungsform
ist P eine ganze Zahl nicht kleiner als 2.
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Währenddessen
ist die aus den Datenvergleichereinrichtungen 21, 22,
... und 2P, den Dateninvertierungseinrichtungen 51, 52,
... und 5P und der Datenausgabeeinrichtung 7 bestehende
Datenleseeinrichtung 9 in Verbindung mit einem vorbestimmten Bit
von durch N Bits gebildeten parallelen Daten vorgesehen, wobei N
eine ganze Zahl nicht kleiner als 2 ist.
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Parallele
N-Bit-Daten 10k, wobei k eine ganze Zahl von 1 bis P bezeichnet,
ausgegeben von einer Zufuhreinrichtung für parallele Daten 1,
werden der entsprechenden Dateninvertierungseinrichtung 5k,
Datenvergleichereinrichtung 2k und Datenvergleichereinrichtung 2(k
+ 1) zugeführt.
Die der Dateninvertierungseinrichtung 5P zugeführten parallelen
Daten 10P werden jedoch auch der Datenvergleichereinrichtung 2P zugeführt. Weiterhin
werden die parallelen Daten 100 der Datenvergleichereinrichtung 21 zugeführt.
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Man
beachte, dass der Zeitpunkt, in dem die parallelen Daten von der
Datenausgabeeinrichtung 7 ausgegeben werden, um so früher liegt,
je kleiner das Suffix k der parallelen Daten 10k ist, und
dass die parallelen Daten 100 den gleichen Dateninhalt
haben wie die parallelen Daten 10P in den zeitweilig unmittelbar
vorhergehenden P parallelen Daten.
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Die
Datenvergleichereinrichtung 2k vergleicht logische Werte
von entsprechenden Bitpositionen der parallelen Daten 10k und
der parallelen Daten 10(k – 1) und
gibt einen Zustand, ob die logischen Werte miteinander übereinstimmen
oder nicht, durch einen logischen Wert 20k aus.
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Die
Majoritätsentscheidungseinrichtung 3k empfängt die
logischen Werte 20k für
N Bits und entscheidet, ob die Anzahl der Nichtübereinstimmungen in den N logischen
Werten 20k größer als
eine voreingestellte Zahl ist oder nicht, um das Entscheidungsergebnis
als logische Werte 30k auszugeben. Die voreingestellte
Zahl ist hier z.B. N/2 oder eine ganze Zahl in deren Nähe.
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Die
Einrichtung zur Erzeugung eines Invertierungsmerkers 4k prüft die Übereinstimmung
zwischen dem logischen Ausgangswert des (k – 1)-ten Invertierungsmerkers 40(k – 1) und
dem von der k-ten Majoritätsentscheidungseinrichtung 3k ausgegebenen
logischen Wert 30k, um die logischen Werte der Prüfungsergebnisse
als den k-ten Invertierungsmerker 40k auszugeben. Man beachte,
dass der Invertierungsmerker 400 von der Datenhalteeinrichtung 8 ausgegeben
wird und dass die Datenhalteeinrichtung 8 den von der Einrichtung
zur Erzeugung eines Invertierungsmerkers 4P ausgegebenen
Invertierungsmerker hält,
um den so gehaltenen Inhalt als den Invertierungsmerker 400 auszugeben.
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Die
Dateninvertierungseinrichtung 5k führt die Invertierung der logischen
Werte von entsprechenden Bits der parallelen Daten 10k in
Abhängigkeit
vom Invertierungsmerker 40k mittels logischer Negation
durch und gibt das Ergebnis als ein Ausgangssignal 50k aus.
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Die
Merkerausgabeeinrichtung 6 gibt den Invertierungsmerker 40k aus.
Zum Beispiel ordnet die Merkerausgabeeinrichtung 6 die
parallel eingetretenen Invertierungsmerker in einer Timingsequenz
seriell an, um die Invertierungsmerker synchronisiert mit einem
nicht gezeigten voreingestellten Taktsignal an einem Ausgangsanschluss
auszugeben.
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Die
Datenausgabeeinrichtung 7, die die Ausgangssignale 50k aussendet,
ist so gestaltet, dass sie die z.B. parallel eingetretenen Ausgangssignale 50k in
einer Timingsequenz anordnet, um diese Ausgangssignale synchron
mit einem nicht gezeigten voreingestellten Taktsignal seriell an
einem Ausgangsanschluss auszugeben.
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Bei
einer Dateninvertierungsschaltung gemäß einer Ausführungsform
der vorliegenden Erfindung, wie oben beschrieben, werden die von
der Zufuhreinrichtung für
parallele Daten 1 ausgegebenen parallelen N-Bit-Daten 10k chronologisch
angeordnet und mit den parallelen Daten des unmittelbar vorhergehenden
Zyklus verglichen. Falls die Majorität der Bits, zum Beispiel nicht
kleiner als N/2 Bits oder nicht kleiner als eine ganze Zahl vor
oder hinter N/2, invertiert sind, werden die parallelen Daten des
fraglichen Zyklus mit invertiertem logischen Zustand ausgegeben.
Dies unterdrückt
die Anzahl der unterdrückten
Datenbits im Zeitpunkt der Ausgabe z.B. an einen externen Bus mittels
der Datenausgabeeinrichtung 7 auf nicht größer als
N/2 oder eine ganze Zahl vor oder hinter N/2, um das von der Ausgabeschaltung
erzeugte Rauschen und den Stromverbrauch zu vermindern.
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Es
gibt jeweils P Datenvergleichereinrichtungen 21, 22,
... und 2P, Majoritätsentscheidungseinrichtungen 31, 32,
... und 3P, Einrichtungen zur Erzeugung eines Invertierungsmerkers 41, 42,
... und 4P und Dateninvertierungseinrichtungen 51, 52,
... und 5P, die in einem Zyklus parallel arbeiten. Dies gewährleistet
erleichterte Timinggestaltung bei der Realisierung der Dateninvertierungsschaltung,
die stabil arbeitet, selbst wenn die Betriebsfrequenz erhöht wird.
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Bei
der Erzeugung des Invertierungsmerkers 40k in einer Dateninvertierungsschaltung gemäß einer
Ausführungsform
der vorliegenden Erfindung werden Invertierungsmerker 401, 402,
... und 40P aus den Ausgangssignalen der Einrichtungen
zur Erzeugung eines Invertierungsmerkers 41, 42,
... und 4P und den Ausgangssignalen der Einrichtungen zur Erzeugung
eines Invertierungsmerkers 4P des dem fraglichen Zyklus
unmittelbar vorhergehenden Zyklus berechnet, statt die tatsächlich von
der Dateninvertierungsschaltung ausgegebenen Daten eines dem fraglichen
Zyklus unmittelbar vorhergehenden Zyklus mit den parallelen Daten
des fraglichen Zyklus zu vergleichen und den Invertierungsmerker 40k aus dem
Ergebnis der Majoritätsentscheidung
zu berechnen. Dies gewährleistet
erleichterte Gestaltung der Timings bei der Realisierung der Dateninvertierungsschaltung,
die stabil arbeitet, selbst wenn die Betriebsfrequenz erhöht wird.
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Eine
detailliertere Beschreibung erfolgt nachfolgend hinsichtlich einer
Ausführungsform
der vorliegenden Erfindung, bei der die Erfindung auf die Fälle angewandt
wird, in denen P = 2 und P = 4. In der Beschreibung bezeichnet der
Signalname mit dem Suffix _B, wie z.B. ein Signal XYZ_B, ein invertiertes
Signal (komplementäres
Signal) des Signals XYZ. Ein Anschlussname /A bezeichnet einen Anschluss,
bei dem ein invertiertes Signal eines Signals A empfangen oder ausgegeben
wird.
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[Ausführungsform 1]
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2 ist ein Blockdiagramm,
das die Konfiguration einer Dateninvertierungsschaltung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung zeigt, wobei P = 2. Unter Bezugnahme
auf 2 enthält die Dateninvertierungsschaltung
gemäß der ersten
Ausführungsform
der vorliegenden Erfindung Hauptverstärker 11 bis 14,
Parallel-Seriell-Wandlungsschaltungen 15,
Bustreiber 16 und 17, eine Latenz-Signalspeicherschaltung 18,
Datenvergleicherschaltungen 211 und 212, Majoritätsentscheidungsschaltungen 311 und 312,
eine Schaltung zur Erzeugung eines Invertierungsmerkers 40,
Dateninvertierungsschaltungen 511 und 512, Parallel-Seriell-Wandlungsschaltungen 61 und 71,
Ausgangspufferschaltungen 62 und 72 und Ausgangsanschlussstifte 63 und 73.
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Währenddessen
ist eine Datenleseeinheit 90, die durch die Hauptverstärker 11 bis 14,
die Parallel-Seriell-Wandlungsschaltung 15, die Bustreiber 16 und 17,
die Latenz- Signalspeicherschaltung 18, die
Datenvergleicherschaltungen 211 und 212, die Dateninvertierungsschaltungen 511 und 512,
die Parallel-Seriell-Wandlungsschaltung 71, die Ausgangspufferschaltung 72 und
den Ausgangsanschlussstift 73 gebildet wird, in Verbindung
mit einem voreingestellten Bit von parallelen N-Bit-Daten vorgesehen, wobei
N eine ganze Zahl nicht kleiner als 2 ist.
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Vier
Daten, z.B. durch einen Vorabrufbetrieb gleichzeitig aus einer nicht
gezeigten Speichergruppe ausgelesen, werden von den Hauptverstärkern 11 bis 14 verstärkt, um
als Signal MAQ0, MAQ1, MAQ2 bzw. MAQ3 ausgegeben zu werden. Die
Parallel-Seriell-Wandlungsschaltung 15 führt die
Parallel-Seriell-Wandlung z.B. der Signale MAQ0 und MAQ2 in Daten
MAQR durch, die zu einer Anstiegsseite eines nicht gezeigten Taktsignals
gehören,
während
sie die Parallel-Seriell-Wandlung z.B. der Signale MAQ1 und MAQ3
in Daten MAQF durchführt,
die zu einer Abfallseite des Taktsignals gehören. Die Bustreiber 16 und 17 senden
die Daten MAQR, MAQF als Datensignale DATAR_B bzw. DATAF_B aus.
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Die
Datensignale DATAR_B bzw. DATAF_B werden der Latenz-Signalspeicherschaltung 18 und den
Datenvergleicherschaltungen 211 und 212 zugeführt. Die
Latenz-Signalspeicherschaltung 18 verzögert das
Datensignal DATAR_B und gibt ein Datensignal DATAR3 in einem voreingestellten
Timing an die Dateninvertierungsschaltung 511 aus. Die
Latenz-Signalspeicherschaltung 18 verzögert das Datensignal DATAF_B
und gibt ein Datensignal DATAF2_B in einem voreingestellten Timing
an die Datenvergleicherschaltung 211 aus, während sie
das Datensignal DATAF3_B in einem voreingestellten Timing an die
Dateninvertierungsschaltung 512 ausgibt.
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Die
Datenvergleicherschaltung 211 vergleicht das Datensignal
DATAR_B auf der Anstiegsseite eines Zyklus mit dem von der Latenz-Signalspeicherschaltung 18 ausgegebenen
Datensignal DATAF2_B auf der Abfallseite im vorhergehenden Zyklus
mittels EXKLUSIV-ODER, um ein anstiegsseitiges Vergleichssignal
INVR auszugeben. Die Datenvergleicherschaltung 212 vergleicht
das Datensignal DATAF_B auf der Abfallseite des fraglichen Zyklus mit
dem Datensignal DATAR_B auf der Anstiegsseite des fraglichen Zyklus,
um ein abfallseitiges Vergleichssignal INVF auszugeben.
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Die
Signale INVR bzw. INVF zeigen an, ob Datenumschalten stattfindet
oder nicht.
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Sollte
es Datenumschalten geben, werden die Vergleichssignale INVR bzw.
INVF auf einem hohen Pegel ausgegeben.
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Eine
Anzahl N von Vergleichssignalen INVR werden der Majoritätsentscheidungsschaltung 311 der
Anstiegsseite zugeführt,
während
eine Anzahl N von Vergleichssignalen INVF werden der Majoritätsentscheidungsschaltung 312 der
Abfallseite zugeführt
werden. Die Majoritätsentscheidungsschaltung 311 bestimmt,
ob nicht mehr als die Hälfte
der Eingangsdaten umgeschaltet worden sind oder nicht, das heißt, ob die
Anzahl der Vergleichssignale INVR auf hohem Pegel nicht kleiner
als N/2 ist oder nicht, und gibt ein Majoritätsentscheidungssignal DATAINVR
aus, das das Entscheidungsergebnis darstellt. Die Majoritätsentscheidungsschaltung 312 bestimmt, ob
nicht mehr als die Hälfte
der Eingangsdaten umgeschaltet worden sind oder nicht, das heißt, ob die Anzahl
der Vergleichssignale INVF auf hohem Pegel nicht kleiner als N/2
ist oder nicht, und gibt ein Majoritätsentscheidungssignal DATAINVF
aus, das das Entscheidungsergebnis darstellt. Falls die Hälfte oder
mehr der Daten umgeschaltet worden sind, werden die Majoritätsentscheidungssignale
DATAINVR, DATAINVF auf einen hohen Pegel gesetzt. Die Majoritätsentscheidungssignale
DATAINVR und DATAINVF werden an die Schaltung zur Erzeugung eines
Invertierungsmerkers 40 gesendet.
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In
der Schaltung zur Erzeugung eines Invertierungsmerkers 40 wird
das anstiegsseitige Invertierungsmerkersignal DINV erzeugt, indem
z.B. mittels EXKLUSIV-ODER das anstiegsseitige Majoritätsentscheidungssignal
DATAINVR des aktuellen Zyklus (fraglichen Zyklus) und das abfallseitige
Invertierungsmerkersignal DINVF des unmittelbar vorhergehenden Zyklus
verglichen werden. Andererseits wird das abfallseitige Invertierungsmerkersignal
DINV erzeugt, indem z.B. mittels EXKLUSIV-ODER das abfallseitige
Majoritätsentscheidungssignal
DATAINVF des aktuellen Zyklus und das anstiegsseitige Invertierungsmerkersignal
DINVR des aktuellen Zyklus verglichen werden.
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Der
Grund, weshalb die Majoritätsentscheidungssignale
DATAINVR und DATAINVF mit z.B. EXKLUSIV-ODER mit den Invertierungsmerkersignalen DINV
und DINVF erzeugt werden, ist, dass die z.B. mit Vergleichsdaten
verarbeiteten Daten Daten auf dem inneren Datenbus sind und keine über den
Ausgangsanschlussstift 73 tatsächlich nach außen ausgegebenen
Daten. Wird zum Beispiel eine Entscheidung dahingehend, dass mehr
als die Hälfte
der Daten umgeschaltet worden sind, nacheinander von den Majo ritätsentscheidungsschaltungen
herausgegeben, müssen
die letzteren Daten ohne Invertierung aus dem Ausgangsanschlussstift
ausgegeben werden.
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Andererseits
wird das Invertierungsmerkersignal DINVR der Dateninvertierungsschaltung 511 zugeführt, während das
Invertierungsmerkersignal DINVF der Dateninvertierungsschaltung 512 zugeführt wird.
Wenn das Invertierungsmerkersignal DINVF hoch ist, dass heißt, wenn
die Hälfte
oder mehr der Daten umgeschaltet worden sind, invertiert die Dateninvertierungsschaltung 511 die
Daten des Datensignals DATAR3 und führt die invertierten Daten
dann der Parallel-Seriell-Wandlungsschaltung 71 zu, während, wenn
das Invertierungsmerkersignal DINVR tief ist, das heißt, wenn
weniger als die Hälfte
der Daten umgeschaltet worden sind, die Dateninvertierungsschaltung 511 die
Daten des Datensignals DATAR3 der Parallel-Seriell-Wandlungsschaltung 71 ohne
Invertierung zuführt.
In diesen beiden Fällen wird
das Datensignal von der Dateninvertierungsschaltung 511 als
ein Ausgangsdatensignal DOR ausgegeben.
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Wenn
das Invertierungsmerkersignal DINVR hoch ist, dass heißt, wenn
die Hälfte
oder mehr der Daten umgeschaltet worden sind, invertiert die Dateninvertierungsschaltung 512 die
Daten des Datensignals DATAF3 und führt die invertierten Daten
der Parallel-Seriell-Wandlungsschaltung 71 zu,
während, wenn
das Invertierungsmerkersignal DINVF tief ist, das heißt, wenn
weniger als die Hälfte
der Daten umgeschaltet worden sind, die Dateninvertierungsschaltung 512 die
Daten des Datensignals DATAF3 der Parallel-Seriell-Wandlungsschaltung 71 ohne
Invertierung zuführt.
In diesen beiden Fällen
wird das Datensignal von der Dateninvertierungsschaltung 512 als
ein Ausgangsdatensignal DOF ausgegeben. Währenddessen kann wie bei der
Schaltung zum Invertieren der Ausgangsdaten auf Basis des logischen Wertes
des Invertierungsmerkers eine EXKLUSIV-ODER-Schaltung verwendet
werden, die die Datensignale und den Invertierungsmerker empfängt.
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Die
Parallel-Seriell-Wandlungsschaltung 71 führt Parallel-Seriell-Wandlung
des Ausgangsdatensignals DOR für
die Anstiegsdaten und des Ausgangsdatensignals DOF für die Abfalldaten
durch, um die resultierenden Signale in der Timingsequenz als das
Signal DO zu der Ausgangspufferschaltung 72 auszusenden.
Die Ausgangspufferschaltung 72 verstärkt das Signal DO, um das verstärkte Signal
als ein Signal DQj (j = 1 bis N) aus dem Ausgangsanschlussstift 73 auszugeben.
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Andererseits
werden die Invertierungsmerkersignale DINVR und DINVF der Parallel-Seriell-Wandlungsschaltung 61 zugeführt, um
als ein Signal DINV in der seriellen Timingsequenz der Ausgangspufferschaltung 62 zugeführt zu werden.
Die Ausgangspufferschaltung 62 verstärkt das Signal DINV, um das
verstärkte
Signal als Signal DQM aus dem Ausgangsanschlussstift 63 auszugeben.
Währenddessen
wird das Signal DINV in Synchronisation mit dem entsprechenden Signal
DO ausgegeben.
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Die
Latenz-Signalspeicherschaltung 18, Datenvergleicherschaltungen 211 und 212,
Schaltung zur Erzeugung eines Invertierungsmerkers 40 und die
Dateninvertierungsschaltungen 511 und 512 als wesentliche
Teile der oben beschriebenen ersten Ausführungsform werden nun im Detail
beschrieben. 3 ist ein
Blockdiagramm, das Hauptteile gemäß der ersten Ausführungsform
der vorliegenden Erfindung zeigt. 4 zeigt
eine Ersatzschaltungskonfiguration der in 3 verwendeten Schaltungssymbole.
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In 3 bezeichnen Bezugszeichen 1801, 1802, 1804, 2111, 2112, 2121, 2122, 4001, 4004, 4005, 4007, 4011, 4012, 5111 und 5121 Invertierungsschaltungen.
Ein Bezugszeichen 1807 bezeichnet eine NICHT-UND-Schaltung,
und ein Bezugszeichen 4009 bezeichnet eine NICHT-ODER-Schaltung. Bezugszeichen 2113, 2123, 4002, 4008, 5112 und 5122 sind
Auswahlschaltungen, deren Ersatzschaltung in 4A gezeigt ist. Die Auswahlschaltung empfängt zwei
Eingangssignale von Eingangsanschlüssen A und B und empfängt ein
komplementäres
Auswahlsteuersignal von Anschlüssen
S und S/ und gibt ein ausgewähltes
Signal aus einem Ausgangsanschluss /Y aus, wobei, wenn der Anschluss S
hoch ist, das dem Anschluss A zugeführte Signal ausgewählt wird
und das dem Anschluss A zugeführte
Signal invertiert wird und aus dem Anschluss /Y ausgegeben wird,
während,
wenn der Anschluss S tief ist, das dem Anschluss B zugeführte Signal
ausgewählt
wird und das dem Anschluss B zugeführte Signal invertiert wird
und aus dem Anschluss /Y ausgegeben wird.
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Bezugszeichen 1805, 4003 und 4010 sind flankengetriggerte
D-Flipflop(D-Register)-Schaltungen,
deren Ersatzschaltung in 4B gezeigt
ist. Ein Bezugszeichen 1808 ist eine D-Signalspeicherschaltung
(pegelempfindliche Signalspeicherschaltung), deren Ersatzschaltung
in 4C gezeigt ist. Bezugszeichen 1803, 1806, 1810 und 4006 sind
D-Signalspeicherschaltungen, die das Invertierungsausgangssignal
(/Q) ausgeben und deren Ersatzschaltung in 4D gezeigt ist. Die in 4B bis 4D gezeigten
D-Flipflops und
D-Signalspeicherschaltungen sind bekannt, und eine Beschreibung
ihrer Konfigurationen und Betriebsweisen wird weggelassen.
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Man
beachte, dass die Signale QCLKFF und QCLKFF_B Taktsignale sind,
die einander entgegengesetzte Phase haben, während die Signale QCLDINV und
QCLDINV_B Taktsignale sind, die einander entgegengesetzte Phase
haben. Diese Taktsignale sind mit den nicht gezeigten Taktsignalen
(CLK) synchronisiert, die von außerhalb der Dateninvertierungsschaltung
zugeführt
werden.
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Man
beachte, dass das Signal RSTQ_B ein Rücksetzsignal zum Initialisieren
der Latenz-Signalspeicherschaltung 18 ist, während RSTDINV
ein Rücksetzsignal
zum Initialisieren der Schaltung zur Erzeugung eines Invertierungsmerkers 40 ist.
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Die
Invertierer 2111, 2112, 2121, 2122, 4001, 4004, 4005, 4007, 4012, 5111 und 5121 erzeugen
Invertierungssignale, die an deren jeweiligen Verbindungszielen
benötigt
werden.
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Es
wird nun der Schaltungsbetrieb von 2 und 3 erläutert. 5 zeigt ein Timingdiagramm des Betriebs
der 2 und 3 gezeigten Schaltungen.
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Bei
Empfang eines Lesebefehls von einer nicht gezeigten Schaltung mit
einem Timing T0 des Taktsignals (CLK) (BEFEHL ist LESEN) geben die Hauptverstärker 11 bis 14 verzögerte 4-Bit-Daten (Q0
bis Q3) als Signale MAQ0 bis MAQ3 aus. Die Signale MAQ0 und MAQ2
werden dann durch die Parallel-Seriell-Wandlungsschaltung 15 und
den Bustreiber 16 seriell angeordnet, um als ein Signal DATAR_B
ausgegeben zu werden, während
die Signale MAQ1 und MAQ3 durch die Parallel-Seriell-Wandlungsschaltung 15 und
den Bustreiber 17 seriell angeordnet werden, um als ein
Signal DATAF_B ausgegeben zu werden.
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Die
Daten Q0 und Q1 werden mit einem Timing T2 des Taktsignals CLK in
den Signalen DATAR_B bzw. DATAF_B ausgegeben, während die Daten Q2 und Q3 mit
einem Timing T3 von CLK in den Signalen DATAR_B bzw. DATAF_B ausgegeben werden.
Man beachte, dass für
das Signal DATAF_B Daten Q – 1
(Anfangszustand) vor einem Timing von T2 des Taktsignals CLK ausgegeben
werden.
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Das
Signal DATAR_B wird der Latenz-Signalspeicherschaltung 18 und
den Datenvergleicherschaltungen 211 und 212 zugeführt, während das
Signal DATAR_B der Latenz-Signalspeicherschaltung 18 und
den Datenvergleicherschaltungen 212 zugeführt wird.
Das der Latenz-Signalspeicherschaltung zugeführte Signal DATAR_B wird durch
die D-Signalspeicherschaltung 1803,
die Invertierungsschaltung 1804 und die D-Flipflop-Schaltung 1805 um
ungefähr 1,5
Takte verzögert
und der Dateninvertierungsschaltung 511 als ein Signal
DATAR3 zugeführt.
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Das
der Latenz-Signalspeicherschaltung 18 zugeführte Signal
DATAF_B wird als ein Signal DATAF2_B ausgegeben, das durch die D-Signalspeicherschaltung 1806,
die NICHT-UND-Schaltung 1807 und die D-Signalspeicherschaltung 1808 um ungefähr einen
Takt verzögert
wird, während
es durch die D-Signalspeicherschaltungen 1809 und 1810 und
die Invertierungsschaltung 1811 um ungefähr zwei
Takte verzögert
wird, um der Dateninvertierungsschaltung 512 als ein Signal
DATAF3 zugeführt zu
werden. Wenn das Signal RSTQ_B der NICHT-UND-Schaltung 1807 auf
einem tiefen Pegel zugeführt
wird, werden die D-Signalspeicherschaltungen 1808 bis 1810 initialisiert.
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Andererseits
werden die Signale DATAR_B und DATAF2_B der Datenvergleicherschaltung 211 zugeführt, um
mit EXKLUSIV-ODER von den Invertierungsschaltungen 2111, 2112 und
von der Auswahlschaltung 2113 für Datenvergleich verarbeitet
zu werden.
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Das
heißt,
mittels des Signals DATAR_B, das einem Anschluss S der Auswahlschaltung 2113 zugeführt wird,
mittels des Signals DATAR_B, das von der Invertierungsschaltung 2111 invertiert
(logisch negiert) und dann dem Anschluss /S der Auswahlschaltung 2113 zugeführt wird,
mittels des Signals DATAF2_B, das dem Anschluss A der Auswahlschaltung 2113 zugeführt wird,
und mittels des Signals DATAF2_B, das von der Invertierungsschaltung 2112 invertiert
(logisch negiert) und dann dem Anschluss B der Auswahlschaltung 2113 zugeführt wird, wird
die EXKLUSIV-ODER-Operation
mittels der logischen Gleichung /Y = DATAF2_B·/DATAR_B
+ DATAF2_B·DATAR_Bdurchgeführt, um
das Signal DATAF2_B mit dem Signal DATAR_B zu vergleichen, und das
Vergleichsergebnis wird an einen Anschluss /Y der Auswahlschaltung 2113 ausgegeben.
Das heißt,
falls die logischen Werte der Signale DATAF2_B und DATAR_B nicht miteinander übereinstimmen,
ist der Anschluss /Y hoch und wird als ein Signal INVR ausgegeben.
Man beachte, dass /, · und
+ logische Negation, logisches Produkt bzw. die logische Summe bezeichnen.
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Das
Ergebnis des Datenvergleichs wird von der Datenvergleicherschaltung 211 als
Signal INVR der Majoritätsentscheidungsschaltung 311 zugeführt.
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Andererseits
werden die der Datenvergleicherschaltung 212 zugeführten Signale
DATAR_B und DATAF_B von den Invertierungsschaltungen 2121 und 2122 und
von der Auswahlschaltung 2123 im Wege des Datenvergleichs
mit EXKLUSIV-ODER verarbeitet. Das heißt, es wird die der oben beschriebenen
Verarbeitung mit EXKLUSIV-ODER äquivalente
Verarbeitung durchgeführt,
und das Ergebnis des Datenvergleichs wird von der Datenvergleicherschaltung 212 als
ein Signal INVF der Majoritätsentscheidungsschaltung 312 zugeführt.
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N
Vergleichssignale INVR werden der zu der Anstiegsseite gehörenden Majoritätsentscheidungsschaltung 311 zugeführt, während N
Vergleichssignale INVF der zu der Abfallseite gehörenden Majoritätsentscheidungsschaltung 312 zugeführt werden. Die
Majoritätsentscheidungsschaltung 311 prüft, ob die
Hälfte
oder mehr der Eingangsdaten umgeschaltet worden sind oder nicht,
das heißt,
ob die Anzahl der Vergleichssignale auf hohem Pegel nicht kleiner als
N/2 ist oder nicht. Wenn die Anzahl nicht kleiner als N/2 ist, wird
ein Signal mit hohem Pegel als das Majoritätsentscheidungssignal DATAINVR
ausgegeben. Außerdem
prüft die
Majoritätsentscheidungsschaltung 312,
ob die Hälfte
oder mehr der Eingangsdaten umgeschaltet worden sind oder nicht,
das heißt,
ob die Anzahl der Vergleichssignale auf hohem Pegel nicht kleiner
als N/2 ist oder nicht. Wenn die Anzahl nicht kleiner als N/2 ist,
wird ein Signal mit hohem Pegel als das Majoritätsentscheidungssignal DATAINVF
ausgegeben. Man beachte, dass eine beliebige bekannte Majoritätsentscheidungsschaltung als
die Majoritätsentscheidungsschaltungen 311, 312 verwendet
werden kann.
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Das
Majoritätsentscheidungssignal
DATAINVR und das Invertierungsmerkersignal DINVF werden von der
Invertierungsschaltung 4001 und der Auswahlschaltung 4002 im Wege
des Datenvergleichs mit EXKLUSIV-ODER verarbeitet. Es wird die dem
oben beschrieben EXKLUSIV-ODER äquivalente
Verarbeitungsoperation durchgeführt,
und das Ergebnis des Datenvergleichs wird von der flankengetriggerten
D-Flipflop-Schaltung 4003 und der Invertierungsschaltung 4004 um
ungefähr
einen Takt verzögert
und als ein Signal DINVR ausgegeben.
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Das
von der D-Signalspeicherschaltung 4006 um ungefähr 0,5 Takt
verzögerte
Majoritätsentscheidungssignal
DATAINVF wird im Wege des Datenvergleichs von der Invertierungsschaltung 4007 und
der Auswahlschaltung 4008 mit EXKLUSIV-ODER verarbeitet.
Es wird die dem oben beschriebenen EXKLUSIV-ODER äquivalente
Verarbeitungsoperation durchgeführt,
und das Ergebnis des Datenvergleichs wird von der NICHT-ODER-Schaltung 4009,
der flankengetriggerten D-Flipflop-Schaltung 4010 und der
Invertierungsschaltung 4011 um ungefähr einen Takt verzögert und
als ein Signal DINVF ausgegeben. Währenddessen, wenn das Signal
mit hohem Pegel RSTDINV der NICHT-ODER-Schaltung 4009 zugeführt wird,
wird die flankengetriggerte D-Flipflop-Schaltung 4010 initialisiert.
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Das
Invertierungsmerkersignal DINVR und das Signal DATAR3 werden von
der Invertierungsschaltung 5111 und der Auswahlschaltung 5112 in der
Dateninvertierungsschaltung 511 mit EXKLUSIV-ODER verarbeitet,
so dass, wenn das Invertierungsmerkersignal DINVR hoch ist, ein
invertiertes Signal des Signals DATAR3 als das Signal DOR ausgegeben
wird. Das heißt,
das Datum Q0 des Signals DATAR_B wird um ungefähr zwei Takte verzögert und
als das Datum Q0 des Signals DOR oder als das im logischen Zustand
invertierte Datum Q0 dargeboten. Ähnlich wird das Datum Q2 des
Signals DATAR_B um ungefähr
zwei Takte verzögert
und als das Datum Q2 des Signals DOR oder als das im logischen Zustand
invertierte Datum Q2 dargeboten.
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Das
Invertierungsmerkersignal DINVF und das Signal DATAF3 werden von
der Invertierungsschaltung 5121 und der Auswahlschaltung 5122 in der
Dateninvertierungsschaltung 512 mit EXKLUSIV-ODER verarbeitet,
so dass, wenn das Invertierungsmerkersignal DINVF hoch ist, ein
invertiertes Signal des Signals DATAF3 als das Signal DOF ausgegeben
wird. Das heißt,
das Datum Q1 des Signals DATAF_B wird um ungefähr 2,5 Takte verzögert und als
das Datum Q1 des Signals DOF oder als das im logischen Zustand invertierte
Datum Q1 dargeboten. Ähnlich
wird das Datum Q3 des Signals DATAF_B um ungefähr 2,5 Takte verzögert und
als Datum Q3 des Signals DOF oder als das Datum Q3 mit dem invertierten
logischen Zustand dargeboten.
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Die
Daten Q0, Q2 des Signals DOR und die Daten Q1, Q3 des Signals DOF
werden von der Parallel-Seriell-Wandlungsschaltung 71 als
serielle Daten angeordnet und werden durch die Ausgangspufferschaltung 72 als
ein Signal DQj aus dem Ausgangsanschlussstift 73 ausgegeben.
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Die
Merker der Daten Q0 und Q2 der Invertierungsmerkersignale DINVR
und die Merker der Daten Q1 und Q3 der Invertierungsmerkersignale DINVF
werden von der Parallel-Seriell-Wandlungsschaltung 61 als
seriell ausgegebene serielle Daten angeordnet und werden durch die
Ausgangspufferschaltung 62 als ein Signal DQM aus dem Ausgangsanschlussstift 63 ausgegeben.
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Anhand
eines Beispiels mit spezifizierten numerischen Daten werden Änderungen
der jeweiligen Signale erläutert. 6 zeigt ein Beispiel für die Änderung
der jeweiligen Signale in der Dateninvertierungsschaltung der ersten
Ausführungsform
der vorliegenden Erfindung.
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Als
ein spezifiziertes Beispiel wird ein Fall untersucht, in dem vier
8-Bit-Daten, nämlich "11111111", "00000000", "11111111" und "00000000" (Q0, Q1, Q2 bzw.
Q3) sequentiell aufeinander folgend aus einem Speicher gelesen werden.
Die jeweiligen von den Bustreibern 16, 17 ausgegebenen
Signale DATAR_B und DATAF_B sind invertierte Signale der Lesedaten
aus dem Speicher. In der folgenden Erläuterung wird lediglich der
Verständlichkeit
halber jedoch angenommen, dass nichtinvertierte Signale DATAR und
DATAF ausgegeben werden.
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Wenn
im Zyklus des Auslesens der Daten Q0, Q1 der Wert "11111111" des anstiegsseitigen
Signals DATAR und der Anfangszustand "00000000" des abfallseitigen Signals DATAF miteinander
verglichen (EXKLUSIV-ODER-verknüpft)
werden, sind alle acht Bits umgeschaltet worden. Somit wird "11111111" als ein anstiegsseitiges
Vergleichsmerkersignal INVR ausgegeben. Auf der anderen Seite, wenn
der Wert "00000000" des abfallseitigen
Signals DATAF mit dem Wert "11111111" des anstiegsseitigen Signals
DATAR verglichen wird, sind alle acht Bits umgeschaltet worden.
Somit wird "11111111" als ein abfallseitiges
Vergleichsmerkersignal INVF ausgegeben. Da acht Bits umgeschaltet
worden sind, sind die Majoritätsentscheidungssignale
DATAINVR und DATAINVF beide auf einem hohen Pegel (Hoch).
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Das
anstiegsseitige Majoritätsentscheidungssignal
DATAINVR (hoher Pegel) und der Anfangswert (tiefer Pegel) des Invertierungsmerkersignals
DINVF für
die abfallseitigen Daten werden mit EXKLUSIV-ODER verarbeitet, so
dass ein Signal mit hohem Pegel (Hoch) als das Invertierungsmerkersignal
DINVR für
die anstiegsseitigen Daten ausgegeben wird. Das abfallseitige Majoritätsentscheidungssignal
DATAINVF (hoher Pegel) und das Invertierungsmerkersignal DINVR für die anstiegsseitigen Daten
(hoher Pegel) werden mit EXKLUSIV-ODER verarbeitet, so dass ein
Signal mit tiefem Pegel als das Invertierungsmerkersignals DINVF
für die
abfallseitigen Daten ausgegeben wird.
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Da
das Invertierungsmerkersignal DINVF für die abfallseitigen Daten
auf einem hohen Pegel ist, werden die Daten "11111111" im Zyklus Q0 invertiert und wird "00000000" als das Signal DQj
ausgegeben, während
ein Merkersignal (hoher Pegel), das die Tatsache der Dateninvertierung
anzeigt, als DQM ausgegeben wird.
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Da
das Invertierungsmerkersignal DINVF für die abfallseitigen Daten
auf einem tiefen Pegel ist, werden die Daten "00000000" im Zyklus Q1 ohne Invertierung als "00000000" im Signal DQj ausgegeben und
wird ein Merkersignal (tiefer Pegel), das die Tatsache der Daten-Nichtinvertierung
anzeigt, als DQM ausgegeben.
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Auf ähnlich Weise
zeigt im Zyklus des Auslesens der Daten Q2, Q3 das Ergebnis des
Vergleichs (EXKLUSIV-ODER) des anstiegsseitigen Signals DATAR "11111111" und des abfallseitigen
Wertes "00000000" des vorhergehenden
Zyklus an, dass alle acht Bits umgeschaltet worden sind. Somit wird "11111111" als das anstiegsseitige
Vergleichsmerkersignal INVR ausgegeben. Weiterhin zeigt das Ergebnis
des Vergleichs des Wertes des abfallseitigen Signals DATAF "00000000" und des Wertes des
anstiegsseitigen Signals DATAF "11111111" an, dass alle acht
Bits umgeschaltet worden sind. Somit wird "11111111" als das abfallseitige Vergleichsmerkersignal
INVF ausgegeben.
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Da
die acht Bits umgeschaltet worden sind, sind die Majoritätsentscheidungssignale DATAINVR und
DATAINVF beide auf einem hohen Pegel. Das anstiegsseitige Majoritätsentscheidungssignal
DATAINVR (hoher Pegel) und der Wert des Invertierungsmerkersignals
DINVF (tiefer Pegel) für
die abfallseitigen Daten des vorhergehenden Zyklus werden mit EXKLUSIV-ODER
verarbeitet, so dass ein Invertierungsmerkersignal DINVR auf hohem
Pegel als die anstiegsseitigen Daten ausgegeben wird. Das Majoritätsentscheidungssignal
DATAINVF (hoher Pegel) auf der Abfallseite und das Invertierungsmerkersignal
DINVR (hoher Pegel) für
die anstiegsseitigen Daten werden mit EXKLUSIV-ODER verarbeitet, so
dass ein Invertierungsmerkersignal DINVF mit tiefem Pegel für die abfallseitigen
Daten ausgegeben wird.
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Da
das Invertierungsmerkersignal DINVR für die anstiegsseitigen Daten
auf einem hohen Pegel ist, werden die Daten "11111111" im Zyklus Q2 invertiert und wird "00000000" als das Signal DQj
ausgegeben, während
ein Merkersignal (hoher Pegel), das die Tatsache der Dateninvertierung
anzeigt, als DQM ausgegeben wird.
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Da
das Invertierungsmerkersignal DINVF für die abfallseitigen Daten
auf einem tiefen Pegel ist, werden die Daten "00000000" im Zyklus Q3 ohne Invertierung als
das Signal DQj ausgegeben und wird ein Merkersignal (tiefer Pegel),
das die Tatsache der Daten-Nichtinvertierung
anzeigt, als DQM ausgegeben.
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In
der obigen Erläuterung
werden den Datenvergleicherschaltungen 211, 212 beim
Datenvergleich keine am Ausgangsanschlussstift 73 tatsächlich nach
außen
ausgegebenen Daten zugeführt, sondern
Daten, die interne Signale DATAR_B, DATAF_B und DATAF2_B sind. Somit
stimmen die Ausgangssignale der Majoritätsentscheidungsschaltungen 311, 312 nicht
mit den Signalen DINVR, DINVF überein,
die anzeigen, ob tatsächlich
Daten zu invertieren sind oder nicht.
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Folglich
verarbeitet die Schaltung zur Erzeugung eines Invertierungsmerkers 40 das
Ausgangssignal der Majoritätsentscheidungsschaltung 311 und das
Invertierungsmerkersignal DINV des vorhergehenden Zyklus mit EXKLUSIV-ODER,
um Signale DINVR, DINVF zu ergeben, die anzeigen, ob Daten zu invertieren
sind oder nicht.
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In
der wie oben beschrieben aufgebauten Dateninvertierungsschaltung
der ersten Ausführungsform
der vorliegenden Erfindung werden die z.B. durch einen Vorabruf betrieb
gleichzeitig aus der Speichergruppe ausgelesenen vier Daten in Daten, die
zur Anstiegsseite des Taktsignals gehören, und Daten aufgeteilt,
die zur Abfallseite des Taktsignals gehören, und in einem Taktzyklus
für die
jeweiligen Daten wird ein paralleler Betrieb stattfinden gelassen,
was erleichterte Timinggestaltung bei der Realisierung der Dateninvertierungsschaltung
sicherstellt, die stabil arbeitet, was es ermöglicht, die Dateninvertierungsschaltung
günstig
z.B. für
DDR-SDRAM vorzusehen.
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[Ausführungsform 2]
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7 ist ein Blockdiagramm,
das die Konfiguration einer Dateninvertierungsschaltung gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung zeigt, mit P = 4. 7 zeigt die Verbindung von mehreren Böcken einer
Datenvergleicherschaltung, einer Majoritätsentscheidungsschaltung und
einer Schaltung zur Erzeugung eines Invertierungsmerkers als Hauptteile
der Dateninvertierungsschaltung und zeigt somit einen erläuternden
Schaltungsaufbau mit vier seriellen Kanälen oder Wegen.
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Vorgesehen
sind EXKLUSIV-ODER-Schaltungen 213, 214, 215 und 216,
die Datenvergleicherschaltungen entsprechen und die in Verbindung
mit einem voreingestellten Bit von parallelen N-Bit-Daten vorgesehen,
wobei N eine ganze Zahl nicht kleiner als 2 ist. Außerdem vorgesehen
sind EXKLUSIV-ODER-Schaltungen 413, 414, 415 und 416,
die den Schaltungen zur Erzeugung eines Invertierungsmerkers entsprechen.
Eine D-Signalspeicherschaltung 418 hält das mittels
einer nicht gezeigten Timingschaltung oder mittels durch die nicht
gezeigte Timingschaltung oder Taktschaltung zugeführter Taktsignale
K von der EXKLUSIV-ODER-Schaltung 416 ausgegebene Invertierungsmerkersignal
DINV3 fest. Ein Ausgangssignal DINV3D der D-Signalspeicherschaltung 418 wird
der EXKLUSIV-ODER-Schaltung 413 zugeführt. Die UND-Schaltung 417 initialisiert
außerdem
die D-Signalspeicherschaltung 418, indem sie das Rücksetzsignal
RST auf einen tiefen Pegel setzt.
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Es
wird nun die Verarbeitung des Datensignals erläutert. Es wird vorausgesetzt,
dass seriell übertragene
vorabgerufene 4-Bit-Daten als die Daten Q0 bis Q3 eingegeben werden.
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Die
EXKLUSIV-ODER-Schaltung 213 vergleicht das Datum des Anfangszustandes (oder
das Datum Q3 des unmittelbar vorhergehenden Zyklus) mit dem Datum
Q0 und gibt ein Vergleichsmerkersignal INV0 als einen logischen
Wert aus, der anzeigt, ob die Daten miteinander übereinstimmen oder nicht. Die
EXKLUSIV-ODER-Schaltung 214 vergleicht das Datum Q0 mit
dem Datum Q1 und gibt ein Vergleichsmerkersignal INV1 als einen
logischen Wert aus, der anzeigt, ob die Daten miteinander übereinstimmen
oder nicht. Außerdem
vergleicht die EXKLUSIV-ODER-Schaltung 215 das Datum Q1
mit dem Datum Q2 und gibt ein Vergleichsmerkersignal INV2 als einen
logischen Wert aus, der anzeigt, ob die Daten miteinander übereinstimmen
oder nicht. Weiterhin vergleicht die EXKLUSIV-ODER-Schaltung 216 das
Datum Q2 mit dem Datum Q3 und gibt ein Vergleichsmerkersignal INV3
als einen logischen Wert aus, der anzeigt, ob die Daten miteinander übereinstimmen
oder nicht.
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Ein
N-Bit-Äquivalenzvergleichsmerkersignal INV0
wird der Majoritätsentscheidungsschaltung 313 zugeführt. Diese
Majoritätsentscheidungsschaltung 313 prüft, ob die
Anzahl von nichtübereinstimmenden Werten
der N logischen Werte größer als
die voreingestellte Zahl ist und gibt das Entscheidungsergebnis als
einen logischen Wert eines Majoritätsentscheidungssignals DTAINV0
aus. In der vorliegenden Ausführungsform
und in der folgenden Beschreibung kann die voreingestellte Zahl
z.B. N/2 oder eine ganze Zahl vor oder hinter N/2 sein.
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Ein
N-Bit-Äquivalenzvergleichsmerkersignal INV1
wird der Majoritätsentscheidungsschaltung 314 zugeführt. Diese
Majoritätsentscheidungsschaltung 314 prüft, ob die
Anzahl von nichtübereinstimmenden Werten
der N logischen Werte größer als
die voreingestellte Zahl ist und gibt das Entscheidungsergebnis als
einen logischen Wert eines Majoritätsentscheidungssignals DTAINV1
aus. Ein N-Bit-Äquivalenzvergleichsmerkersignal
INV2 wird der Majoritätsentscheidungsschaltung 315 zugeführt. Diese
Majoritätsentscheidungsschaltung 315 prüft, ob die
Anzahl von nichtübereinstimmenden
Werten der N logischen Werte größer als
die voreingestellte Zahl ist und gibt das Entscheidungsergebnis
als einen logischen Wert eines Majoritätsentscheidungssignals DTAINV2
aus. Ein N-Bit-Äquivalenzvergleichsmerkersignal
INV3 wird der Majoritätsentscheidungsschaltung 316 zugeführt. Diese
Majoritätsentscheidungsschaltung 316 prüft, ob die
Anzahl von nichtübereinstimmenden Werten
der N logischen Werte größer als
die voreingestellte Zahl ist und gibt das Entscheidungsergebnis als
einen logischen Wert eines Majoritätsentscheidungssignals DTAINV3
aus.
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Die
EXKLUSIV-ODER-Schaltung 413 vergleicht das Invertierungsmerkersignal
DINV3D für den
Anfangszustand oder den vorhergehenden Zyklus DINV3 mit dem Majoritätsentscheidungssignal DTAINV0
und gibt das Invertierungsmerkersignal DINV0 als einen logischen
Wert aus, der anzeigt, ob die zwei Signale miteinander übereinstimmen
oder nicht. Die EXKLUSIV-ODER-Schaltung 414 vergleicht
das Invertierungsmerkersignal DINV0 mit dem Majoritätsentscheidungssignal
DTAINV1 und gibt das Invertierungsmerkersignal DINV1 als einen logischen
Wert aus, der anzeigt, ob die zwei Signale miteinander übereinstimmen
oder nicht.
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Die
EXKLUSIV-ODER-Schaltung 415 vergleicht das Invertierungsmerkersignal
DINV1 mit dem Majoritätsentscheidungssignals
DTAINV2 und gibt das Invertierungsmerkersignal DINV2 als einen logischen
Wert aus, der anzeigt, ob die zwei Signale miteinander übereinstimmen
oder nicht. Die EXKLUSIV-ODER-Schaltung 416 vergleicht
das Invertierungsmerkersignal DINV2 mit dem Majoritätsentscheidungssignal
DTAINV3 und gibt das Invertierungsmerkersignal DINV3 als einen logischen
Wert aus, der anzeigt, ob die zwei Signale miteinander übereinstimmen
oder nicht. Währenddessen
wird das Invertierungsmerkersignal DINV3 über die UND-Schaltung 417 von
der D-Signalspeicherschaltung 418 festgehalten und wird
als das Invertierungsmerkersignal DINV3D des nächsten Zyklus ausgegeben.
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Im
oben beschriebenen Schaltungsaufbau, in dem vier Daten parallel
verarbeitet werden, müssen
Dateninvertierungsentscheidungen nur einmal je zwei Zyklen des Taktsignals
getroffen werden. Dies gewährleistet
erleichterte Timinggestaltung bei der Realisierung einer Dateninvertierungsschaltung,
die selbst bei hoher Taktsignalfrequenz stabil arbeiten kann.
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Obwohl
die vorliegende Erfindung in Verbindung mit den bevorzugten Ausführungsformen
beschrieben wurde, ist zu beachten, dass die vorliegende Erfindung
nicht auf die beschriebene Ausführungsform
beschränkt
ist und dass verschiedene Modifikationen oder Korrekturen, die der
Fachmann innerhalb des Schutzbereiches der beigefügten Ansprüche daran
vornehmen kann, in der vorliegenden Erfindung enthalten sein können.
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Die
verdienstvollen Wirkungen der vorliegenden Erfindung werden wie
folgt zusammen gefasst.
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Bei
der Dateninvertierungsschaltung gemäß der vorliegenden Erfindung,
bei der mehrere Kanäle oder
Wege von Verarbeitungsschaltungen vorgesehen sind und bei der Dateninvertierungsentscheidungen
parallel getroffen werden können,
kann die Timinggestaltung bei der Realisierung der Dateninvertierungsfunktionen
erleichtert werden. Und indem die Dateninvertierungsschaltung der
vorliegenden Erfindung auf eine Halbleitervorrichtung (DDR-SDRAM) mit
der Funktion doppelter Datenrate angewandt wird, kann die Timinggestaltung
bei der Realisierung der Dateninvertierungsfunktionen erleichtert
werden, selbst wenn die Frequenz der Taktsignale erhöht wird.
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Man
beachte, dass weitere Aufgaben, Merkmale und Aspekte der vorliegenden
Erfindung in der gesamten Offenbarung ersichtlich werden und dass Modifikationen
vorgenommen werden können,
ohne den Geist und den Schutzbereich der vorliegenden Erfindung
zu verlassen, wie hierin offenbart und wie hier beigefügt beansprucht.
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Außerdem beachte
man, das eine Kombination der offenbarten und/oder beanspruchten
Elemente, Inhalte und/oder Gegenstände unter die vorgenannten
Modifikationen fallen kann.