KR100621353B1 - 데이터 반전 확인 기능을 가지는 데이터 입출력 회로 및이를 포함하는 반도체 메모리 장치 - Google Patents

데이터 반전 확인 기능을 가지는 데이터 입출력 회로 및이를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

데이터 반전 확인 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치가 게시된다. 본 발명의 데이터 입출력 회로는 입력 모드에서, 입력되는 데이터 그룹을 입력 반전 플래그에 따라 반전하여 메모리셀 어레이로 전달한다. 그리고, 데이터 입출력 회로는 출력 모드에서 메모리셀 어레이로부터 출력되는 데이터 그룹이 소정의 반전조건에 해당되면, 상기 출력되는 데이터 그룹을 반전하여 외부로 전송한다. 이때, 출력되는 데이터 그룹이 반전됨을 나타내는 출력 반전 플래그가 생성된다. 그리고, 데이터 입출력 회로는 상기 입력 모드에서 상기 입력 반전 플래그를 상기 메모리셀 어레이에 저장하며, 상기 출력 모드에서 상기 메모리셀 어레이에 저장된 상기 입력 반전 플래그와 상기 출력 반전 플래그를 비교한다. 본 발명의 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 데이터 반전 기능의 정상적인 수행여부의 확인이 용이하다.
데이터, 반전, 확인, 플래그, 반도체, 메모리

Description

데이터 반전 확인 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치{DATA IN-OUT PUT CIRCUIT WITH VERIFICATION FOR DATA INVERSION AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 데이터 반전 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 데이터 반전 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 3a는 도 2의 반도체 메모리 장치에서 테스트 모드의 입력 동작 중의 입력 반전 플래그 및 데이터의 흐름을 나타내는 도면이다.
도 3b는 도 2의 반도체 메모리 장치에서 테스트 모드의 출력 동작 중의 입력 반전 플래그 및 데이터의 흐름을 나타내는 도면이다.
도 4는 도 2의 데이터 반전부를 자세히 나타내는 도면이다.
도 5는 도 4의 입력 데이터 반전수단을 보다 자세히 나타내는 도면이다.
도 6은 도 4의 출력 데이터 반전수단을 보다 자세히 나타내는 도면이다.
도 7은 도 2의 플래그 비교부를 구체적으로 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
IVF1, IVF2: 입력 반전 플래그 OVF1, OVF2: 출력 반전 플래그
DQ1, DQ2 : 외부 데이터 라인 MDI1, MDI2: 내부 데이터 라인
TDI1, TDI2: 반전 확인 신호
본 발명은 반도체 장치의 전자회로에 관한 것으로서, 특히 데이터 반전(Data Inversion) 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 동작 속도를 향상시키기 위하여, 동작 주파수는 끊임없이 증가되고 있다. 이와 더불어, 동시에 입출력되는 데이터 비트의 수를 증가시키기 위하여, 데이터 입출력 핀(DQ)의 수도 증가되고 있다. 최근에는 500MHz 이상의 주파수로 동작하고, 32개의 데이터 입출력 핀(DQ)을 가지는 초고속 반도체 메모리 장치도 일반화되고 있는 추세이다.
이와 같이, 32개의 DQ핀이 동시에 동작할 때, 출력 데이터에는 엄청난 잡음이 유기되는데, 이를 통상적으로 '동시 스위칭 잡음'(Simultaneous Switching Noise, 이하 'SSN'이라 함)이라 한다. SSN가 크게 되면, 출력 데이터의 파형이 손상시켜, 신호의 충실도(signal integrity)가 저하된다. 이 경우, 반도체 메모리 장치가 고주파 시스템에서 필요로 하는 입/출력 성능을 충족하기 어렵게 된다. 이와 같은 SSN을 저감시키기 위하여, 반도체 메모리 장치는 데이터 반전 기능을 가지는 데이터 입출력 회로를 채택한다.
데이터 반전 기능을 가지는 데이터 입출력 회로에 의하면, 직전(previous)에 출력된 데이터 그룹에 대하여, 현재(current) 출력될 데이터 그룹의 토글링(toggling)되는 비트의 수가 비교된다. 그리고, 토글링(toggling)되는 비트의 수에 따라, 데이터가 반전되어 출력되거나 또는 그대로 출력된다. 좀 더 상세히 설명하면, 토글링되는 비트의 수가 1/2보다 큰 경우에는, 현재 출력될 데이터 그룹은 모두 반전되어 출력된다. 그리고, 출력되는 데이터 그룹이 반전되었음을 나타내는 출력 플래그(output flag)가 추가로 출력된다. 반면에, 토글링되는 비트의 수가 1/2 이하인 경우에는, 현재 출력되는 데이터 그룹은 그대로 출력되고, 출력 플래그는 비반전되는 데이터 그룹이 출력됨을 나타낸다.
이와 같이, 데이터 반전 기능을 가지는 데이터 입출력 회로는 토글링되는 비트의 수가 항상 1/2 이하로 유지될 수 있으므로, 출력 데이터 그룹의 스위칭 잡음은 감소하게 된다. 그 결과, 출력 데이터 그룹의 충실도가 향상되므로, 반도체 메모리 장치는 보다 좋은 입/출력 성능을 가질 수 있게 된다.
도 1은 종래의 데이터 반전 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치를 나타내는 도면이다. 제1 데이터 입출력 회로(11)는 제1 입력 반전 플래그(IVF1)에 따라 제1 외부 데이터 라인(DQ1<1:8>)을 통하여 입력되는 데이터 그룹을 반전하여, 제1 메모리 블락(21)으로 제공한다. 또한, 제1 데이터 입출력 회로(11)는 제1 메모리 블락(21)으로부터 출력되는 데이터 그룹에 대한 반전 여부를 판단하여, 제1 외부 데이터 라인(DQ1<1:8>)으로 제공한다. 이때, 출력되는 데이터 그룹의 반전 여부를 나타내는 제1 출력 플래그(OVF1)가 출력된다.
마찬가지로, 제2 데이터 입출력 회로(13)는 제2 입력 반전 플래그(IVF2)에 따라 제2 외부 데이터 라인(DQ2<1:8>)을 통하여 입력되는 데이터 그룹을 반전하여, 제2 메모리 블락(23)으로 제공한다. 또한, 제2 데이터 입출력 회로(13)는 제2 메모리 블락(23)으로부터 출력되는 데이터 그룹에 대한 반전 여부를 판단하여, 제2 외부 데이터 라인(DQ2<1:8>으로 제공한다. 이때, 출력되는 데이터 그룹의 반전 여부를 나타내는 제2 출력 플래그(OVF2)가 출력된다.
그런데, 종래의 반도체 메모리 장치에서는, 입력 반전 플래그(IVF1, IVF2)와 출력 반전 플래그(OVF1, OVF2) 사이에는 연관성이 작용하지 않는다. 그러므로, 종래의 반도체 메모리 장치에서, 데이터 입출력 회로가 데이터 반전 기능을 정상적으로 수행하고 있는지를 확인하기 위해서, 별도의 테스트 장비가 요구된다는 어려움이 발생된다.
본 발명의 목적은 데이터 입출력시에 데이터 반전 기능이 정상적으로 수행되는 여부를 용이하게 확인할 수 있는 반도체 메모리 장치 및 이에 포함되는 데이터 입출력 회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 메모리셀 어레이; 및 입력 모드에서, 입력되는 데이터 그룹을 입력 반전 플래그에 따라 반전하여 상기 메모리셀 어레이로 전달하며, 출력 모드에서 상기 메모리셀 어레이로부터 출력되는 데이터 그룹이 소정의 반전조건에 해당되면, 상기 출력되는 데이터 그룹을 반전하여 외부로 전송하며, 상기 출력되는 데이터 그룹이 반전됨을 나타내는 출력 반전 플래그를 생성하는 데이터 입출력 회로를 구비한다. 상기 데이터 입출력 회로는 상기 입력 모드에서 상기 입력 반전 플래그를 상기 메모리셀 어레이에 저장하며, 상기 출력 모드에서 상기 메모리셀 어레이에 저장된 상기 입력 반전 플래그와 상기 출력 반전 플래그를 비교한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 데이터 입출력 회로에 관한 것이다. 본 발명의 데이터 입출력 회로는 제1 입력 반전 플래그에 응답하여 입력되는 데이터 그룹을 반전하며, 출력되는 데이터 그룹의 반전 여부를 판단하여 출력 반전 플래그를 발생하며, 상기 출력 반전 플래그에 따라 상기 출력 데이터 그룹을 반전하는 데이터 반전부; 및 상기 출력 반전 플래그와 궁극적으로 상기 제1 입력 반전 데이터를 비교하는 플래그 비교부를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 데이터 반전 기능을 가지는 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치를 개략적으로 나타내는 도면이다. 본 발명의 반도체 메모리 장치는, 메모리셀 어레이(MCARR)와 복수개의 데이터 입출력 회로들을 구비한다. 이때, 메모리셀 어레이(MCARR)는 상기 데이터 입출력 회로들에 대응하는 복수개의 메모리 블락들로 구분되는 것이 바람직하다.
도 2에서, 상기 메모리 어레이(MCARR)는 2개의 메모리 블락들(100_1, 100_2)과 2개의 데이터 입출력 회로들(200_1, 200_2)이 대표적으로 도시된다. 그러나 이는 하나의 예일 뿐이며, 본 발명의 범위는 이에 제한되거나 구속되지 않는다.
본 명세서에서, 위쪽에 위치하는 데이터 입출력 회로(200_1)는 역시 위쪽에 위치하는 메모리 블락(100_1)에 대응하며, 아래쪽에 위치하는 데이터 입출력 회로(200_2)는 역시 아래쪽에 위치하는 메모리 블락(100_2)에 대응한다.
데이터 입출력 회로들(200_i, i=1,2) 각각은, 입력 모드에서, 대응하는 상기 메모리 블락(100_i)으로 전달한다. 이때, 입력되는 데이터 그룹은 각자의 입력 반 전 플래그(IVFi)에 따라 반전된다.
본 발명의 반도체 메모리 장치에서, 상기 입력 반전 플래그(IVFi)는, 입력 모드에서, 메모리셀 어레이(MCARR)에 저장된다. 좀더 구체적으로 기술하면, 상기 입력 반전 플래그(IVFi)는, 대응하는 메모리 블락(100_i)이 아닌 다른 메모리 블락(100_j, j=1,2, j≠i)에 저장된다.
예를 들면, 위쪽의 데이터 입출력 회로(200_1)의 입력 반전 플래그(IVF1)는 아래쪽의 데이터 반전부(210_2) 및 하나의 내부 데이터 라인(MDI2<1>)을 통하여, 아래쪽의 메모리 블락(100_2)에 저장된다.
마찬가지로, 아래쪽 데이터 입출력 회로(200_2)의 입력 반전 플래그(IVF2)는 위쪽의 데이터 반전부(210_1) 및 하나의 내부 데이터 라인(MDI1<1>)을 통하여, 위쪽의 메모리 블락(100_1)에 저장된다.
또한, 데이터 입출력 회로들(200_i) 각각은, 출력 모드에서 대응하는 상기 메모리 블락(100_i)으로부터 출력되는 데이터 그룹을 외부로 전달한다. 이때, 데이터 입출력 회로들(200_i)는, 출력되는 데이터 그룹이 소정의 반전조건에 해당되는 여부를 판단하며, 이에 따른 출력 반전 플래그(OVFi)를 생성한다. 상기 출력 반전 플래그(OVFi)에 따라, 상기 출력되는 데이터 그룹은 반전되어 외부로 전송된다. 그리고, 데이터 입출력 회로들(200_i) 각각은, 상기 출력되는 데이터 그룹의 반전 여부를 나타내는 출력 반전 플래그(OVFi)를 생성한다.
그리고, 테스트 모드에서, 출력 반전 플래그(OVFi)는 비대응하는 메모리 블락(100_i)에 저장된 자신의 입력 반전 플래그(IVFi)와 비교되며, 비교된 결과는 반 전 확인 신호(TDIi)로 발생한다. 본 발명에서는, 상기 반전 확인 신호(TDIi)의 논리상태를 통하여, 상기 데이터 입출력 회로(200_i)가 출력 데이터 그룹(RDQi)의 반전을 정상적으로 수행하고 있는지 여부가 확인될 수 있다.
본 실시예에서, 상기 데이터 입출력 회로(200_i)가 데이터 반전 기능을 정상적으로 수행하는 경우에는, 상기 반전 확인 신호(TDIi)는 논리 "L"로 된다. 그리고, 상기 데이터 입출력 회로(200_i)가 데이터 반전 기능을 정상적으로 수행하지 못하는 경우에는, 반전 확인 신호(TDIi)는 논리 "H"로 된다. 이에 대해서는, 추후에 자세히 기술된다.
한편, 도 2에서, 참조부호 DQi<1:8>는 입출력되는 데이터 그룹을 전송하는 데이터 라인으로서, 데이터 입출력 패드와 연결되는 외부 데이터 라인을 나타낸다. 그리고, 참조부호 MDIi<1:8>도 역시 입출력되는 데이터 그룹을 전송하는 데이터 라인으로서, 데이터 입출력 회로(200_i)와 메모리 블락(100_i) 사이의 내부 데이터 라인을 나타낸다.
또한, 본 명세서에서, i는 데이터 입출력 회로들 및 메모리 블락을 구분하기 위하여 사용된다. 그리고, < >내에 숫자들은 병렬적으로 입출력되는 데이터를 구분하기 위하여 사용된다. 본 명세서에서는, 각 블락별로 8개의 데이터가 동시에 입출력될 수 있음을 알 수 있다. 그러나, 이는 하나의 예일 뿐이며, 각각의 데이터 입출력 회로를 통하여 병렬적으로 입출력되는 데이터의 수는 확장 또는 축소될 수 있다.
본 실시예에서, 위쪽의 데이터 입출력 회로(200_1)와 아래쪽의 데이터 입출 력 회로(200_2)는 동일한 구성 및 작용을 가진다. 그러므로, 본 명세서에서는, 설명의 편의를 위하여, 위쪽의 데이터 입출력 회로(200_1)가 중심적으로 기술된다.
도 2를 계속 참조하면, 상기 데이터 입출력 회로(200_1)는 데이터 반전부(210_1) 및 플래그 비교부(220_1)을 포함한다. 입력 모드에서, 상기 데이터 반전부(210_1)는 상기 외부 데이터 라인들(DQi<1:8>)을 통하여 입력되는 데이터 그룹을 수신한다(도 3a의 A1 참조). 그리고, 상기 데이터 반전부(210_1)는, 입력 반전 플래그(IVF1)에 따라 상기 입력되는 데이터 그룹을 반전하여, 내부 데이터 라인(MDI1<1:8>)으로 제공한다. 그리고, 내부 데이터 라인(MDI1<1:8>)으로 제공된 상기 입력되는 데이터 그룹은 제1 메모리 블락(100_1)에 저장된다(도 3a의 A2 참조).
한편, 위쪽의 데이터 입출력 회로(200_1)의 데이터 반전 기능을 테스트하는 테스트 모드의 입력 동작에서는, 입력 반전 플래그(IVF1)는 아래쪽의 데이터 입출력 회로(200_2)의 데이터 반전부(210_2)에 제공된다(도 3a의 A3 참조). 그리고, 아래쪽의 데이터 입출력 회로(200_2)의 데이터 반전부(210_2)는 입력 반전 플래그(IVF2)를 비반전하여 내부 데이터 라인(MDI2<1>)에 전달한다. 이어서, 내부 데이터 라인(MDI2<1>)에 전달된 상기 입력 반전 플래그(IVF1)은 아래쪽의 메모리 블락(100_2)에 저장된다(도 3a의 A3 참조).
또한, 출력 모드에서, 상기 데이터 반전부(210_1)는, 상기 메모리 블락(100_1)에 저장된 데이터를 내부 데이터 라인(MDI1<1:8>)을 통하여 수신한다(도 3b의 B1 참조). 그리고, 출력되는 데이터 그룹이 소정의 반전 조건에 해당되는 경우에는, 상기 데이터 반전부(210_1)는 상기 출력되는 데이터 그룹을 반전하여 외부 데이터 라인(DQ1<1:8>)에 전달한다(도 3b의 B2 참조). 이때, 상기 출력되는 데이터 그룹이 반전되었음을 나타내는 출력 반전 플래그(OVF1)가 발생된다(도 3b의 B3 참조).
한편, 위쪽의 데이터 입출력 회로(200_1)의 데이터 반전 기능을 테스트하는 테스트 모드의 출력 동작에서는, 아래쪽의 메모리 블락(100_2)에 저장된 입력 반전 플래그(IVF1)가 내부 데이터 라인(MDI2<1>)을 통하여 아래쪽의 데이터 반전부(210_2)에 제공된다(도 3b의 B4 참조). 그리고, 상기 데이터 반전부(210_2)는 내부 데이터 라인(MDI2<1>)을 통하여 제공되는 위쪽의 입력 반전 플래그(IVF1)을 비반전하여, 위쪽의 데이터 입출력 회로(200_1)의 플래그 비교부(220_1)에 제공된다(도 3b의 B5 참조). 이때,외부 데이터 라인(DQ2<1>)의 일부가 이용될 수 있다.
그리고, 상기 플래그 비교부(220_2)는 위쪽의 데이터 반전부(210_1)로부터 제공되는 출력 반전 플래그(OVF1)와 아래쪽의 데이터 반전부(210_2)로부터 제공되는 입력 반전 플래그(IVF1)를 비교하여, 상기 반전 확인 신호(TDI1)를 발생한다(도 3b의 B6 참조). 이때, 반전 확인 신호(TDI1)의 논리상태를 통하여, 상기 데이터 입출력 회로(200_1)의 데이터 반전 기능의 정상적 수행 여부가 확인될 수 있다.
계속하여, 데이터 반전부(210_1)가 보다 구체적으로 기술된다.
도 4는 도 2의 데이터 반전부(210_1)를 자세히 나타내는 도면이다. 도 4를 참조하면, 상기 데이터 반전부(210_1)는 입력 데이터 반전수단(310), 반전 판단수단(320) 및 출력 데이터 반전수단(330)을 구비한다.
상기 입력 데이터 반전수단(310)은 상기 제1 입력 반전 플래그(IVF1)에 따 라, 상기 외부 데이터 라인(DQ1<1:8>) 상의 입력되는 데이터 그룹을 반전하여 상기 내부 데이터 라인(MDI1<1:8>)으로 제공한다. 또한, 상기 입력 데이터 반전수단(310)은 제2 테스트 모드 신호(TST2)에 응답하여, 제2 입력 반전 플래그(IVF2)를 비반전하여, 상기 제1 메모리 블락(100_1)에 제공한다. 이때, 상기 제2 입력 반전 플래그(IVF2)는, 내부 데이터 라인(MDI1<1>)을 통하여, 상기 메모리 블락(100_1)에 제공된다. 여기서, 상기 제2 테스트 모드 신호(TST2)는 아래쪽의 데이터 입출력 회로(200_1)의 데이터 반전 기능을 위한 테스트 모드에서 활성화되는 신호이다.
도 5는 도 4의 입력 데이터 반전수단(310)을 보다 자세히 나타내는 도면이다. 도 5를 참조하면, 상기 입력 데이터 반전수단(310)은 7개의 반전유닛(311)들과 선택반전유닛(313)을 포함한다. 상기 7개의 반전유닛(311)들 각각은, 상기 입력 반전 플래그(IVF1)에 응답하여, 대응하는 외부 데이터 라인(DQ1<2:8>)을 통하여 입력되는 데이터 그룹을 반전하여 상기 내부 데이터 라인(MDI1<2:8>)으로 제공한다.
선택반전유닛(313)은, 통상적인 입력 동작시(제2 테스트 모드 신호(TST2)가 비활성화되는 경우)에는, 반전유닛(311)와 마찬가지로, 상기 입력 반전 플래그(IVF1)에 응답하여, 대응하는 외부 데이터 라인(DQ1<1>)을 통하여 입력되는 데이터를 반전하여 상기 내부 데이터 라인(MDI1<1>)으로 제공한다.
그러나, 테스트 모드의 입력 동작시(제2 테스트 모드 신호(TST2)가 활성화되고, 적절한 제어신호들(TCON1)이 활성화되는 경우)에는, 상기 선택반전유닛(313)은 제2 입력 반전 플래그(IVF2)를 비반전하여, 내부 데이터 라인(MDI1<1>)으로 제공한다. 여기서, 상기 제어신호들(TCON1)는 본 발명의 반도체 메모리 장치의 입력 동작 을 제어하는 신호들이다.
다시 도 4를 참조하면, 상기 반전 판단수단(320)은, 상기 내부 데이터 라인들(MDI1<1:8>)을 통하여, 출력되는 데이터 그룹이 소정의 반전조건에 해당 여부를 판단한다. 이때, 상기 반전 판단수단(320)은 상기 출력되는 데이터 그룹의 반전 여부를 나타내는 상기 출력 반전 플래그(OVF1)를 발생한다.
그리고, 상기 출력 데이터 반전수단(330)은 상기 출력 반전 플래그(OVF1)에 따라 상기 내부 데이터 라인(MDI1<1:8>)의 출력되는 데이터를 반전하여, 외부 데이터 라인(DQ<1:8>)으로 제공한다. 그리고, 상기 출력 데이터 반전수단(330)은, 상기 제2 테스트 모드 신호(TST2)에 따라, 상기 내부 데이터 라인(MDI1<1>) 상의 데이터(즉, 아래쪽의 입력 반전 플래그(IVF2))를 비반전하여 외부 데이터 라인(DQ1<1>)으로 제공한다.
도 6은 도 4의 출력 데이터 반전수단(330)을 보다 자세히 나타내는 도면이다. 도 6을 참조하면, 상기 출력 데이터 반전수단(330)도, 상기 입력 데이터 반전수단(310)과 마찬가지로, 7개의 반전유닛(331)들과 선택반전유닛(333)을 포함한다. 상기 7개의 반전유닛(331)들 각각은, 상기 출력 반전 플래그(OVF1)에 응답하여, 대응하는 내부 데이터 라인(MDI1<2:8>)을 통하여 출력되는 데이터 그룹을 반전하여 상기 외부 데이터 라인(DQ1<2:8>)으로 제공한다.
선택반전유닛(333)은, 통상적인 출력 동작시(제2 테스트 모드 신호(TST2)가 비활성화되는 경우)에는, 반전유닛(331)와 마찬가지로, 상기 출력 반전 플래그(OVF1)에 응답하여, 대응하는 내부 데이터 라인(MDI1<1>)을 통하여 입력되는 데이 터를 반전하여 상기 외부 데이터 라인(DQ1<1>)으로 제공한다.
그러나, 테스트 모드의 출력 동작시(제2 테스트 모드 신호(TST2)가 활성화되고, 적절한 제어신호들(TCON2)이 활성화되는 경우)에는, 상기 선택반전유닛(333)은 내부 데이터 라인(MDI1<1>) 상의 데이터(즉, 제2 입력 반전 플래그(IVF2))를 비반전하여, 외부 데이터 라인(DQ1<1>)으로 제공한다. 여기서, 상기 제어신호들(TCON2)는 본 발명의 반도체 메모리 장치의 출력 동작을 제어하는 신호들이다.
이어서, 도 2의 플래그 비교부(220_1)가 보다 구체적으로 기술된다.
도 7은 도 2의 플래그 비교부(220_1)를 구체적으로 나타내는 도면이다. 상기 플래그 비교부(220_1)는 배타적 논리합 게이트(221) 및 제1 및 제2 NMOS 트랜지스터들(223, 225)을 구비한다.
상기 배타적 논리합 게이트(221)는 외부 데이터 라인(MDI2<1>) 상의 데이터(궁극적으로는, 상기 입력 반전 플래그(IVF1))와 상기 출력 반전 플래그(OVF1)에 대하여 배타적 논리합 연산(Exclusive ORing)을 수행한다.
상기 제1 NMOS 트랜지스터(223)는 테스트 모드의 출력 동작시(즉, 제1 테스트 모드 신호(TST1) 및 적절한 제어신호들(TCON3)이 활성화하는 경우)에, 상기 배타적 논리합 게이트(221)의 출력신호(N222)가 반전 확인 신호(TDI1)로 발생되도록 게이팅된다. 여기서, 상기 제어신호들(TCON3)는 본 발명의 반도체 메모리 장치의 출력 동작 중 데이터 반전 확인 동작을 제어하는 신호들이다.
따라서, 상기 출력 반전 플래그(OVF1)의 논리상태가 상기 입력 반전 플래그(IVF1)와 동일한 경우에는, 상기 반전 확인 신호(TDI1)는 논리 "L"로 된다. 이와 같이, 논리 "L"의 상기 반전 확인 신호(TDI1)는 데이터 입출력 회로(200_1)가 데이터 반전 기능을 정상적으로 수행하고 있음을 나타낸다.
반면에, 상기 출력 반전 플래그(OVF1)의 논리상태가 상기 입력 반전 플래그(IVF1)와 상이한 경우에는, 상기 반전 확인 신호(TDI1)는 논리 "H"로 된다. 이와 같이, 논리 "H"의 상기 반전 확인 신호(TDI1)는 데이터 입출력 회로(200_1)가 데이터 반전 기능을 정상적으로 수행하지 못하고 있음을 나타낸다.
따라서, 상기 반전 확인 신호(TDI1)의 논리상태의 확인만으로도, 데이터 반전 기능의 정상적 수행여부가 확인될 수 있다.
도 7의 제어유닛(227)은 상기 제1 테스트 모드 신호(TST1)과 적절한 제어신호들에 따라, 상기 제1 및 제2 NMOS 트랜지스터(223, 225)를 게이팅하는 신호를 생성한다.
한편, 정상 모드의 출력 동작시(즉, 제1 테스트 모드 신호(TST1)가 비활성화하는 경우)에, 상기 제2 NMOS 트랜지스터(225)는 상기 출력 반전 플래그(OVF1)가 반전 확인 신호(TDI1)로 발생되도록 게이팅된다. 이 경우에는, 반전 확인 신호(TDI1)는 상기 출력 반전 플래그(OVF1)와 동일한 논리 상태를 가진다.
따라서, 정상 출력 동작시에는, 출력 반전 플래그(OVF1)를 대신하여, 상기 반전 확인 신호(TDI1)가 이용될 수 있다.
상기와 같은 본 발명의 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치에서는, 데이터 입력시에 입력 반전 플래그가 메모리 블락에 저장되며, 데이터 출력시에 출력 반전 플래그가 저장된 입력 반전 플래그와 비교된다. 그리고, 비교된 결과는반전 확인 신호의 논리상태로 나타난다. 그러므로, 반전 확인 신호(TDIi)의 논리상태의 확인을 통하여, 데이터 반전 기능이 정상적으로 수행되고 있는지 여부가 확인될 수 있다.
그러므로, 본 발명의 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치에 의하면, 데이터 반전 기능의 정상적인 수행여부의 확인이 용이하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 데이터 입출력 회로들 모두가 데이터 반전 기능의 수행을 확인할 수 있는 실시예가 도시되고 기술되었다. 그러나, 복수개의 데이터 입출력 회로들 중 어느 하나만이 플래그 비교부를 구비하여, 데이터 반전 기능을 수행하는 실시예에 의해서도, 본 발명은 상당한 효과를 얻을 수 있다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. 메모리셀 어레이; 및
    입력 모드에서, 입력되는 데이터 그룹을 입력 반전 플래그에 따라 반전하여 상기 메모리셀 어레이로 전달하며, 출력 모드에서 상기 메모리셀 어레이로부터 출력되는 데이터 그룹이 소정의 반전조건에 해당되면, 상기 출력되는 데이터 그룹을 반전하여 외부로 전송하며, 상기 출력되는 데이터 그룹이 반전됨을 나타내는 출력 반전 플래그를 생성하는 데이터 입출력 회로를 구비하며,
    상기 데이터 입출력 회로는
    상기 입력 모드에서 상기 입력 반전 플래그를 상기 메모리셀 어레이에 저장하며, 상기 출력 모드에서 상기 메모리셀 어레이에 저장된 상기 입력 반전 플래그와 상기 출력 반전 플래그를 비교하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 데이터 입출력 회로는
    상기 입력 모드에서, 상기 입력 반전 플래그에 따라 상기 입력되는 데이터 그룹을 반전하며, 상기 출력 모드에서 상기 출력 반전 플래그를 발생하며, 상기 출력 반전 플래그에 따라 상기 출력 데이터 그룹을 반전하는 데이터 반전부; 및
    상기 입력 반전 플래그와 상기 출력 반전 플래그를 비교하는 플래그 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 플래그 비교부는
    궁극적으로 상기 입력 반전 플래그와 상기 출력 반전 플래그에 대하여 배타적 논리합 연산을 수행하는 배타적 논리합 게이트;
    상기 배타적 논리합 게이트의 출력신호가 반전 확인 신호로 발생되도록 게이팅되는 제1 NMOS 트랜지스터; 및
    상기 출력 반전 플래그가 반전 확인 신호로 발생되도록 게이팅되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 및 제2 메모리 블락들을 포함하는 메모리셀 어레이; 및
    제1 및 제2 데이터 입출력 회로들로서, 각각이 입력 모드에서, 입력되는 데이터 그룹을 각자의 입력 반전 플래그에 따라 반전하여 대응하는 상기 메모리 블락으로 전달하며, 출력 모드에서 대응하는 상기 메모리 블락으로부터 출력되는 데이터 그룹이 소정의 반전조건의 해당되면, 상기 출력되는 데이터 그룹을 반전하여 외부로 전송하며, 상기 출력되는 데이터 그룹이 반전됨을 나타내는 출력 반전 플래그를 생성하는 상기 제1 및 제2 데이터 입출력 회로들을 구비하며,
    상기 제1 및 제2 데이터 입출력 회로들 각각은
    데이터 반전 기능의 정상적 수행여부를 확인하기 위하여, 상기 입력 모드에 서, 자신의 입력 반전 플래그를 비대응하는 상기 메모리 블락에 저장하며, 상기 출력 모드에서, 상기 입력 반전 플래그를 상기 출력 반전 플래그와 비교하도록 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 및 제2 데이터 입출력 회로들 각각은
    상기 입력 모드에서, 상기 입력 반전 플래그에 따라 상기 입력되는 데이터 그룹을 반전하며, 상기 출력 모드에서 상기 출력 반전 플래그를 발생하며, 상기 출력 반전 플래그에 따라 상기 출력되는 데이터 그룹을 반전하는 데이터 반전부; 및
    상기 입력 반전 플래그와 상기 출력 반전 플래그를 비교하는 플래그 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 데이터 반전부는
    상기 입력 반전 플래그에 따라, 상기 입력되는 데이터 그룹을 반전하여 자신에 대응하는 상기 메모리 블락으로 제공하며, 소정의 테스트 모드에서는, 다른 데이터 입출력 회로의 입력 반전 플래그를 상기 자신에 대응하는 메모리 블락으로 제공하는 입력 데이터 반전수단;
    상기 출력되는 데이터 그룹에 대하여, 상기 반전조건의 해당 여부를 판단하여 상기 출력 반전 플래그를 발생하는 반전 판단수단; 및
    상기 출력 반전 플래그에 따라 상기 출력되는 데이터 그룹을 반전하여 출력하며, 상기 테스트 모드에서, 자신에 대응하는 메모리 블락으로부터 제공되는 상기 다른 데이터 입출력 회로의 입력 반전 플래그를 상기 다른 데이터 입출력 회로로 제공하는 출력 데이터 반전수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 플래그 비교부는
    상기 입력 반전 플래그와 상기 출력 반전 플래그에 대하여 배타적 논리합 연산을 수행하는 배타적 논리합 게이트;
    상기 배타적 논리합 게이트의 출력신호가 반전 확인 신호로 발생되도록 게이팅되는 제1 NMOS 트랜지스터; 및
    상기 출력 반전 플래그가 반전 확인 신호로 발생되도록 게이팅되는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 데이터 입출력 회로에 있어서,
    제1 입력 반전 플래그에 응답하여 입력되는 데이터 그룹을 반전하며, 출력되는 데이터 그룹의 반전 여부를 판단하여 출력 반전 플래그를 발생하며, 상기 출력 반전 플래그에 따라 상기 출력 데이터 그룹을 반전하는 데이터 반전부; 및
    상기 출력 반전 플래그와 궁극적으로 상기 제1 입력 반전 데이터를 비교하는 플래그 비교부를 구비하는 것을 특징으로 하는 데이터 입출력 회로.
  9. 제8 항에 있어서, 상기 데이터 반전부는
    상기 제1 입력 반전 플래그에 따라, 상기 입력되는 데이터 그룹을 반전하여 전송하며, 소정의 테스트 모드에서는, 제2 입력 반전 플래그를 전송하는 입력 데이터 반전수단;
    상기 출력되는 데이터 그룹에 대하여, 상기 반전조건의 해당 여부를 판단하여 상기 출력 반전 플래그를 발생하는 반전 판단수단; 및
    상기 출력 반전 플래그에 따라 상기 출력되는 데이터 그룹을 반전하여 출력하며, 상기 테스트 모드에서, 궁극적으로 상기 제2 입력 반전 플래그를 전송하는 출력 데이터 반전수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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