KR20090012499A - 실장테스트회로를 구비하는 반도체 메모리 장치 및실장테스트방법 - Google Patents

실장테스트회로를 구비하는 반도체 메모리 장치 및실장테스트방법 Download PDF

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Abstract

본 발명은 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법에 관한 것으로, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치에서의 테스트 회로는, 상기 메모리 블록들 중에서 선택된 적어도 두 개의 메모리 블록들 각각의 테스트 데이터를 비교하고 동일성 여부를 판단하여 플래그 신호인 패스(pass)신호 또는 페일(fail)신호를 출력하는 비교부와; 상기 선택된 메모리 블록들 중에서 어느 하나의 메모리 블록을 출력대상 메모리 블록으로 선택하여 데이터 출력경로를 구성하되, 상기 비교부에서 페일신호가 발생될 때마다 상기 출력대상 메모리 블록을 변경하여 상기 데이터 출력경로를 구성하는 출력선택부를 구비한다. 본 발명에 따르면, 테스트 에러를 줄일 수 있다.
Figure P1020070076383
테스트, 실장, 하이 임피던스, 페일, PBT

Description

실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법{Semiconductor memory device having mount test circuits and method for mount testing}
본 발명은 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법에 관한 것으로, 더욱 구체적으로는, 반도체 메모리 장치가 실장된 상태에서도 테스트가 가능하며, 테스트 타임을 줄일 수 있는 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법에 관한 것이다.
일반적으로 DRAM과 같은 반도체 메모리 장치(semiconductor memory device)의 경우에는 데이터의 리드(read) 및 라이트(write) 동작이 정확하게 이루어져야 한다. 이를 위해서는 하나의 칩 상에 페일 셀(fail cell)이 존재하지 않아야 한다. 그러나 반도체 기술의 고집적화되고 있는 추세에 따라, 하나의 칩에 집적되는 메모리 셀의 수가 점점 많아지게 되어 제조공정의 발달에도 불구하고 칩 내의 페일 셀의 존재 가능성은 상대적으로 크다고 할 수 있다. 만일 이러한 페일 셀에 대하여 정확한 테스트가 이루어지지 않는다면, 반도체 메모리 장치로서의 신뢰성을 확보할 수 없게 된다.
반도체 메모리 장치에 대한 테스트 동작시 1개의 메모리 셀 단위로 테스트를 진행하는 경우 고집적화된 반도체 메모리 장치의 테스트 시간이 오래 걸리게 되고, 이는 비용증가의 원인이 된다. 따라서, 반도체 메모리 장치의 테스트 시간을 줄이기 위하여 현재 여러 가지 장치 및 방법들이 개발되고 있는 추세이나, 일반적으로 테스트 시간을 줄일 수 있는 병렬비트 테스트(parallel bit test) 방법이 많이 이용된다.
상기 병렬비트 테스트 방법은, XOR(eXclusive OR) 또는 XNOR(eXclusive NOR) 논리회로를 이용한다. 예를들어, 복수의 메모리 셀에 동일한 데이터를 라이트 한 후, 리드 시 XOR 또는 XNOR 논리 회로를 통하여 논리 연산을 수행하여 동일한 논리 상태의 데이터가 리드되면 패스(pass)판정을 내리고, 하나라도 다른 논리 상태의 데이터가 리드되면 페일(fail)로 처리하는 방식으로 테스트를 수행한다.
이러한 반도체 메모리 장치의 테스트는 웨이퍼상태 또는 패키지 상태에서의 테스트에 국한되어 진행되어 왔다. 그러나 상기 반도체 메모리 장치가 실장된 상태 즉 PCB 판에 실장되어 메모리 모듈을 구성하고 있는 상태에서도 테스트의 필요성은 존재한다. 그러나 이러한 리얼 시스템(real system)에서의 테스트(이하 '실장테스트'라 함)의 경우에는 상기 반도체 메모리 장치가 실제 동작상황에 있으므로 종래의 웨이퍼 상태나 패키지 상태와 동일한 방법으로 테스트를 진행할 수가 없다.
특히 상기 병렬비트 테스트 방법을 적용하여 실장 테스트를 수행하는 경우에 문제가 발생된다. 즉, 상기 반도체 메모리 장치에 대한 실장테스트가 노멀 스피드로 이루어지므로, 데이터 비교를 통해 발생된 페일신호가 XOR 등의 논리 회로를 거치면서 딜레이가 발생한다. 따라서, 리얼타임으로 페일을 처리하는 것이 어렵다. 이를 해결하기 위해 페일 발생시에 후속 데이터를 하이 임피던스(Hi-Z)로 발생하는 페일처리 방법이 도입되었다. 즉 페일 발생시에 데이터 출력 경로를 플로팅시키는 방법으로 페일 처리를 수행한다. 이는 도 1에서 설명한다.
도 1은 종래의 실장 테스트를 위한 테스트 회로를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 실장 테스트 회로에서는 복수개의 메모리 블록들을 가지는 메모리 어레이(10) 내의 임의로 선택된 두 개의 메모리 블록들(12,14)을 동시에 테스트한다. 이를 위해 비교부(20)와 페일 처리부(30)를 구비한다. 우선적으로 테스트를 위해 우선적으로 두 개의 메모리 블록들(12,14)에 데이터를 동시에 라이트하는 동작이 선행되어야 한다.
상기 비교부(20)는 상기 제1메모리 블록의 데이터(AD0~AD3)와 상기 제2메모리 블록(14)의 데이터(BD0~BD3)를 서로 비교하여 페일 여부를 결정한다. 상기 비교부(20)의 구성은 일반적인 병렬테스트 회로에서의 비교기의 구성과 동일하다. 예를 들어 복수개의 XOR 논리 회로들(22,23,24,25) 및 OR논리회로(26)을 구비하여 데이터의 동일성 여부를 판단한다. 이때 상기 비교부(20)는 데이터의 동일성이 유지되는 경우에는 판단신호(DS)인 패스신호를 발생하고 동일성이 유지되지 않는 경우에는 판단신호(DS)인 페일 신호를 발생한다.
상기 페일처리부(30)는 상기 비교부(20)에서 패스 신호가 인가되는 경우에는 미리 설정된 하나의 메모리 영역(예를 들면, 제2메모리 영역)의 데이터(BD0~BD3)를 출력버퍼(미도시)를 통하여 외부로 출력한다. 상기 비교부(20)에서 페일 신호가 인가되는 경우에는 이후에 출력되는 출력데이터가 하이 임피던스(HZ) 상태가 되도록 한다. 다시 말하면, 상기 출력 데이터가 출력되는 데이터 출력경로를 플로팅시킨다. 여기서 하이 임피던스 상태란 예를 들면, 데이터0의 논리상태도 아니고 데이터0의 논리상태도 아닌 상태를 포함할 수 있다.
그러나 이러한 종래의 실장 테스트 기술은 실제의 시스템에서 적용되는 경우에 여러 가지 문제를 발생시킨다. 하나의 예로, 테스트를 위한 라이트를 수행하지 않은 별도의 영역에서 리드동작이 발생하는 경우가 있어, 실제로는 페일이 발생하지 않았는데도 불구하고 페일신호가 발생하는 경우가 발생될 수 있다. 이와 같은 문제는 캐시(cache) 메모리를 사용하는 경우 또는 시스템 영역이 포함되는 경우 등에 의해 발생된다. 캐시 메모리를 사용하는 경우에는 라이트 동작이 수행되면 초기에 더미 리드 동작(캐시 라인을 채우기 위한 동작)등에 의해 알려지지 않은 영역의 데이터가 리드되어 페일을 유발할 수 있다. 또한 운영체제 등의 시스템 영역에서의 더미 리드동작 등으로 인하여 알려지지 않은 리드데이터가 테스트 대상 데이터로 사용되어 페일을 유발할 수 있다. 이에 따라 정상적인 테스트를 수행할 수 없게 되는 문제점이 발생된다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법을 제공하는 데 있다.
본 발명의 다른 목적은, 테스트 에러를 줄일 수 있는 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 테스트 타임을 줄일 수 있는 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 정확한 테스트를 수행할 수 있는 실장테스트회로를 구비하는 반도체 메모리 장치 및 실장테스트방법을 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치에서의 테스트 회로는, 상기 메모리 블록들 중에서 선택된 적어도 두 개의 메모리 블록들 각각의 테스트 데이터를 비교하고 동일성 여부를 판단하여 플래그 신호인 패스(pass)신호 또는 페일(fail)신호를 출력하는 비교부와; 상기 선택된 메모리 블록들 중에서 어느 하나의 메모리 블록을 출력대상 메모리 블록으로 선택하여 데이터 출력경로를 구성하되, 상기 비교부에서 페일신호가 발생될 때마다 상기 출력대상 메모리 블록을 변경하여 상기 데이터 출력경로를 구성하는 출력선택부를 구비한다.
상기 출력선택부는, 상기 비교부에서 패스신호가 인가되는 경우에는, 상기 출력대상 메모리 블록의 변경없이 상기 출력대상 메모리 블록이 그대로 유지되도록 데이터 출력경로를 구성할 수 있다. 상기 반도체 메모리 장치는 제1메모리 블록 및 상기 제1메모리 영역과는 다른 메모리 영역인 제2메모리 블록을 적어도 하나이상 구비할 수 있다. 상기 비교부는, 상기 제1메모리 블록의 테스트 데이터인 제1데이터와 상기 제2메모리 블록의 테스트 데이터인 제2데이터를 비교하여, 상기 제1데이터와 상기 제2데이터가 동일한 경우에는 패스신호를 발생하고, 상기 제1데이터와 상기 제2데이터가 서로 다른 경우에는 페일신호를 발생할 수 있다. 그리고 상기 비교부는, 적어도 하나이상의 XOR 논리회로를 구비할 수 있다.
상기 출력선택부는, 상기 제1데이터 및 제2데이터 중 어느 하나의 데이터를 출력대상 데이터로 하는 데이터 출력경로를 구성하되, 상기 비교부에서 페일 신호가 발생될 때마다 출력대상 데이터를 상기 제1 및 제2데이터 중에서 교대로 선택하여 데이터 출력경로를 구성할 수 있다. 그리고, 상기 반도체 메모리 장치는 인쇄회로기판 실장된 상태로 메모리 모듈을 구성하는 반도체 메모리 장치일 수 있다.
상기 테스트회로는, 상기 출력선택부에서 상기 출력대상 메모리 블록을 선택하여 상기 데이터 출력경로 구성하기 위한 선택신호를 발생하는 선택신호 발생부를 더 구비할 수 있으며, 상기 선택신호 발생부는 상기 비교부의 페일신호 및 후속 액티브 신호에 응답하여 상기 데이터 출력경로를 변경하도록 하는 선택신호를 발생하는 구성을 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 서로 다른 제1메모리 블록 및 제2메모리 블록을 적어도 하나이상 구비하는 메모리 셀 어레이와; 상기 제1메모리 블록의 테스트 데이터인 제1데이터와 상기 제2메모리 블록의 테스트 데이터인 제2데이터의 동일성 여부를 판단하여 플래그 신호인 패스신호 또는 페일신호를 출력하는 비교부와; 상기 제1메모리 블록 및 상기 제2메모리 블록 중에서 선택되는 출력대상 메모리 블록과의 데이터 출력 경로를 구성하되, 상기 비교부에서 패스신호가 발생될 때마다 출력대상 메모리 블록을 교대로 선택하여 데이터 출력경로를 구성하는 출력선택부를 구비한다.
상기 비교부 및 상기 출력선택부는, 메모리 모듈에 실장된 상태에서 상기 반도체 메모리 장치를 테스트 하기위한 테스트 회로를 구성하며, 상기 반도체 메모리 장치는, 상기 출력선택부에서 상기 출력대상 메모리 블록을 선택하여 상기 데이터 출력경로 구성하기 위한 선택신호를 발생하는 선택신호 발생부를 더 구비할 수 있다. 또한 상기 선택신호 발생부는 상기 비교부의 페일신호 및 후속 액티브 신호에 응답하여 상기 출력대상 메모리 블록을 교대로 선택하도록 하는 선택신호를 발생하는 구성을 가질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 테스트 방법은, 상기 메모리 블록들 중에서 적어도 두 개의 메모리 블록들을 선택하고, 선택된 메모리 블록들 각각의 테스트 데이터를 비교하고 동일성 여부를 판단하여 플래그 신호인 패스신호 또는 페일신호를 출력하는 단계와; 상기 패스신호 발생시에는 미리 설정된 데이터 출력경로를 유지하고 상기 페일신호 발생시에는 상기 테스트 데이터의 출력대상 메모리 블록을 변경하는 방식으로, 상기 선택된 메모리 블록들 중에서 어느 하나의 출력대상 메모리 블록의 테스트 데이터를 출력하기 위한 데이터 출력경로를 구성하는 단계를 구비한다.
상기 패스신호는 선택된 메모리 블록들 각각의 테스트 데이터가 서로 동일한 경우에 발생되고, 상기 페일신호는 상기 테스트 데이터가 서로 동일하지 않은 경우에 발생될 수 있으며, 상기 데이터 출력경로의 구성은, 상기 데이터 출력경로를 구성하는 메모리 블록을 선택하기 위하여 상기 페일신호에 응답하여 발생되는 선택신호에 응답하여 수행될 수 있다.
상기 선택신호는 후속 액티브 신호 발생시점에 발생될 수 있으며, 상기 테스트 방법은, 상기 반도체 메모리 장치가 인쇄회로기판 실장된 상태로 메모리 모듈을 구성하는 상태에서 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치의 실장테스트 방법은, 미리 선택된 메모리 블록들 각각의 테스트 데이터의 동일성여부에 따라, 출력대상 메모리 블록을 다르게 선택하여 테스트 데이터를 출력하는 것을 특징으로 한다.
본 발명에 따르면, 테스트 오류를 최소화 되는 방지할 수 있으며, 테스트 타임을 줄일 수 있게 된다. 특히 실장 테스트가 가능해진다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 일 실시예에 따른 테스트를 위한 테스트 회로를 구비하는 반도체 메모리 장치의 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는, 메모리 어레이(110)와 테스트회로(120,130)를 구비한다. 상기 테스트 회로는, 비교부(120) 및 출력선택부(130)를 구비한다.
상기 메모리 어레이(110)는 적어도 두 개의 서로 다른 메모리 영역들인 제1메모리 블록(112) 및 제2메모리 블록(114)을 구비한다. 상기 메모리 어레이(110)는 복수개의 메모리 뱅크들을 구비하며, 각각의 메모리 뱅크들 내에 복수의 메모리 블록들을 구비하는 것이 일반적이다. 이는 본발명의 메모리 어레이(110)의 경우에도 마찬가지이다. 다만, 여기서는 설명의 편의를 위해 상기 제1메모리 블록(112) 및 상기 제2메모리 블록(114)만을 도시하고 설명한다.
상기 비교부(120)는 상기 메모리 블록들 중에서 적어도 두 개의 메모리 블록들(예를 들면, 상기 제1메모리 블록(112) 및 상기 제2메모리 블록(114))을 선택하고, 선택된 메모리 블록들(112,114) 각각의 테스트 데이터를 비교하고 동일성 여부를 판단하여 플래그 신호(DS)인 패스신호(P) 또는 페일신호(F)를 출력한다.
상기 출력선택부(130)는 상기 선택된 메모리 블록들 중에서 어느 하나의 메모리 블록을 출력대상 메모리 블록으로 선택하여 데이터 출력경로를 구성한다. 그 리고, 상기 비교부(120)에서 페일신호(F)가 발생될 때마다 상기 출력대상 메모리 블록을 변경하여 상기 데이터 출력경로를 구성한다.
예를 들어, 메모리 블록들 중 제1메모리 블록과 제2메모리 블록에 대한 테스트를 진행하는 경우에, 디폴트로 제1메모리 블록이 출력대상 메모리 블록으로 선택되어 있는 경우, 상기 비교부(120)에서 페일신호(F)가 발생되면, 출력대상메모리 블록을 제2메모리 블록으로 변경하여 데이터 출력 경로를 구성한다. 그러나 상기 비교부(120)에서 패스신호가 인가되는 경우에는, 상기 출력대상 메모리 블록의 변경없이 상기 출력대상 메모리 블록이 그대로 유지되도록 데이터 출력경로를 구성하게 된다.
상기 출력선택부(130)의 데이터 출력경로를 통하여 선택된 메모리 블록의 데이터가 출력된다. 상기 출력선택부(130)에서 출력된 데이터(DOUT)는 일반적인 반도체 메모리 장치의 출력버퍼(미도시)를 통하여 입출력 패드 또는 입출력 핀(DQ)으로 출력될 수 있다.
상기 출력선택부(130)는 멀티플렉서를 이용하여 데이터 출력경로를 구성하는 것이 가능하다. 또한 다른 예로는 각 메모리 블록마다 대응되는 출력버퍼를 별도로 구비한 상태에서, 각 메모리 블록에 대응되는 출력버퍼를 선택하는 방식으로 데이터 출력경로를 구성할 수 있다.
도 3은 도 2의 구성에 선택신호 발생부가 추가된 반도체 메모리 장치의 블록도이다. 따라서 다른 구성은 모두 동일하므로 추가된 선택신호 발생부(140)에 대하서만 추가로 설명하기로 한다.
상기 선택신호 발생부(140)는, 상기 출력선택부(130)에서 상기 출력대상 메모리 블록을 선택하도록 하는 선택신호(A/B)를 발생한다. 상기 선택신호 발생부(140)는 상기 비교부(120)에서 페일신호(F)가 발생될 때마다 상기 데이터 출력경로를 변경할 수 있다. 도 2에서는 상기 페일신호(F)가 직접 상기 출력선택부(130)로 입력되어 상기 출력선택부(130)를 제어하였으나, 도 3에서는 상기 페일신호(F)가 아닌 상기 선택신호(A/B)가 상기 출력선택부(130)로 입력되는 구성을 가진다.
예를 들어. 제1메모리 블록(112)이 출력대상 메모리 블록인 경우에, 페일신호(F)가 발생되면, 상기 출력대상 메모리 블록을 제2메모리 블록(114)으로 변경하기 위한 선택신호(B)를 발생한다. 또한 상기 제2메모리 블록(114)이 출력대상 메모리 블록으로 선택되어 있는 경우에, 상기 비교부(120)에서 페일신호(F)가 발생되면, 상기 제1메모리 블록(112)으로 출력대상 메모리 블록을 변경하기 위한 선택신호(A)를 발생한다. 추가적으로, 페일신호(F)가 발생되어 제2메모리 블록(114)에서 제1메모리 블록(112)으로 출력대상 메모리 블록이 변경된 이후에, 다시 페일 신호(F)가 발생하게 되면, 다시 제1메모리 블록(112)에서 제2메모리 블록(114)으로 출력대상 메모리 블록을 변경하도록 선택신호(B)를 발생한다.
여기서는 테스트를 위해 선택된 메모리 블록이 제1 및 제2메모리 블록(112,114)으로 2개인 경우의 예를 들었지만, 테스트를 위해 선택된 메모리 블록이 3개 이상인 경우에도 순차적으로 출력대상 메모리 블록을 변경하도록 하는 것도 가능할 것이다.
상기 선택신호 발생부(140)는 상기 비교부(120)의 페일신호(F) 뿐 아니라, 상기 페일 신호(F) 발생후에 후속으로 인가되는 후속 액티브 신호(ACT)에 응답하여 상기 선택신호(A/B)를 발생할 수 있다.
다시 말하면, 상기 선택신호(A/B)가 상기 후속액티브 신호(ACT)의 발생까지 딜레이되어 발생되도록 할 수 있다.
이하에서는 테스트를 위해 선택된 메모리 블록이 제1메모리 블록(112) 및 제2메모리 블록(114)로 2개인 경우, 즉 동시에 2개의 메모리 블록을 테스트 하는 경우의 예를 들어 그 구성예 및 동작을 설명하기로 한다. 테스트를 위해 선택된 메모리 블록이 3개 이상인 경우, 즉 3개 이상의 메모리 블록들을 동시에 테스트 하는 경우는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 본 발명의 실시예를 응용하여 구현 가능할 것이다. 또한 이하에서는 한번에 테스트 할 수 있는 데이터의 용량을 4비트로 가정하고 설명하기로 한다. 즉 한번의 패스 또는 페일 신호가 발생하면 4비트의 데이터에 대한 테스트가 수행된 것으로 판단할 수 있다.
도 4는 도 2 및 도 3의 비교부(120)의 구성예를 나타낸 것이다.
도 4에 도시된 바와 같이, 상기 비교부(120)는 XOR 논리회로들(122,123,124,125) 및 OR 논리회로(126)을 구비한다.
상기 XOR 논리회로들(122,123,124,125)은 제1메모리 블록(112)의 데이터(AD0,AD1,AD2,AD3) 및 제2메모리 블록(114)의 데이터(BD0,BD1,BD2,BD3)를 서로 비교하여 동일성 여부를 판단한다.
에러가 없는 경우에는 데이터 'AD0 및 BD0'은 동일한 논리 상태를 가져야 하 며, 'AD1 및 BD1', 'AD2 및 BD2','AD3 및 BD3'은 동일한 논리 상태를 가져야 한다. 따라서, 'AD0 및 BD0' 를 XOR 논리 회로의 입력으로 하면 논리 상태가 서로 동일한 경우에는 '로우' 서로 다른 경우에는 '하이'를 출력하게 된다. 이런 방식으로 제1메모리 블록(112)의 데이터(AD0,AD1,AD2,AD3) 및 제2메모리 블록(114)의 데이터(BD0,BD1,BD2,BD3)를 서로 비교하여 동일성 여부를 판단하게 된다. 이 경우 XOR 논리회로들(122,123,124,125)의 출력신호들 중에서 어느 하나라도 '하이'가 출력되는 경우에는 상기 비교기(120)의 출력인 상기 플래그 신호(DS)가 페일신호(F)가 된다. 또한 상기 XOR 논리회로들(122,123,124,125)의 출력신호 들 모두가 '로우'인 경우에는 상기 비교기(120)의 출력인 상기 플래그 신호(DS)가 패스신호(P)가 된다.
따라서, 페일 신호(F)가 발생되는 경우에는 제1메모리 블록(112)의 데이터(AD0,AD1,AD2,AD3) 및 제2메모리 블록(114)의 데이터(BD0,BD1,BD2,BD3)가 저장된 메모리 셀들 중 적어도 하나에 에러가 있는 것으로 판단하게 된다. 그러나 본 발명에서는 상기 페일신호가 외부로 표시되는 것이 아니어서 상기 페일신호를 통해 페일 발생여부를 외부에서 알 수 없다. 따라서, 상기 출력선택부(130)에 의해 출력대상 메모리 블록이 바뀜으로서 두 개의 메모리 블록들(112,114) 중 적어도 하나의 메모리 블록에서 페일이 발생되었다는 것을 알 수 있게 된다.
상기 비교부(120)의 구성은 XOR 논리회로들, XNOR 논리회로들, AND논리회로들, 및 OR 논리회로들을 포함하여 다양한 논리 회로들 중에서 일부를 선택하여 다양한 방법으로 구현가능하다. 또한 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 이미 알려진 비교회로들을 통하여 구현하는 것도 가능할 것이다.
도 5는 도 3의 선택신호 발생부의 구현예를 나타낸 것이다.
상기 선택신호 발생부(140)는 XOR 논리회로(142), 인버터들(144,145), 및 AND 논리회로들(143,146)을 구비하여 도 5에 도시된 바와 같은 결선 구조를 가진다.
도 5에 도시된 바와 같이, 상기 비교부(120)에서 인가되는 플래그 신호(DS)와 인버터(145)의 출력을 입력으로 하는 XOR 논리회로(142), 상기 XOR 논리회로(142)의 출력을 인버팅하는 인버터(144), 및 상기 인버터(144)의 출력을 입력으로 하는 상기 인버터(145)가 루프(loop)를 형성한다. 이에 따라 상기 비교부(120)에서 인가되는 플래그 신호(DS) 중 페일신호가 인가되기 전까지 즉 패스신호가 인가되는 경우에는 상기 인버터들(144,145)의 출력의 상태는 변화되지 않고 원래의 논리상태를 유지한다. 그러나 상기 비교부(120)에서 인가되는 플래그 신호(DS) 중 페일신호가 인가되면, 상기 인버터들(144,145)의 출력은 서로 반대로 바뀌게 된다.
예를 들어, 상기 인버터(144)의 출력이 '하이'상태, 상기 인버터(145)의 출력이 '로우'인 상태, 및 상기 플래그 신호(DS)는 패스신호 인가상태 즉 '로우'상태를 가지는 경우로 초기값을 가정하자. 이 경우 상기 XOR 논리회로(142)의 출력은 '로우'가 될 것이다. 이 상태에서 상기 플래그 신호(DS)가 '하이'상태로 바뀌면, 즉 페일 신호가 인가되면, 상기 XOR 논리회로(142)의 출력은 '하이'로 바뀌게 되고 이에 따라 상기 인버터(144)의 출력은 '로우', 상기 인버터(145)의 출력은 '하이'로 변화된다.
다른 예로, 상기 인버터(144)의 출력이 '로우'상태, 상기 인버터(145)의 출 력이 '하이'인 상태, 및 상기 플래그 신호(DS)는 패스신호 인가상태 즉 '로우'상태를 가지는 경우로 초기값을 가정하자. 이 경우 상기 XOR 논리회로(142)의 출력은 '하이'가 될 것이다. 이 상태에서 상기 플래그 신호(DS)가 '하이'상태로 바뀌면, 즉 페일 신호가 인가되면, 상기 XOR 논리회로(142)의 출력은 '로우'로 바뀌게 되고 이에 따라 상기 인버터(144)의 출력은 '하이', 상기 인버터(145)의 출력은 '로우'로 변화되게 된다.
상기 인버터(144)의 출력은 AND회로(143)의 입력이 되고, 상기 인버터(145)의 출력은 AND 회로(146)의 입력이 된다. 그리고, 상기 AND회로들(143,146)은 액티브 신호(ACT)를 각각 두 번째의 입력으로 한다. 따라서, 상기 AND 회로들은 상기 액티브 신호가 인가될 때, 즉 액티브 신호가 '하이'상태일때 상기 인버터(144) 및 상기 인버터(145)의 출력을 출력하게 된다. 이에 따라. 상기 액티브 신호가 '하이'상태일 경우에, 상기 인버터(144)의 출력이 '하이'이면 선택신호(A)가 발생되고, 상기 인버터(145)의 출력이 '하이'이면 선택신호(B)가 발생되게 된다. 상기 액티브 신호(ACT)는 상기 페일 신호 발생 후에 최초로 인가되는 액티브 신호가 적용될 수 있을 것이다.
상술한 바와 같이, 본 발명에서는 상기 비교부(120)에서 발생되는 페일신호를 출력대상 메모리 블록의 선택을 위한 선택신호의 발생 기능을 갖도록 하고 있다. 따라서, 종래의 하이임피던스 상태에 의해 발생될 수 있는 유효 데이터의 손실이나 스피드 제한 등의 문제를 극복할 수 있게 된다. 또한 실제로 페일이 발생되지 않았음에도 페일 신호가 발생되는 경우의 문제점을 해결하는 것이 가능해진다.
도 6 내지 도 8은 테스트 동작을 설명하기 위한 표들이다. 이하에서는 도 2내지 도 5에서 설명된 내용을 기본으로 하고, 도 6 내지 도 8의 표들을 참고로 하여 본 발명에 따른 반도체 메모리 장치의 실장 테스트 동작을 설명하기로 한다.
여기서, 출력대상 메모리 블록은 초기값으로 제2메모리 블록(114)으로 설정되어 있다고 가정한다.
도 6은 테스트 결과 모두 패스신호(P)가 발생되는 경우를 나타낸 표이다.
도 6에 도시된 바와 같이, 제1메모리 블록(112) 및 제2메모리 블록(114)의 테스트 결과 모두 패스 신호(P)가 발생되는 경우에는, 상기 제2메모리 블록(114)의 데이터(BD)의 출력을 통하여 페일 발생여부를 확인할 수 있다. 이때 출력대상 메모리 블록은 변경됨이 없이 상기 제2메모리 블록(114)을 유지하게 된다.
이미 설명된 바와 같이, 모두 패스 신호(P)가 발생하였다 하더라도, 실제 실장된 상태의 시스템에서는 안알려진(unknown) 데이터 또는 다른 영역의 데이터에 의해 상기 플래그 신호가 잘못 발생될 여지가 있기 때문이다. 이 경우에도, 상기 제2메모리 블록(114)의 출력 데이터를 통해 페일 여부 또는 페일 영역을 검출할 수 있다.
도 7은 제1메모리 블록(112)의 특정영역(112a)에서 페일이 발생된 경우의 표이다.
도 7에 도시된 바와 같이, 제1메모리 블록(112)의 특정영역(112a)에서 페일이 발생하게 되면 상기 비교부(120)에서 페일신호(F)를 발생하게 된다. 이때는 출력대상 메모리 블록이 제2메모리 블록(114)이므로 우선적으로 제2메모리 블록(114) 의 데이터를 통하여 제2메모리 블록(114)에서 페일이 발생되지 않았음을 확인할 수 있다. 이후 상기 페일 신호(F)에 의해 상기 출력대상 메모리 블록이 다음 액티브 신호 인가시에 제1메모리 블록(112)으로 변경되게 된다. 이에 따라 다음 사이클의 테스트 동작시에 상기 제1메모리 블록(112)의 출력데이터(AD)를 통해 페일 여부 및 페일 영역(120a)을 검출할 수 있게 된다.
도 8은 제2메모리 블록(114)의 특정영역(114a)에서 페일이 발생된 경우의 표이다.
도 8에 도시된 바와 같이, 제2메모리 블록(114)의 특정영역(114a)에서 페일이 발생하게 되면 상기 비교부(120)에서 페일신호(F)를 발생하게 된다. 이때는 출력대상 메모리 블록이 제2메모리 블록(114)이므로 우선적으로 제2메모리 블록(114)의 데이터를 통하여 제2메모리 블록(114)에서 페일이 발생되었는지 여부 및 페일 발생영역(114a)를 검출할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 적어도 두 개의 메모리 블록들을 동시에 테스트 할 수 있어 테스트 타임이 절약된다. 또한, 실장환경에서도 테스트가 가능해지는 장점이 있으며, 테스트 에러를 줄일 수 있는 효과를 가질 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
도 1은 종래의 실장테스트 회로를 포함하는 반도체메모리 장치의 블록도이고,
도 2 및 도 3은 본 발명의 실시예들에 따른 테스트 회로를 포함하는 반도체 메모리 장치의 블록도이고,
도 4는 도 2 및 도 3의 비교부의 구현예를 나타낸 회로도이고,
도 5는 도 3의 선택신호발생부의 구현예를 나타낸 회로도이고,
도 6 내지 도 8은 도 2 내지 도 5의 테스트 동작을 설명하기 위해 나타낸 표들이다.
*도면의 주요 부분에 대한 부호의 설명*
112 : 제1메모리 블록 114 : 제2메모리 블록
120 : 비교부 130 : 출력선택부
140 : 선택신호 발생부

Claims (20)

  1. 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치에서의 테스트 회로에 있어서:
    상기 메모리 블록들 중에서 선택된 적어도 두 개의 메모리 블록들 각각의 테스트 데이터를 비교하고 동일성 여부를 판단하여 플래그 신호인 패스(pass)신호 또는 페일(fail)신호를 출력하는 비교부와;
    상기 선택된 메모리 블록들 중에서 어느 하나의 메모리 블록을 출력대상 메모리 블록으로 선택하여 데이터 출력경로를 구성하되, 상기 비교부에서 페일신호가 발생될 때마다 상기 출력대상 메모리 블록을 변경하여 상기 데이터 출력경로를 구성하는 출력선택부를 구비함을 특징으로 하는 테스트 회로.
  2. 청구항 1에 있어서,
    상기 출력선택부는, 상기 비교부에서 패스신호가 인가되는 경우에는, 상기 출력대상 메모리 블록의 변경없이 상기 출력대상 메모리 블록이 그대로 유지되도록 데이터 출력경로를 구성함을 특징으로 하는 테스트 회로.
  3. 청구항 2에 있어서,
    상기 비교부에서의 동일성 판단을 위해 미리 수행되는 테스트 데이터의 라이트 동작은, 상기 선택된 적어도 두 개의 메모리 블록들에 대해 동시에 수행됨을 특징으로 하는 테스트 회로.
  4. 청구항 2에 있어서,
    상기 반도체 메모리 장치는 제1메모리 블록 및 상기 제1메모리 영역과는 다른 메모리 영역인 제2메모리 블록을 적어도 하나이상 구비함을 특징으로 하는 테스트 회로.
  5. 청구항 4에 있어서,
    상기 비교부는, 상기 제1메모리 블록의 테스트 데이터인 제1데이터와 상기 제2메모리 블록의 테스트 데이터인 제2데이터를 비교하여, 상기 제1데이터와 상기 제2데이터가 동일한 경우에는 패스신호를 발생하고, 상기 제1데이터와 상기 제2데이터가 서로 다른 경우에는 페일신호를 발생함을 특징으로 하는 테스트 회로.
  6. 청구항 5에 있어서,
    상기 비교부는 적어도 하나이상의 XOR 논리회로 및 OR 논리 회로를 구비함을 특징으로 하는 테스트 회로.
  7. 청구항 5에 있어서,
    상기 출력선택부는, 상기 제1데이터 및 제2데이터 중 어느 하나의 데이터를 출력대상 데이터로 하는 데이터 출력경로를 구성하되, 상기 비교부에서 페일 신호가 발생될 때마다 출력대상 데이터를 상기 제1 및 제2데이터 중에서 교대로 선택하여 데이터 출력경로를 구성함을 특징으로 하는 테스트 회로.
  8. 청구항 7에 있어서,
    상기 반도체 메모리 장치는 인쇄회로기판 실장된 상태로 메모리 모듈을 구성하는 반도체 메모리 장치임을 특징으로 하는 테스트회로.
  9. 청구항 2에 있어서,
    상기 테스트회로는, 상기 출력선택부에서 상기 출력대상 메모리 블록을 선택하여 상기 데이터 출력경로 구성하기 위한 선택신호를 발생하는 선택신호 발생부를 더 구비함을 특징으로 하는 테스트회로.
  10. 청구항 9에 있어서,
    상기 선택신호 발생부는 상기 비교부의 페일신호 및 후속 액티브 신호에 응답하여 상기 데이터 출력경로를 변경하도록 하는 선택신호를 발생함을 특징으로 하는 테스트회로.
  11. 반도체 메모리 장치에 있어서:
    서로 다른 제1메모리 블록 및 제2메모리 블록을 적어도 하나이상 구비하는 메모리 셀 어레이와;
    상기 제1메모리 블록의 테스트 데이터인 제1데이터와 상기 제2메모리 블록의 테스트 데이터인 제2데이터의 동일성 여부를 판단하여 플래그 신호인 패스신호 또는 페일신호를 출력하는 비교부와;
    상기 제1메모리 블록 및 상기 제2메모리 블록 중에서 선택되는 출력대상 메모리 블록과의 데이터 출력 경로를 구성하되, 상기 비교부에서 패스신호가 발생될 때마다 출력대상 메모리 블록을 교대로 선택하여 데이터 출력경로를 구성하는 출력선택부를 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 청구항 11에 있어서,
    상기 비교부 및 상기 출력선택부는, 메모리 모듈에 실장된 상태에서 상기 반도체 메모리 장치를 테스트 하기위한 테스트 회로를 구성함을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 11에 있어서,
    상기 반도체 메모리 장치는, 상기 출력선택부에서 상기 출력대상 메모리 블록을 선택하여 상기 데이터 출력경로 구성하기 위한 선택신호를 발생하는 선택신호 발생부를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 13에 있어서,
    상기 선택신호 발생부는 상기 비교부의 페일신호 및 후속 액티브 신호에 응답하여 상기 출력대상 메모리 블록을 교대로 선택하도록 하는 선택신호를 발생함을 특징으로 하는 테스트회로.
  15. 복수개의 메모리 블록들을 구비하는 반도체 메모리 장치의 테스트 방법에 있어서:
    상기 메모리 블록들 중에서 적어도 두 개의 메모리 블록들을 선택하고, 선택 된 메모리 블록들 각각의 테스트 데이터를 비교하고 동일성 여부를 판단하여 플래그 신호인 패스신호 또는 페일신호를 출력하는 단계와;
    상기 패스신호 발생시에는 미리 설정된 데이터 출력경로를 유지하고 상기 페일신호 발생시에는 상기 테스트 데이터의 출력대상 메모리 블록을 변경하는 방식으로, 상기 선택된 메모리 블록들 중에서 어느 하나의 출력대상 메모리 블록의 테스트 데이터를 출력하기 위한 데이터 출력경로를 구성하는 단계를 구비함을 특징으로 하는 테스트 방법.
  16. 청구항 15에 있어서,
    상기 패스신호는 선택된 메모리 블록들 각각의 테스트 데이터가 서로 동일한 경우에 발생되고, 상기 페일신호는 상기 테스트 데이터가 서로 동일하지 않은 경우에 발생됨을 특징으로 하는 테스트 방법.
  17. 청구항 16에 있어서,
    상기 데이터 출력경로의 구성은, 상기 데이터 출력경로를 구성하는 메모리 블록을 선택하기 위하여 상기 페일신호에 응답하여 발생되는 선택신호에 응답하여 수행됨을 특징으로 하는 테스트 방법.
  18. 청구항 17에 있어서,
    상기 선택신호는 후속 액티브 신호 발생시점에 발생됨을 특징으로 하는 테스트 방법.
  19. 청구항 1에 있어서,
    상기 테스트 방법은, 상기 반도체 메모리 장치가 인쇄회로기판 실장된 상태로 메모리 모듈을 구성하는 상태에서 수행됨을 특징으로 하는 테스트 방법.
  20. 반도체 메모리 장치의 실장테스트 방법에 있어서:
    미리 선택된 메모리 블록들 각각의 테스트 데이터의 동일성여부에 따라, 출력대상 메모리 블록을 다르게 선택하여 테스트 데이터를 출력하는 것을 특징으로 하는 실장테스트 방법.
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