KR100673147B1 - 반도체메모리소자의 입출력라인 공유장치 - Google Patents

반도체메모리소자의 입출력라인 공유장치 Download PDF

Info

Publication number
KR100673147B1
KR100673147B1 KR1020050046288A KR20050046288A KR100673147B1 KR 100673147 B1 KR100673147 B1 KR 100673147B1 KR 1020050046288 A KR1020050046288 A KR 1020050046288A KR 20050046288 A KR20050046288 A KR 20050046288A KR 100673147 B1 KR100673147 B1 KR 100673147B1
Authority
KR
South Korea
Prior art keywords
test mode
signal
control signal
output line
input
Prior art date
Application number
KR1020050046288A
Other languages
English (en)
Other versions
KR20060124386A (ko
Inventor
이중호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050046288A priority Critical patent/KR100673147B1/ko
Priority to US11/321,518 priority patent/US7230865B2/en
Publication of KR20060124386A publication Critical patent/KR20060124386A/ko
Application granted granted Critical
Publication of KR100673147B1 publication Critical patent/KR100673147B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

본 발명은 반도체메모리소자의 입출력라인 공유장치에 관한 것으로, 특히 데이터라인신호와 테스트모드신호가 글로벌입출력라인을 공유하고, 테스트모드신호들 상호간에도 입출력라인을 공유할 수 있는 반도체메모리소자의 입출력라인 공유장치에 관한 것이다.
본 발명에 따른 반도체메모리소자의 입출력라인 공유장치는 글로벌입출력라인과, 테스트모드개시신호로부터 테스트모드제어신호를 생성하는 제 1 제어신호발생부와, 테스트모드제어신호에 따라 데이터라인신호와 테스트모드신호 중 선택된 신호를 글로벌입출력라인으로 출력하는 멀티플렉서, 및 테스트모드제어신호에 따라 글로벌입출력라인으로부터 출력된 테스트모드신호를 저장하는 래치부를 포함하는 것을 특징으로 한다.

Description

반도체메모리소자의 입출력라인 공유장치{Input/Output Line Sharing Apparatus of Semiconductor Memory Device}
도 1은 디램(DRAM)의 종류별 글로벌입출력라인의 구성도.
도 2는 본 발명의 실시예에 따른 데이터라인신호와 테스트모드신호를 공유하는 반도체메모리소자의 입출력라인 공유장치의 구성도.
도 3은 도 2의 반도체메모리소자의 입출력라인 공유장치의 동작 타이밍도.
도 4는 본 발명의 실시예에 따른 테스트모드신호들 상호간에 입출력라인을 공유하는 반도체메모리소자의 입출력라인 공유장치의 구성도.
도 5는 도 4의 반도체메모리소자의 입출력라인 공유장치에 있어, 동시에 발생하지 않는(non-concurrent) 방식의 테스트모드 사용시 타이밍도.
도 6은 도 4의 반도체메모리소자의 입출력라인 공유장치에 있어, 동시에 발생하는(concurrent) 방식의 테스트모드의 사용시 타이밍도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 글로벌입출력라인
20 : 제 1 제어신호발생부
30 : 멀티플렉서
40 : 래치부
50 : 제 2 제어신호발생부
60 : 테스트모드멀티플렉서
70 : 테스트모드디멀티플렉서
본 발명은 반도체메모리소자의 입출력라인 공유장치에 관한 것으로, 특히 데이터라인신호와 테스트모드신호가 글로벌입출력라인을 공유하고, 테스트모드신호들 상호간에도 입출력라인을 공유할 수 있는 반도체메모리소자의 입출력라인 공유장치에 관한 것이다.
메모리 장치에 있어서 글로벌입출력라인(global input ouput line)은 주변회로부의 면적을 결정하는 중요한 요소이다.
도 1을 참조하면, 디램(DRAM)의 종류별 글로벌입출력라인의 개수가 도시되어 있다.
글로벌입출력라인의 개수는 내부 프리패치(prefetch) 구조에 따라 결정된다. 만약 SDRAM의 경우 X16구조에서 16개의 입출력라인이 필요하다면, DDR1은 2비트 프리패치구조를 가지므로 32개의 입출력라인이 필요하며, DDR2는 4비트 프리패치 구조를 가지므로 64개의 입출력라인이 필요하고, DDR3는 8비트 프리패치 구조를 가지므로 128개의 입출력라인이 필요하다.
즉 DDR1, DDR2, DDR3로 제품이 변경될수록 이론적으로 글로벌입출력라인의 면적이 두 배씩 증가된다. 따라서 주변회로부의 면적은 신제품으로 갈수록 고속구현을 위해 개수가 늘어나는 글로벌입출력라인에 의해 좌우되게 된다.
그리고 디램에서는 반도체 소자의 신뢰성을 높이기 위해 읽기, 쓰기의 정상동작이외에도 테스트모드 동작이 필요하다. 또한 디램의 패키지 타입이 FBGA로 되어 갈수록 개발시의 분석이 어렵게 되어, 테스트모드 회로의 증가를 더욱 부추기고 있다.
그런데, 종래에는 데이터라인신호와 테스트모드신호가 독립적으로 서로 다른 입출력라인을 사용하여 많은 글로벌입출력라인이 필요하게 되는 문제점이 있었다.
상기 문제점을 해결하기 위하여, 본 발명은 데이터라인신호와 테스트모드신호의 충돌을 방지하면서 데이터라인신호와 테스트모드신호가 글로벌입출력라인을 공유하고, 테스트모드신호들 상호간에도 입출력라인을 공유할 수 있는 반도체메모리소자의 입출력라인 공유장치를 제공하여 글로벌입출력라인의 수를 줄이는데 그 목적이 있다.
본 발명에 따른 반도체메모리소자의 입출력라인 공유장치는 글로벌입출력라인과, 테스트모드개시신호로부터 테스트모드제어신호를 생성하는 제 1 제어신호발생부와, 테스트모드제어신호에 따라 데이터라인신호와 테스트모드신호 중 선택된 신호를 글로벌입출력라인으로 출력하는 멀티플렉서, 및 테스트모드제어신호에 따라 글로벌입출력라인으로부터 출력된 테스트모드신호를 저장하는 래치부를 포함하는 것을 특징으로 한다.
또한 본 발명에 따른 반도체메모리소자의 입출력라인 공유장치는 글로벌입출력라인과, 테스트모드개시신호로부터 테스트모드제어신호를 생성하는 제 1 제어신호발생부와, 테스트모드제어신호에 따라 데이터라인신호와 테스트모드신호 중 선택된 신호를 글로벌입출력라인으로 출력하는 멀티플렉서와, 테스트모드제어신호에 따라 글로벌입출력라인으로부터 출력된 테스트모드신호를 저장하는 래치부와, 테스트모드개시신호로부터 공유제어신호를 생성하는 제 2 제어신호발생부, 및 공유제어신호에 따라 테스트모드신호그룹 중 선택된 신호를 테스트모드신호로 출력하는 테스트모드멀티플렉서를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 데이터라인신호와 테스트모드신호를 공유하는 반도체메모리소자의 입출력라인 공유장치의 구성도이다.
도 2의 반도체메모리소자의 입출력라인 공유장치는 글로벌입출력라인(10), 테스트모드개시신호(TMRS)로부터 테스트모드제어신호(TSET_pulse)를 생성하는 제 1 제어신호발생부(20), 테스트모드제어신호(TSET_pulse)에 따라 데이터라인신호(DATAi)와 테스트모드신호(TMi) 중 선택된 신호를 글로벌입출력라인(10)으로 출력하는 멀티플렉서(30), 및 테스트모드제어신호(TSET_pulse)에 따라 글로벌입출력라인(10)으로부터 출력된 테스트모드신호(TMi)를 저장하는 래치부(40)로 구성된다.
제 1 제어신호발생부(20)는 테스트모드개시신호(TMRS)로부터 테스트모드세트 신호(TSET)를 생성하고, 테스트모드세트신호(TSET)로부터 펄스신호인 테스트모드제어신호(TSET_pulse)를 생성한다.
멀티플렉서(30)는 테스트모드제어신호(TSET_pulse)에 따라 데이터라인신호(DATAi)와 테스트모드신호(TMi) 중 선택된 신호를 글로벌입출력라인(10)으로 출력한다.
래치부(40)는 테스트모드제어신호(TSET_pulse)에 따라 글로벌입출력라인(10)으로부터 출력된 테스트모드신호(TMi)를 저장한다.
도 3은 도 2의 반도체메모리소자의 입출력라인 공유장치의 동작 타이밍도이다.
도 3을 참조하여 도 2의 반도체메모리소자의 입출력라인 공유장치의 동작을 설명하면 다음과 같다.
먼저 테스트모드에 진입하는 경우에, 제 1 제어신호발생부(20)는 테스트모드개시신호(TMRS)가 세 번 뜨면 테스트모드세트신호(TSET)를 인에이블시키고, 테스트모드세트신호(TSET)의 상승에지(rising edge)를 검출하여 펄스신호인 테스트모드제어신호(TSET_pulse)를 발생시킨다.
테스트모드제어신호(TSET_pulse)가 하이레벨이 되면 멀티플렉서(30)를 통해 테스트모드신호(TMi)가 글로벌입출력라인(10)으로 출력된다.
또 테스트모드제어신호(TSET_pulse)가 하이레벨이 되면 래치부(40)에서는 글로벌입출력라인(10)에 실린 테스트모드신호(TMi)가 전달되어 저장된다.
테스트모드제어신호(TSET_pulse)가 로우레벨로 떨어지면 멀티플렉서(30)는 데이터라인신호(DATAi)를 글로벌입출력라인(10)으로 출력하고, 따라서 데이터의 읽고, 쓰는 동작이 정상적으로 이루어진다.
테스트모드를 종료하는 경우에, 제 1 제어신호발생부(20)는 테스트모드개시신호(TMRS)가 뜨면 테스트모드세트신호(TSET)를 디스에이블시키고, 테스트모드세트신호(TSET)의 하강에지(falling edge)를 검출하여 펄스신호인 테스트모드제어신호(TSET_pulse)를 발생시킨다.
테스트모드세트신호(TSET)가 디스에이블된 후 테스트모드제어신호(TSET_pulse)가 로우레벨로 떨어지면 멀티플렉서(30)는 테스트모드신호(TMi)를 글로벌입출력라인(10)과 차단하게된다.
테스트모드가 아닌 정상 동작시에는 테스트모드제어신호(TSET_pulse)가 항상 로우레벨이므로 멀티플렉서(30)는 데이터라인신호(DATAi)를 글로벌입출력라인(10)으로 출력하고, 따라서 데이터의 읽고, 쓰는 동작이 정상적으로 이루어진다.
도 4는 본 발명의 바람직한 실시예에 따른 테스트모드신호들 상호간에 입출력라인을 공유하는 반도체메모리소자의 입출력라인 공유장치의 구성도이다.
도 4에서는 두 개의 그룹으로 나누어 테스트모드신호들을 공유하는 경우에 대한 예를 나타내고 있으며, 네 개 이상의 그룹으로 나누는 경우에도 쉽게 확장가능하다.
도 4의 반도체메모리소자의 입출력라인 공유장치는 글로벌입출력라인(10), 테스트모드개시신호(TMRS)로부터 테스트모드제어신호(TSET_pulse)를 생성하는 제 1 제어신호발생부(20), 테스트모드제어신호(TSET_pulse)에 따라 데이터라인신호 (DATAi)와 테스트모드신호(TMi) 중 선택된 신호를 글로벌입출력라인(10)으로 출력하는 멀티플렉서(30), 테스트모드제어신호(TSET_pulse)에 따라 글로벌입출력라인(10)으로부터 출력된 테스트모드신호(TMi)를 저장하는 래치부(40), 테스트모드개시신호(TMRS)로부터 공유제어신호(TSET_F1, TSET_F2)를 생성하는 제 2 제어신호발생부(50), 공유제어신호(TSET_F1, TSET_F2)에 따라 테스트모드신호그룹(TM2n, TM2n+1) 중 선택된 신호를 테스트모드신호(TMi)로 출력하는 테스트모드멀티플렉서(60), 및 공유제어신호(TSET_F1, TSET_F2)에 따라 래치부(40)의 출력신호를 테스트모드신호그룹(TM2n, TM2n +1) 중 선택된 신호로 출력하는 테스트모드디멀티플렉서(70)로 구성된다.
여기에서 글로벌입출력라인(10), 제 1 제어신호발생부(20), 멀티플렉서(30) 및 래치부(40)는 도 2의 구성과 동일하므로 설명을 생략한다.
제 2 제어신호발생부(50)는 테스트모드개시신호(TMRS)로부터 공유제어신호(TSET_F1, TSET_F2)를 생성한다.
테스트모드멀티플렉서(60)는 공유제어신호(TSET_F1, TSET_F2)에 따라, 테스트모드신호그룹(TM2n, TM2n+1) 중 선택된 신호를 테스트모드신호(TMi)로 출력한다.
테스트모드디멀티플렉서(70)는 공유제어신호(TSET_F1, TSET_F2)에 따라 래치부(40)의 출력신호를 테스트모드신호그룹(TM2n, TM2n +1) 중 선택된 신호로 출력한다.
도 5 내지 6은 도 4의 반도체메모리소자의 입출력라인 공유장치의 동작 타이밍도이다.
도 5 내지 6을 참조하여 도 4의 반도체메모리소자의 입출력라인 공유장치의 동작을 설명하면 다음과 같다.
먼저 공유를 위해 전체 테스트모드신호들을 원하는 개수의 그룹으로 나눈다.
만약 테스트모드신호의 개수가 40개이고 두 개의 그룹으로 나누는 경우, 테스트모드신호라인은 신호라인 20개와 제어라인 2개의 22개로 줄어든다.
또한 네 개의 그룹으로 나누는 경우, 테스트모드신호라인은 신호라인 10개와 제어라인 4개의 14개로 줄어든다.
이하에서는 두 개의 그룹으로 나누는 경우를 예를 들어 설명한다.
도 5를 참조하면, 동시에 발생하지 않는(non-concurrent) 방식의 테스트모드 사용시 타이밍도가 도시되어 있다. 동시에 발생하지 않는 방식이란 공유되는 신호들이 한 번에 하나씩만 인에이블되는 방식을 말한다.
먼저 TM2n에 대한 테스트모드에 진입하는 경우, 테스트모드개시신호(TMRS)가 세 번 뜨면 테스트모드세트신호(TSET)가 인에이블되고, 테스트모드신호인 TM2n이 인에이블된다.
TM2n이 발생하면 제 2 제어신호발생기(50)는 공유제어신호인 TSET_F1을 하이레벨에서 로우레벨로 바꾸고, 이 신호에 의해 테스트모드멀티플렉서(60)는 TM2n을 테스트모드신호(TMi)로 출력한다.
또 공유제어신호 TSET_F1에 의해 테스트모드디멀티플렉서(70)는 테스트모드 신호(TMi)를 TM2n으로 출력한다.
TM2n에 대한 테스트모드가 종료하는 경우, 테스트모드개시신호(TMRS)가 뜨면 테스트모드세트신호(TSET)가 디스에이블되고, 테스트모드개시신호(TMRS)가 세 번 뜨면 테스트모드신호인 TM2n이 디스에이블된다.
TM2n이 디스에이블되면 제 2 제어신호발생기(50)는 TSET_F1을 로우레벨에서 하이레벨로 바꾼다. 따라서 TM2n은 더이상 테스트모드신호(TMi)로 출력되지 않는다.
TM2n에 대한 테스트모드가 종료된 후 TM2n +1에 대한 테스트모드에 진입할 수 있고, 그 과정은 공유제어신호인 TSET_F2가 사용되는 것을 제외하고는 TM2n에 대한 테스트모드와 동일하다.
도 6을 참조하면 동시에 발생하는(concurrent) 방식의 테스트모드의 사용시 타이밍도가 도시되어 있다. 동시에 발생하는 방식이란 공유되는 신호들이 동시에 여러 개가 인에이블될 수 있는 방식을 말한다.
먼저 TM2n에 대한 테스트모드에 진입하는 경우, 테스트모드개시신호(TMRS)가 세 번 뜨면 테스트모드세트신호(TSET)가 인에이블되고, 테스트모드신호인 TM2n이 인에이블된다.
TM2n이 발생하면 제 2 제어신호발생기(50)는 공유제어신호인 TSET_F1을 하이레벨에서 로우레벨로 바꾸고, 이 신호에 의해 테스트모드멀티플렉서(60)는 TM2n을 테스트모드신호(TMi)로 출력한다.
TM2n이 인에이블되어 있는 상태에서 연속하여 TM2n+1이 인에이블되면 제 2 제어신호발생기(50)는 공유제어신호인 TSET_F2를 하이레벨에서 로우레벨로 바꾸고, 이 신호에 의해 테스트모드멀티플렉서(60)는 TM2n +1을 테스트모드신호(TMi)로 출력한다.
TM2n 및 TM2n +1에 대한 테스트모드가 종료하는 경우, 테스트모드개시신호(TMRS)가 뜨면 테스트모드세트신호(TSET)가 디스에이블되고, 테스트모드개시신호(TMRS)가 세 번 뜨면 테스트모드신호인 TM2n 및 TM2n +1이 디스에이블된다.
TM2n 및 TM2n +1이 디스에이블되면 제 2 제어신호발생기(50)는 TSET_F1 및 TSET_F2를 로우레벨에서 하이레벨로 바꾸고, 테스트모드는 종료된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
본 발명에 따른 반도체메모리소자의 입출력라인 공유장치는 데이터라인신호와 테스트모드신호의 충돌을 방지하면서 데이터라인신호와 테스트모드신호가 글로벌입출력라인을 공유하고, 테스트모드신호들 상호간에도 입출력라인을 공유할 수 있는 반도체메모리소자의 입출력라인 공유장치를 제공하여 글로벌입출력라인의 수를 줄임으로써 주변회로부의 면적을 줄일 수 있다.

Claims (4)

  1. 글로벌입출력라인;
    테스트모드개시신호로부터 테스트모드제어신호를 생성하는 제 1 제어신호발생부;
    상기 테스트모드제어신호에 따라 데이터라인신호와 테스트모드신호 중 선택된 신호를 상기 글로벌입출력라인으로 출력하는 멀티플렉서; 및
    상기 테스트모드제어신호에 따라 상기 글로벌입출력라인으로부터 출력된 상기 테스트모드신호를 저장하는 래치부를 포함하는 것을 특징으로 하는 반도체메모리소자의 입출력라인 공유장치.
  2. 글로벌입출력라인;
    테스트모드개시신호로부터 테스트모드제어신호를 생성하는 제 1 제어신호발생부;
    상기 테스트모드제어신호에 따라 데이터라인신호와 테스트모드신호 중 선택된 신호를 상기 글로벌입출력라인으로 출력하는 멀티플렉서;
    상기 테스트모드제어신호에 따라 상기 글로벌입출력라인으로부터 출력된 상기 테스트모드신호를 저장하는 래치부;
    상기 테스트모드개시신호로부터 공유제어신호를 생성하는 제 2 제어신호발생부; 및
    상기 공유제어신호에 따라 테스트모드신호그룹 중 선택된 신호를 상기 테스트모드신호로 출력하는 테스트모드멀티플렉서를 포함하는 것을 특징으로 하는 반도체메모리소자의 입출력라인 공유장치.
  3. 제 2 항에 있어서,
    상기 공유제어신호에 따라 상기 래치부의 출력신호를 상기 테스트모드신호그룹 중 선택된 신호로 출력하는 테스트모드디멀티플렉서를 더 포함하는 것을 특징으로 하는 반도체메모리소자의 입출력라인 공유장치.
  4. 제 3 항에 있어서, 상기 제 2 제어신호발생부는 상기 테스트모드개시신호로부터 제 1 공유제어신호와 제 2 공유제어신호를 출력하고, 상기 테스트모드멀티플렉서는 상기 제 1 공유제어신호 및 상기 제 2 공유제어신호에 따라 제 1 테스트모드신호그룹과 제 2 테스트모드신호그룹 중 선택된 신호를 상기 테스트모드신호로 출력하고, 상기 테스트모드디멀티플렉서는 상기 제 1 공유제어신호 및 상기 제 2 공유제어신호에 따라 상기 래치부의 출력신호를 상기 제 1 테스트모드신호그룹과 상기 제 2 테스트모드신호그룹 중 선택된 신호로 출력하는 것을 특징으로 하는 반도체메모리소자의 입출력라인 공유장치.
KR1020050046288A 2005-05-31 2005-05-31 반도체메모리소자의 입출력라인 공유장치 KR100673147B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050046288A KR100673147B1 (ko) 2005-05-31 2005-05-31 반도체메모리소자의 입출력라인 공유장치
US11/321,518 US7230865B2 (en) 2005-05-31 2005-12-30 Input/output line sharing apparatus of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050046288A KR100673147B1 (ko) 2005-05-31 2005-05-31 반도체메모리소자의 입출력라인 공유장치

Publications (2)

Publication Number Publication Date
KR20060124386A KR20060124386A (ko) 2006-12-05
KR100673147B1 true KR100673147B1 (ko) 2007-01-22

Family

ID=37463155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050046288A KR100673147B1 (ko) 2005-05-31 2005-05-31 반도체메모리소자의 입출력라인 공유장치

Country Status (2)

Country Link
US (1) US7230865B2 (ko)
KR (1) KR100673147B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100798796B1 (ko) * 2006-05-16 2008-01-29 주식회사 하이닉스반도체 글로벌 라인의 수를 감소시킨 메모리 장치
KR100931023B1 (ko) 2007-11-02 2009-12-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR101062845B1 (ko) 2010-03-31 2011-09-07 주식회사 하이닉스반도체 글로벌 라인 제어회로

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404055A (en) * 1993-09-01 1995-04-04 Lattice Semiconductor Corporation Input routing pool
US5883849A (en) * 1997-06-30 1999-03-16 Micron Technology, Inc. Method and apparatus for simultaneous memory subarray testing
US6255847B1 (en) * 1998-05-21 2001-07-03 Lattice Semiconductor Corporation Programmable logic device
JP3964593B2 (ja) * 2000-02-24 2007-08-22 富士通株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR20060124386A (ko) 2006-12-05
US20060268637A1 (en) 2006-11-30
US7230865B2 (en) 2007-06-12

Similar Documents

Publication Publication Date Title
KR100770749B1 (ko) 셀프 테스트 기능을 추가한 메모리 컨트롤러 및 이를이용한 방법
US7995403B2 (en) Semiconductor integrated circuit with data bus inversion function
KR100211609B1 (ko) 이중에지 클록을 사용한 집적회로 소자 검사방법
US8356214B2 (en) Internal signal monitoring device in semiconductor memory device and method for monitoring the same
KR20090012499A (ko) 실장테스트회로를 구비하는 반도체 메모리 장치 및실장테스트방법
KR970023464A (ko) 테스트 회로가 설치된 반도체 메모리
KR100673147B1 (ko) 반도체메모리소자의 입출력라인 공유장치
US20060107142A1 (en) Semiconductor integrated circuit
US8441832B2 (en) Semiconductor device and test method thereof
US9520203B2 (en) Semiconductor memory device for performing both of static test and dynamic test during wafer burn-in test and method for operating the same
JP4558648B2 (ja) 試験装置
US7336558B2 (en) Semiconductor memory device with reduced number of pads
KR0135231B1 (ko) 고속 테스트 기능을 갖는 메모리 소자
JP2003196996A (ja) 集積回路メモリの冗長列試験システムおよび方法
KR100459727B1 (ko) 이종의 신호를 하나의 핀을 통하여 내부 회로로 인가할 수있는 집적 회로 장치 및 방법
KR100821571B1 (ko) 반도체 메모리 장치를 위한 입력 데이터 생성 장치
JP2007287218A (ja) メモリインターフェース回路及びメモリ試験装置
KR20110073966A (ko) 반도체 메모리 장치
JP2006277821A (ja) 半導体集積回路
KR100537115B1 (ko) 반도체 기억 장치
US7418638B2 (en) Semiconductor memory device and method for testing memory cells using several different test data patterns
KR20080089015A (ko) 테스트 코드롬을 구비한 반도체 메모리 장치
KR100830959B1 (ko) 낸드 플래쉬 메모리 소자의 테스트 장치
US20050144525A1 (en) Method to test memories that operate at twice their nominal bandwidth
US9984764B2 (en) Semiconductor memory apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111221

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee