KR20110073966A - 반도체 메모리 장치 - Google Patents

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KR20110073966A KR1020090130782A KR20090130782A KR20110073966A KR 20110073966 A KR20110073966 A KR 20110073966A KR 1020090130782 A KR1020090130782 A KR 1020090130782A KR 20090130782 A KR20090130782 A KR 20090130782A KR 20110073966 A KR20110073966 A KR 20110073966A
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Abstract

본 발명의 반도체 메모리 장치는 제 1 글로벌 입출력 라인 및 제 2 글로벌 입출력 라인을 가진 반도체 메모리 장치로서, 상기 제 1 글로벌 입출력 라인 및 상기 제 2 글로벌 입출력 라인과 데이터 입출력 패드 사이에 연결된 경로 변경부를 포함하고 상기 경로 변경부를 이용하여 노멀 모드 시 뱅크 내부 데이터를 출력하고 테스트 결과 출력 모드 시 테스트 결과를 출력한다.
글로벌 입출력 라인, 테스트 모드, 경로 변경

Description

반도체 메모리 장치 {Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 복수의 글로벌 입출력 라인을 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 동작은 데이터 저장 장소인 셀에 데이터를 쓰고 그 데이터를 읽는 것으로 이루어진다. 데이터를 쓰고 읽기 위해 입력, 출력되는 데이터 라인을 입출력 라인이라고 한다. 입출력 라인은 그 위치에 따라 세그먼트 입출력 라인(Segment IO), 로컬 입출력 라인(Local IO), 글로벌 입출력 라인(Global IO, GIO)등으로 불려진다.
글로벌 입출력 라인(Global IO, GIO)은 뱅크(Bank)들과 데이터 패드(DQ)사이에 입출력되는 데이터가 인가되는 데이터 라인이며 각 뱅크(Bank)는 글로벌 입출력 라인(GIO)을 공유한다.
반도체 메모리 장치의 테스트 모드 시, 어떤 목적에 의한 메모리 내부 테스트 후, 그 결과는 데이터 패드로 내보내진다. 이때 일반 리드 명령이 아닌 다른 명령을 통해 테스트 결과가 출력 되게 되는데 일반 리드 명령을 하게 되면 테스트 결과가 출력되는 것이 아니라 리드 명령에 해당하는 어드레스의 반도체 메모리 장치 내부 데이터가 출력되기 때문이다. 그러므로 테스트 결과를 출력하기 위해선 테스트 결과를 출력하기 위한 추가 명령이 필요해진다.
본 발명은 분리된 글로벌 입출력 라인을 이용하여 테스트 모드의 결과를 일반 리드 명령으로 출력할 수 있는 반도체 메모리 장치를 제공하는 데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 제 1 글로벌 입출력 라인 및 제 2 글로벌 입출력 라인을 가진 반도체 메모리 장치로서, 상기 제 1 글로벌 입출력 라인 및 상기 제 2 글로벌 입출력 라인과 데이터 입출력 패드 사이에 연결된 경로 변경부를 포함하고 상기 경로 변경부를 이용하여 노멀 모드 시 뱅크 내부 데이터를 출력하고 테스트 결과 출력 모드 시 테스트 결과를 출력한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
본 발명에 따른 반도체 메모리 장치는 두 개의 글로벌 입출력 라인(제 1 글로벌 입출력 라인(GIO1) 및 제 2 글로벌 입출력 라인(GIO2))이 적용되어 있다. 각각의 상기 글로벌 입출력 라인에는 최소 하나 이상의 뱅크들이 연결되어 있으며 상기 각 뱅크들은 해당하는 상기 글로벌 입출력 라인을 공유한다. 예를 들어 뱅크가 8개가 있을 때, 4개의 뱅크는 상기 제 1 글로벌 입출력 라인을 공유하고, 다른 4개의 뱅크는 상기 제 2 글로벌 입출력 라인을 공유한다.
도시된 것처럼 도 1은 경로 변경부(100)를 포함한다.
상기 경로 변경부(100)는 제 1 글로벌 입출력 라인(GIO1)을 통해 제 1 뱅크(Bank 1)와 연결되어 있고 제 2 글로벌 입출력 라인(GIO2)을 통해 제 2 뱅크(Bank2)와 연결되어 있다. 또한 상기 경로 변경부(100)는 데이터 입출력 패드(DQ)와 연결되어 있다.
위에서 설명한 것처럼 상기 제 1 뱅크(Bank1) 및 상기 제 2 뱅크(Bank2)는 각각 상기 제 1 글로벌 입출력 라인(GIO1) 및 상기 제 2 글로벌 입출력 라인(GIO2)을 공유하는 적어도 한 개 이상의 뱅크들이다.
상기 경로 변경부(100)는 프리 라인 선택 신호(pL_sel) 및 모드 선택 신호(Mode_sel)를 입력 받아 동작 모드에 따라 상기 제 1 글로벌 입출력 라인(GIO1) 또는 상기 제 2 글로벌 입출력 라인(GIO2)을 상기 데이터 입출력 패드(DQ)와 연결한다.
상기 제 1 글로벌 입출력 라인(GIO1)은 상기 제 1 뱅크(Bank1)와 상기 경로 변경부(100)을 연결하고 있어 상기 제 1 뱅크(Bank1)에 대한 리드 명령 시 상기 제 1 뱅크(Bank1)의 데이터를 상기 경로 변경부(100)로 전달한다.
상기 제 2 글로벌 입출력 라인(GIO2)은 상기 제 2 뱅크(Bank2)와 상기 경로 변경부(100)을 연결하고 있다. 또한 상기 제 2 글로벌 입출력 라인(GIO2)에는 테스트 결과(Data_test)가 출력되어야 하는 테스트 결과 출력 모드 시 테스트 결과(Data_test)가 인가된다. 상기 제 2 뱅크(Bank2)에 대한 리드 명령 시 상기 제 2 뱅크(Bank2)의 데이터를 상기 경로 변경부(100)로 전달하고 상기 테스트 결과 출력 모드 시 상기 테스트 결과(Data_test)를 상기 경로 변경부(100)로 전달한다.
도 1에서 제시된 반도체 메모리 장치는 일반적인 출력 동작을 하는 노멀 모드 또는 테스트 결과(Data_test)를 출력하는 테스트 결과 출력 모드로 동작하게 된다. 상기 두 모드는 입력되는 상기 모드 선택 신호(Mode_sel)에 의해 결정된다.
상기 모드 선택 신호(Mode_sel)는 하이(High) 또는 로우(Low)레벨 신호를 가지는 신호이다. 상기 경로 변경부(100)는 상기 모드 선택 신호(Mode_sel)가 하이(High) 레벨일 때 상기 테스트 결과 출력 모드로서 동작하고 상기 모드 선택 신호(Mode_sel)가 로우(Low) 레벨일 때 상기 노멀 모드로서 동작한다.
상기 프리 라인 선택 신호(pL_sel)는 하이(High) 또는 로우(Low)레벨 신호를 가지는 신호이다. 상기 프리 라인 선택 신호는 상기 제 1 뱅크(Bank1)에 대한 리드 명령이 들어오면 로우(Low) 레벨, 상기 제 2 뱅크(Bank2)에 대한 리드 명령이 들어오면 하이(High) 레벨로 인가된다.
도 1에서 제시된 반도체 메모리 장치는 상기 노멀 모드 시 다음과 같이 동작한다. 예를 들어 상기 제 1 뱅크(Bank1)에 대한 리드 명령이 들어오면 상기 프리 라인 선택 신호(pL_sel)가 로우(Low) 레벨로 인가되고 상기 경로 변경부(100)는 상기 제 1 글로벌 입출력 라인(GIO1)을 상기 데이터 입출력 패드(DQ)와 연결한다. 상기 제 1 글로벌 입출력 라인(GIO1)은 상기 제 1 뱅크(Bank1)와 연결되어 있기 때문에 상기 리드 명령에 의해 상기 제 1 뱅크(Bank1)로부터 출력된 데이터가 상기 제 1 글로벌 입출력 라인(GIO1) 및 상기 경로 변경부(100)를 통해 상기 데이터 입출력 패드(DQ)로 출력된다. 상기 제 2 뱅크(Bank2)에 대한 리드 명령이 들어오면 상기 프리 라인 선택 신호(pL_sel)가 하이(High) 레벨로 인가되고 상기 경로 변경부(100)는 상기 제 2 글로벌 입출력 라인(GIO2)을 상기 데이터 입출력 패드(DQ)와 연결한다. 상기 제 2 글로벌 입출력 라인(GIO2)은 상기 제 2 뱅크(Bank2)와 연결되어 있기 때문에 상기 리드 명령에 의해 상기 제 2 뱅크(Bank2)로부터 출력된 데이터가 제 2 글로벌 입출력 라인(GIO2) 및 상기 경로 변경부(100)를 거쳐 상기 데이터 입출력 패드(DQ)로 출력된다. 상기 노멀 모드에서는 테스트 결과(Data_test)가 상기 제 2 글로벌 입출력 라인(GIO2)에 인가되지 않기 때문에 상기 제 2 글로벌 입출력 라인(GIO2)에서 상기 제 2 뱅크(Bank2)로부터 출력된 데이터와 상기 테스트 결과(Data_test)가 충돌하는 상황은 발생 하지 않는다.
도 1에서 제시된 반도체 메모리 장치는 상기 테스트 결과 출력 모드 시 다음과 같이 동작한다. 상기 테스트 결과 출력 모드에서 테스트 결과(Data_test)는 상기 제 2 글로벌 입출력 라인(GIO2)에 인가된다. 상기 테스트 결과(Data_test)를 출력하기 위해 상기 제 1 뱅크(Bank)에 대한 리드 명령이 들어오게 된다. 상기 테스트 결과 출력 모드에서는 상기 제 2 뱅크(Bank2)에 대한 리드 명령이 들어오지 않음으로써 상기 제 2 뱅크(Bank2)로부터 데이터가 출력되지 않아 상기 제 2 글로벌 입출력 라인(GIO2)에서 상기 제 2 뱅크(Bank2)의 데이터와 인가된 상기 테스트 결과(Data_test)가 충돌하지 않게 된다. 상기 테스트 결과(Data_test)를 출력하기 위해 상기 제 1 뱅크(Bank1)에 대한 리드 명령이 들어오게 되면 상기 프리 라인 선택 신호(pL_sel)는 로우(Low) 레벨로 인가되고 상기 제 2 글로벌 입출력 라인(GIO2)을 상기 데이터 입출력 패드(DQ)에 연결함으로써 상기 제 2 글로벌 입출력 라인(GIO2) 에 인가되었던 상기 테스트 결과(Data_test)를 상기 데이터 입출력 패드(DQ)로 출력하게 된다. 위에서 설명한 것처럼 상기 테스트 결과 출력 모드 시에는 상기 제 2 뱅크(Bank2)에 대한 리드 명령이 들어오지 않기 때문에 상기 프리 라인 선택 신호(pL_sel)가 하이(High)레벨인 경우는 없다.
상기 경로 변경부(100)는 노멀 모드 시 상기 제 1 뱅크(Bank1) 또는 상기 제 2 뱅크(Bank2)에 대한 리드 명령에 따라 상기 제 1 글로벌 입출력 라인(GIO1) 또는 상기 제 2 글로벌 입출력 라인(GIO2)을 상기 데이터 입출력 패드(DQ)에 연결하여 각 뱅크의 내부 데이터를 상기 데이터 입출력 패드(DQ)로 출력하게 된다. 또한 테스트 모드 시 테스트 결과(Data_test)를 출력 하기 위해 상기 제 1 뱅크(Bank1)에 대한 리드명령을 받아 상기 제 2 글로벌 입출력 라인(GIO2)을 상기 데이터 입출력 패드(DQ)에 연결하여 상기 제 2 글로벌 입출력 라인(GIO2)에 인가된 상기 테스트 결과 (Data_test)를 상기 데이터 입출력 패드(DQ)로 출력하게 된다.
도 1에서 제시된 신호들의 하이(High) 또는 로우(Low)레벨은 동작 설명의 편의를 위해 예시된 것으로서 본 발명은 당업자의 의도에 따라 하이(High) 또는 로우(Low)레벨을 바꿔서 적용하거나, 하이(High) 펄스 또는 로우(Low) 펄스 신호를 사용하거나, 하이(High) 또는 로우(Low)레벨의 디지털 신호가 아닌 아날로그 신호로써도 동일하게 적용될 수 있다.
도 2은 도 1에서 제시된 경로 변경부(100)의 더 상세한 블록도이다.
도 2에서 제시된 상기 경로 변경부(100)는 모드 라인 결정부(110) 및 라인 연결부(120)을 포함한다.
상기 모드 라인 결정부(110)는 상기 프리 라인 선택 신호(pL_sel) 및 상기 모드 선택 신호(Mode_sel)를 입력 받아 라인 선택 신호(L_sel)를 출력한다.
상기 모드 라인 결정부(110)는 상기 모드 선택 신호(Mode_sel)에 따라 상기 경로 변경부(100)의 동작 모드를 결정하고 결정된 상기 동작 모드와 상기 프리 라인 선택 신호(pL_sel)의 조합에 따라 상기 라인 선택 신호(L_sel)를 출력하게 된다.
상기 라인 연결부(120)는 상기 라인 선택 신호(L_sel)를 받아 상기 라인 선택 신호(L_sel)에 따라 상기 제 1 글로벌 입출력 라인(GIO1) 또는 상기 제 2 글로벌 입출력 라인(GIO2) 중 하나를 상기 데이터 입출력 패드(DQ)에 연결한다.
도 3은 도 1 및 도 2에서 제시된 반도체 메모리 장치의 일 실시예로 구성된 상세한 회로도이다.
도 3에서 제시된 상기 경로 변경부(100)는 도 2처럼 상기 모드 라인 결정부(110) 및 상기 라인 연결부(120)를 포함한다.
상기 모드 라인 결정부(110)는 서로 직렬 연결된 1개의 노어(NOR) 게이트 회로(NR1) 및 2개의 낫(NOT) 게이트 회로(IV1, IV2)를 포함한다. 각각 제 1 노어 게이트 회로(NR1), 제 1 낫 게이트 회로(IV1), 및 제 2 낫 게이트 회로(IV2)라고 칭한다. 상기 모드 라인 결정부(110)는 상기 프리 라인 선택 신호(pL_sel) 및 상기 모드 선택 신호(Mode_sel)를 입력 받아 상기 라인 연결부(120)에 제 1 라인 선택 신호(L_sel1) 및 제 2 라인 선택 신호(L_sel2)를 출력한다.
상기 모드 라인 결정부(110)에 인가되는 상기 프리 라인 선택 신호(pL_sel) 및 상기 모드 선택 신호(Mode_sel)는 상기 제 1 노어 게이트 회로(NR1)로 입력된다. 입력된 두 신호는 상기 제 1 노어 게이트 회로(NR1)의 노어(NOR)연산을 통해 제 1 노드(n1)에 인가된다. 상기 제 1 노드(n1)에 인가된 신호는 상기 제 1 낫 게이트 회로(IV1) 와 상기 제 2 낫 게이트 회로(IV2)를 거치게 되고 각각 상기 제 2 노드(n2)에 제 2 라인 선택 신호(L_sel2)가, 제 3 노드(n3)에 상기 제 1 라인 선택 신호(L_sel1)가 인가된다. 상기 제 1 라인 선택 신호(L_sel1)는 상기 제 2 라인 선택 신호(L_sel2)가 상기 제 2 낫 게이트 회로(IV2)를 거쳐서 인가되는 신호이므로 상기 제 1 라인 선택 신호(L_sel1)와 상기 제 2 라인 선택 신호(L_sel2)는 서로 반전된 값을 가지고 있다.
상기 라인 연결부(120)는 3개의 낸드(NAND) 게이트를 포함한다. 각각 제 1 낸드 게이트 회로(ND1), 제 2 낸드 게이트 회로(ND2), 제 3 낸드 게이트 회로(ND3)라고 칭한다. 상기 라인 연결부(120)는 상기 제 1 라인 선택 신호(L_sel1) 와 상기 제 1 글로벌 입출력 라인(GIO1)의 신호를 상기 제 1 낸드 게이트 회로(ND1)로 입력 받고 상기 제 2 라인 선택 신호(L_sel2) 와 상기 제 2 글로벌 입출력 라인(GIO2)의 신호를 상기 제 2 낸드 게이트 회로(ND2)로 입력받는다. 상기 제 1 낸드 게이트 회로(ND1)와 상기 제 2 낸드 게이트 회로(ND2)에서 출력된 신호들은 상기 제 3 낸드 게이트(ND3)로 입력된다. 즉 상기 라인 연결부(120)는 상기 제 1 라인 선택 신호(L_sel1) 및 제 2 라인 선택 신호(L_sel2)를 입력 받아 각각 상기 제 1 글로벌 입출력 라인(GIO1) 및 상기 제 2 글로벌 입출력 라인(GIO2)에 인가된 신호와 낸드 연산하여 출력되는 신호들을 다시 낸드 연산하여 상기 데이터 입출력 패드(DQ)에 출력 한다. 설명된 낸드(NAND)연산의 조합을 통해 상기 제 1 글로벌 입출력 라인(GIO1) 또는 상기 제 2 글로벌 입출력 라인(GIO2) 중 하나를 선택하여 선택된 글로벌 입출력 라인에 인가된 신호를 상기 데이터 입출력 패드(DQ)로 출력하게 된다.
도 3에 제시된 반도체 메모리 장치는 도 1과 마찬가지로 상기 모드 선택 신호(Mode_sel)에 따라 동작 모드가 달라진다. 상기 모드 선택 신호(Mode_sel)가 하이(High) 레벨일 때 상기 테스트 결과 출력 모드로서 동작하고 상기 모드 선택 신호(Mode_sel)가 로우(Low) 레벨일 때 상기 노멀 모드로서 동작한다.
도 3에서 제시된 반도체 메모리 장치가 동작하기 위해 가정되어 있는 조건은 다음과 같다. 상기 제 1 뱅크(Bank)에 대한 리드 명령이 들어오면 상기 프리 라인 선택 신호(pL_sel)는 로우(Low) 레벨로 입력되고 상기 제 2 뱅크(Bank)에 대한 리드 명령이 들어오면 상기 프리 라인 선택 신호(pL_sel)는 하이(High) 레벨로 입력된다. 또한 상기 제 1 뱅크(Bank1)에 대한 리드 명령이 들어오면 상기 제 1 뱅크(Bank1)의 내부 데이터는 상기 제 1 글로벌 입출력 라인(GIO1)에 인가되고 상기 제 2 뱅크(Bank)에 대한 리드 명령이 들어오면 상기 제 2 뱅크(Bank2)의 내부 데이터는 상기 제 2 글로벌 입출력 라인(GIO2)에 인가된다. 상기 테스트 결과 출력 모드 시에는 상기 테스트 결과(Data_test)가 상기 제 2 글로벌 입출력 라인(GIO2)에 인가된다. 이 때 데이터의 충돌을 막기 위해 상기 테스트 결과 출력 모드에서는 상기 제 2 뱅크(Bank)에 대한 리드 명령은 들어오지 않는다. 상기 테스트 결과 출력 모드에서 상기 제 2 뱅크(Bank)에 대한 리드 명령이 들어오게 되면 상기 제 2 글로 벌 입출력 라인(GIO2)에 상기 테스트 결과(Data_test) 와 상기 제 2 뱅크(Bank2)의 내부 데이터가 동시에 인가되어 충돌이 일어나기 때문이다.
도 3에 제시된 반도체 메모리 장치가 상기 노멀 모드로서 동작할 경우 다음과 같이 동작한다.
상기 모드 라인 결정부(110)에는 상기 모드 선택 신호(Mode_sel) 및 상기 프리 라인 선택 신호(pL_sel)가 인가된다. 상기 모드 라인 결정부(110)의 상기 제 1 노어 게이트 회로(NR1)에 인가되는 상기 모드 선택 신호(Mode_sel)가 로우(Low) 레벨로 들어오기 때문에 노어(NOR) 연산을 통해 상기 제 1 노드(n1)에는 상기 프리 라인 선택 신호(pL_sel)의 반전된 값이 실리게 된다. 또한 이 반전된 신호는 상기 제 1 낫 게이트 회로(IV1) 및 제 2 낫 게이트 회로(IV2)를 거쳐 각각 상기 제 2 라인 선택 신호(L_sel2) 및 상기 제 1 라인 선택 신호(L_sel1)로 출력된다. 그러므로 상기 노멀 모드에서 상기 프리 라인 선택 신호(pL_sel)가 하이 레벨일 경우 상기 제 2 노드(n2)에 인가되는 상기 제 2 라인 선택 신호(L_sel2)는 하이(High) 레벨이고 상기 제 3 노드(n3)에 인가되는 상기 제 1 라인 선택 신호(L_sel1)는 로우(Low)레벨이다. 반대로 상기 프리 라인 선택 신호(pL_sel)가 로우 레벨일 경우 상기 제 2 노드(n2)에 인가되는 상기 제 2 라인 선택 신호(L_sel2)는 로우(Low) 레벨이고 상기 제 3 노드(n3)에 인가되는 상기 제 1 라인 선택 신호(L_sel1)는 하이(High)레벨이다. 상기 제 1 라인 선택 신호(L_sel1) 및 제 2 라인 선택 신호(L_sel2)는 상기 라인 연결부(120)으로 인가되게 된다.
상기 라인 연결부(120)에 입력된 상기 제 1 라인 선택 신호(L_sel1) 및 상기 제 2 라인 선택 신호(L_sel2)는 각각 상기 제 1 낸드 게이트 회로(ND1) 및 상기 제 2 낸드 게이트 회로(ND2)에 인가된다. 낸드 게이트는 연산 특성상 입력되는 하나의 신호가 로우(Low) 레벨일 경우 입력되는 나머지 신호에 상관없이 하이(High) 레벨을 출력하게 되고 입력되는 하나의 신호가 하이(High) 레벨일 경우 입력되는 나머지 신호의 반전된 레벨을 출력하게 된다. 상기 제 1 라인 선택 신호(L_sel1)와 상기 제 2 라인 선택 신호(L_sel2)는 서로 반전된 값이므로 두 신호 중 하나는 로우(Low) 레벨이고 이 신호와 낸드 연산되어 나오는 출력 신호는 하이(High) 레벨이 된다. 그리하여 상기 제 1 및 제 2 낸드 게이트 회로(ND1, ND2)에서 출력되어 상기 제 3 낸드 게이트 회로(ND3)에 입력되는 두 신호 중 하나는 하이(High) 레벨이고 나머지 하나는 상기 제 1 글로벌 입출력 라인(GIO1) 또는 상기 제 2 글로벌 입출력 라인(GIO2) 중 하나가 반전된 신호가 된다. 상기 두 신호는 상기 제 3 낸드 게이트 회로(ND3)에서 낸드 연산을 거치게 된다. 이러한 과정을 통해 상기 데이터 입출력 패드(DQ)에는 상기 제 1 글로벌 입출력 라인(GIO1) 또는 상기 제 2 글로벌 입출력 라인(GIO2) 중 하나의 신호가 출력되게 된다.
상기 모드 라인 결정부(110) 및 상기 라인 연결부(120)의 과정을 통해 상기 프리 라인 선택 신호(pL_sel)가 하이(High) 레벨일 경우 상기 제 2 글로벌 입출력 라인(GIO2)의 신호가 상기 데이터 입출력 패드(DQ)로 출력되게 되고 상기 프리 라인 선택 신호(pL_sel)가 로우(Low) 레벨일 경우 상기 제 1 글로벌 입출력 라인(GIO1)의 신호가 상기 데이터 입출력 패드(DQ)로 출력되게 된다. 즉 상기 노멀 모드에서 상기 제 1 뱅크(Bank1)에 대한 리드 명령이 들어오면 상기 경로 변경 부(100)는 상기 제 1 글로벌 입출력 라인(GIO1)을 상기 데이터 입력 패드(DQ)에 연결하여 상기 제 1 글로벌 입출력 라인(GIO1)에 인가되어 있던 상기 제 1 뱅크(Bank)의 내부 데이터가 상기 데이터 입력 패드(DQ)로 출력된다. 또한 상기 제 2 뱅크(Bank2)에 대한 리드 명령이 들어오면 상기 경로 변경부(100)는 상기 제 2 글로벌 입출력 라인(GIO2)을 상기 데이터 입력 패드(DQ)에 연결하여 상기 제 2 글로벌 입출력 라인(GIO2)에 인가되어 있던 상기 제 2 뱅크(Bank)의 내부 데이터가 상기 데이터 입력 패드(DQ)로 출력된다.
도 3에 제시된 반도체 메모리 장치가 상기 테스트 결과 출력 모드로서 동작할 경우 다음과 같이 동작한다. 위에서 가정된 것처럼 시스템 목적에 맞게 테스트되어 나온 테스트 결과(Data_test)는 상기 제 2 글로벌 입출력 라인(GIO2)에 인가되어 있다. 그리고 상기 테스트 결과(Data_test)를 출력하기 위해 상기 제 1 뱅크(Bank)에 대한 리드 명령이 들어온다.
상기 모드 라인 결정부(110)에는 상기 모드 선택 신호(Mode_sel) 및 상기 프리 라인 선택 신호(pL_sel)가 인가된다. 상기 테스트 결과 출력 모드는 상기 모드 라인 결정부(110)의 상기 제 1 노어 게이트 회로(NR1)에 인가되는 상기 모드 선택 신호(Mode_sel)가 하이(High) 레벨로 들어오는 경우이기 때문에 상기 제 1 노드(n1)에는 로우(Low)레벨의 값이 실리게 된다. 또한 이 로우(Low) 레벨 신호는 상기 제 1 낫 게이트 회로(IV1) 및 제 2 낫 게이트 회로(IV2)를 거쳐 각각 상기 제 2 노드(n2)에 인가되는 상기 제 2 라인 선택 신호(L_sel2)를 하이(High) 레벨로, 상기 제 3 노드(n3)에 인가되는 상기 제 1 라인 선택 신호(L_sel1)를 로우(Low) 레벨 로 출력된다. 상기 제 1 라인 선택 신호(L_sel1) 및 제 2 라인 선택 신호(L_sel2)는 상기 라인 연결부(120)으로 인가되게 된다.
상기 라인 연결부(120)에 입력된 상기 제 1 라인 선택 신호(L_sel1) 및 상기 제 2 라인 선택 신호(L_sel2)는 각각 상기 제 1 낸드 게이트 회로(ND1) 및 상기 제 2 낸드 게이트 회로(ND2)에 인가된다. 인가된 상기 제 2 라인 선택 신호(L_sel2)가 하이(High) 레벨, 상기 제 1 라인 선택 신호(L_sel1)가 로우(Low) 레벨이기 때문에 낸드(NAND) 연산의 조합을 통해 상기 제 2 글로벌 입출력 라인(GIO2)의 신호가 상기 데이터 입출력 패드(DQ)로 연결되게 된다.
즉 상기 테스트 결과 출력 모드에서 상기 테스트 결과(Data_test)가 상기 제 2 글로벌 입출력 라인(GIO2)에 인가되어 있고 상기 제 1 뱅크(Bank1)에 대한 리드 명령에 따라 상기 제 2 글로벌 입출력 라인(GIO2)에 인가되어 있던 테스트 결과(Data_test)가 상기 데이터 입출력 패드(DQ)로 출력 되게 된다. 위에서 설명한 것처럼 상기 테스트 결과 출력 모드에서는 상기 제 2 글로벌 입출력 라인(GIO2)에서의 데이터 충돌을 막기 위해 상기 제 2 뱅크(Bank)에 대한 리드명령은 들어오지 않는다.
본 발명에서 상기 글로벌 입출력 라인의 개수가 2개인 경우로 설명하였는데 본 발명은 테스트 결과(Data_test)를 리드 명령에 해당하지 않아 뱅크 내부 데이터가 실리지 않는 어느 글로벌 입출력 라인에 실어놓고 테스트 결과(Data_test)가 실리지 않는 다른 글로벌 입출력 라인에 대한 리드 명령을 통해 경로 변경부(100)가 상기 데이터 입출력 패드(DQ)에 상기 글로벌 입출력 라인들을 변경하여 연결함으로 써 테스트 결과(Data_test)가 출력되는 것이기 때문에 상기 글로벌 입출력 라인의 개수는 2개 이상인 반도체 메모리 장치에서도 본 발명의 기술적 사상이나 특징을 변경치 않고 적용될 수 있다. 그러므로 본 발명은 상기 글로벌 입출력 라인이 개수가 복수인 경우까지 확대 적용될 수 있다.
본 발명의 일 실시예로 제시된 도 1 및 도 3에서 상기 제 1 뱅크(Bank1)의 리드 명령을 통해 상기 테스트 결과(Data_test)를 출력하였다. 기존 기술에서는 반도체 메모리 장치의 테스트 모드 시, 어떤 목적에 의한 메모리 내부 테스트 후, 그 결과는 명령에 따라 데이터 패드로 출력 되어야 한다. 이 때 일반 리드 명령이 아닌 다른 명령을 통해 테스트 결과가 출력 되게 되는데 일반 리드명령을 하게 되면 테스트 결과가 출력되는 것이 아니라 리드 명령에 해당하는 어드레스의 반도체 메모리 장치 내부 데이터가 출력되기 때문이다. 그러므로 테스트 결과를 출력하기 위해선 테스트 결과를 출력하기 위한 추가 명령이 필요해진다. 하지만 본 발명에서는 글로벌 입출력 라인이 2개 이상으로 적용되어 일반 리드 명령 시 뱅크 내부 데이터가 실리지 않는 상기 글로벌 입출력 라인이 존재하기 때문에 일반적 리드 명령을 통해 상기 테스트 결과를 출력할 수 있다. 이처럼 본 발명을 통해 일반 리드 명령으로 테스트 결과를 출력할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개념적인 블록도,
도 2는 도 1에 도시한 경로 변경부의 더 상세한 회로도,
도 3은 도 1에 도시한 반도체 메모리 장치의 상세한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
100: 경로 변경부 110: 모드 라인 결정부
120: 라인 연결부

Claims (5)

  1. 제 1 글로벌 입출력 라인 및 제 2 글로벌 입출력 라인을 가진 반도체 메모리 장치로서, 상기 제 1 글로벌 입출력 라인 및 상기 제 2 글로벌 입출력 라인과 데이터 입출력 패드 사이에 연결된 경로 변경부를 포함하고
    상기 경로 변경부를 이용하여 노멀 모드 시 뱅크 내부 데이터를 출력하고 테스트 결과 출력 모드 시 테스트 결과를 출력하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 경로 변경부는 프리 라인 선택 신호 및 모드 선택 신호를 입력 받아 라인 선택 신호를 출력하는 모드 라인 결정부; 및
    상기 라인 선택 신호에 따라 상기 제 1 글로벌 입출력 라인 또는 상기 제 2 글로벌 입출력 라인 중 하나를 상기 데이터 입출력 패드에 연결하는 라인 연결부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 모드 라인 결정부는 상기 모드 선택 신호가 비활성화되면 상기 프리 라인 선택 신호에 응답하는 상기 라인 선택 신호를 출력하고, 상기 라인 연결부는 상기 라인 선택 신호에 따라 상기 제 1 또는 제 2 글로벌 입출력 라인 중 하나에 인가된 상기 뱅크 내부 데이터를 상기 데이터 입출력 패드로 출력하는 동작을 수행하 는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 모드 라인 결정부는 상기 모드 선택 신호가 활성화되면 상기 라인 선택 신호를 일정한 레벨로 고정시키고, 상기 라인 연결부는 상기 라인 선택 신호에 따라 상기 제 1 글로벌 입출력 라인과 상기 데이터 입출력 패드의 연결을 차단하고, 상기 제 2 글로벌 입출력 라인에 인가되는 상기 테스트 결과를 상기 데이터 입출력 패드로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 차단 및 상기 테스트 결과의 출력은 상기 제 1 글로벌 입출력 라인에 연결된 뱅크에 대한 리드 명령을 입력 받아 수행되는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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CN110751975A (zh) * 2018-07-24 2020-02-04 爱思开海力士有限公司 存储器件及其测试电路

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