KR20150124520A - 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치는 제1채널을 통해 신호를 송수신하는 제1메모리 블록; 제2채널을 통해 신호를 송수신하는 제2메모리 블록; 및 테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 제1채널 및 상기 제2채널로 인가하되, 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호는 상기 제1채널과 상기 제2채널에 서로 다른 값으로 인가하는 테스트 제어부를 포함하고, 테스트시 상기 제1메모리 블록 및 상기 제2메모리 블록 중 하나의 메모리 블록은 리드 동작을 수행하고, 나머지 메모리 블록은 라이트 동작을 수행하고, 리드 동작을 수행하는 메모리 블록에서 출력된 데이터는 라이트 동작을 수행하는 메모리 블록으로 입력할 수 있다.

Description

메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법{MEMORY DEVICE, MEMORY SYSTEM AND OPERATION METHOD FOR MEMORY DEVICE}
본 특허문헌은 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 고기능화의 요구에 따라 점차 고집적화 및 대용량화되고, 동작속도도 고속화되어 가고 있다. 반도체 메모리 장치의 고집적화에 따라 하나의 반도체 메모리 장치에 커맨드 신호, 어드레스 및 데이터 등을 독립적으로 송수신할 수 있는 채널을 갖춘 다수의 메모리 블록이 집적되고 있다.
도 1은 다수의 메모리 블록(110_0 - 110_N)을 포함하는 반도체 메모리 장치(100)의 구성도이다.
반도체 메모리 장치(100)는 다수의 메모리 블록(110_0 - 110_N)에 각각 대응하는 독립된 다수의 채널(CH_0 - CH_N)을 포함하고 있으며, 다수의 메모리 블록(110_0 - 110_N)은 다수의 채널(CH_0 - CH_N) 중 대응하는 채널을 통해, 반도체 메모리 장치 외부로부터 커맨드 신호(command signal), 어드레스(address) 등을 수신하고, 데이터(data)를 송수신할 수 있다. 참고로 다수의 채널(CH_0 - CH_N)은 각각 신호를 전달하기 위한 다수의 라인을 포함한다.
반도체 메모리 장치가 제조되고 나면, 반도체 메모리 장치가 정상적으로 동작하는지 확인하기 위해 테스트를 수행해야 한다. 테스트를 위해서는 반도체 메모리 장치에 포함된 다수의 메모리 블록(110_0 - 110_N)에 각각 신호를 인가하여, 메모리 블록들(110_0 - 110_N)을 동작시켜야 한다. 이때 외부(예를 들면 테스트 장비)로부터 테스트를 위한 신호를 각각의 메모리 블록(110_0 - 110_N)에 따로 인가하기 위해서는 반도체 메모리 장치에 포함된 다수의 채널(CH_0 - CH_N)에 대응하는 개수만큼의 신호 입출력 포트(port)를 필요로 하게 된다.
테스트 장비가 구비하는 신호 입출력 포트의 개수는 한정되어 있으므로 하나의 메모리 장치를 테스트하는데 필요로 하는 포트의 개수가 증가하면, 테스트 장비가 한번에 테스트할 수 있는 반도체 메모리 장치의 개수가 줄어들게 되고, 이는 테스트에 소요되는 시간의 증가와 함께 테스트 비용 증가를 유발한다.
본 발명의 일 실시예는 독립된 채널을 통해 신호를 입출력하는 다수의 메모리 블록을 포함하는 메모리 장치의 테스트시 필요한 포트의 개수를 감소시키는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법을 제공한다.
또한 본 발명의 일 실시예는 테스트에 필요한 포트의 개수는 최소화하면서, 다수의 메모리 블록이 서로 다른 동작을 수행하도록 하여, 다수의 메모리 블록의 신호의 입력 동작과 출력 동작을 동시에 테스트할 수 있는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 메모리 장치는 제1채널을 통해 신호를 송수신하는 제1메모리 블록; 제2채널을 통해 신호를 송수신하는 제2메모리 블록; 및 테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 제1채널 및 상기 제2채널로 인가하되, 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호는 상기 제1채널과 상기 제2채널에 서로 다른 값으로 인가하는 테스트 제어부를 포함하고, 테스트시 상기 제1메모리 블록 및 상기 제2메모리 블록 중 하나의 메모리 블록은 리드 동작을 수행하고, 나머지 메모리 블록은 라이트 동작을 수행하고, 리드 동작을 수행하는 메모리 블록에서 출력된 데이터는 라이트 동작을 수행하는 메모리 블록으로 입력할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 다수의 제1채널 중 대응하는 제1채널을 통해 신호를 송수신하는 다수의 제1메모리 블록 및 테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 다수의 제1채널로 인가하는 제1테스트 제어부를 포함하는 제1메모리 장치; 및 다수의 제2채널 중 대응하는 제2채널을 통해 신호를 송수신하고, 상기 다수의 제1메모리 블록에 각각 대응하는 다수의 제2메모리 블록 및 테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 다수의 제2채널로 인가하는 제2테스트 제어부를 포함하는 제2메모리 장치를 포함하고, 상기 제1테스트 제어부 및 상기 제2테스트 제어부는 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호를 상기 제1채널들과 상기 제2채널들에 서로 다른 값으로 인가하고, 테스트시 상기 제1메모리 블록들 및 상기 제2메모리 블록들 중 하나의 메모리 블록들은 리드 동작을 수행하고, 나머지 메모리 블록들은 라이트 동작을 수행하고, 리드 동작을 수행하는 메모리 블록들에서 출력된 데이터는 라이트 동작을 수행하는 메모리 블록들 중 대응하는 메모리 블록으로 입력될 수 있다.
제1메모리 블록 및 제2메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서, 본 발명의 일실시예에 따른 메모리 장치의 동작 방법은 제1메모리 블록 및 제2메모리 블록에 다수의 커맨드 신호를 인가하되, 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호를 서로 다른 값으로 인가하여, 상기 제1메모리 블록은 리드 동작을 수행하도록 하고, 상기 제2메모리 블록은 라이트 동작을 수행하도록 하는 단계; 상기 제1메모리 블록에서 출력된 데이터를 상기 제2메모리 블록으로 입력하는 단계; 상기 제1메모리 블록 및 상기 제2메모리 블록에 다수의 커맨드 신호를 인가하되, 상기 제1커맨드 신호를 서로 다른 값으로 인가하여, 상기 제2메모리 블록은 리드 동작을 수행하도록 하고, 상기 제1메모리 블록은 라이트 동작을 수행하도록 하는 단계; 및 상기 제2메모리 블록에서 출력된 데이터를 상기 제1메모리 블록으로 입력하는 단계를 포함할 수 있다.
본 기술은 독립된 채널을 통해 신호를 입출력하는 다수의 메모리 블록에 공통으로 테스트에 필요한 신호들을 인가함으로써 메모리 장치의 테스트시 필요한 포트의 개수를 감소시킬 수 있다.
또한 본 기술은 다수의 메모리 블록에 공통으로 테스트 신호를 인가하면서, 커맨드 신호들 중 일부 커맨드 신호를 각 메모리 블록에 서로 다르게 인가함으로써다수의 메모리 블록이 서로 다른 동작을 수행하도록 하여, 다수의 메모리 블록의 신호의 입력 동작과 출력 동작을 동시에 테스트할 수 있다.
도 1은 다수의 메모리 블록(110_0 - 110_N)을 포함하는 반도체 메모리 장치(100)의 구성도,
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 3은 제1메모리 블록(210_0)의 구성도,
도 4a 및 도 4b는 메모리 장치의 동작을 설명하기 위한 도면,
도 5는 본 발명의 일실시예에 따른 메모리 시스템의 구성도,
도 6은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 2에 도시된 바와 같이, 메모리 장치는 제1 내지 제4메모리 블록(210_0 - 210_3), 테스트 제어부(220), 테스트 채널(CH_T), 제1 내지 제4채널(CH_0 - CH_3)를 포함할 수 있다.
도 2를 참조하여 메모리 장치에 대해 설명한다.
제1 내지 제4메모리 블록(210_0 - 210_3)은 각각 제1 내지 제4채널(CH_0 - CH_3)에 대응하고, 대응하는 채널을 통해 테스트 제어부(220)에서 출력된 다수의 커맨드 신호(도 3의 CMDs), 어드레스(도 3의 ADDs) 및 테스트 데이터(T_DATA) 중 하나 이상의 신호를 전달받는다. 제1 내지 제4메모리 블록(210_0 - 210_3)은 대응하는 채널을 통해 입력받은 커맨드 신호들(CMDs)에 응답하여, 커맨드 신호들(CMDs)의 조합에 대응하는 동작을 수행한다. 예를 들어 커맨드 신호들(CMDs)의 조합이 리드 동작에 대응하는 리드 커맨드(read command)인 경우 내부에 저장된 데이터를 출력하고, 커맨드 신호들(CMDs)의 조합이 라이트 동작에 대응하는 라이트 커맨드(write command)인 경우 입력된 데이터를 저장한다.
이때 리드 동작을 수행하는 메모리 블록은 출력하는 데이터와 함께 데이터에 동기된 리드 스트로브 신호(RDQS)를 출력한다. 라이트 동작을 수행하는 메모리 블록은 입력되는 데이터와 함께 데이터에 동기된 라이트 스트로브 신호(WDQS)를 입력받는다.
참고로 다수의 커맨드 신호(CMDs)는 로우 어드레스 스트로브 신호(Row Address Strobe: RASB), 컬럼 어드레스 스트로브 신호(Column Address Strobe: CASB), 칩 선택 신호(Chip Select: CSB) 및 라이트 인에이블 신호(Write Enable: WEB)를 포함할 수 있다. 다수의 커맨드(CMDs)는 상술한 신호들 이외에도, 메모리 장치가 어떤 동작을 수행하도록 하기 위한 다른 커맨드 신호들을 포함할 수 있다.
제1 내지 제4메모리 블록(210_0 - 210_3)은 각각 제1 내지 제4데이터 송수신부(211_0 - 211_3)를 포함한다. 제1 내지 제4데이터 송수신부(211_0 - 211_3)는 각각 대응하는 메모리 블록 내부에서 리드된 데이터를 출력하거나, 대응하는 메모리 블록의 내부에 라이트할 데이터를 입력받는다.
테스트 제어부(220)는 테스트시 메모리 장치 외부로부터 입력된 다수의 커맨드 신호(EXT_CMDs), 어드레스(EXT_ADDs), 테스트 데이터(T_DATA) 및 클럭(CK)을 테스트 채널(CH_T)을 통해 입력받아, 제1 내지 제4채널(CH_0 - CH_4)에 인가한다. 이때 테스트 채널(CH_T)로 인가된 신호들(EXT_CMDs, EXT_ADDs, T_DATA, CK)은 메모리 장치에 포함된 테스트 포트(T_PORT)를 통해 외부로부터 메모리 장치로 입력된 것일 수 있다.
테스트 제어부(220)는 다수의 커맨드 신호(EXT_CMDs)를 입력받아 제1 내지 제4채널(CH_0 - CH_4)에 다수의 커맨드 신호(CMDs)를 인가하되, 다수의 커맨드 신호(CMDs) 중 라이트와 리드를 구별하는 제1커맨드 신호(WEB)는 제1 내지 제4채널(CH_0 - CH_3)에 서로 다른 값으로 인가할 수 있다. 예를 들어 테스트 제어부(220)는 제1 및 제3채널(CH_0, CH_2)에는 제1커맨드 신호(WEB)가 활성화된 값(예를 들어 '로우')을 가지도록 인가하고, 제2 및 제4채널(CH_1, CH_3)에는 제1커맨드 신호(WEB)가 비활성화된 값(예를 들어 '하이')을 가지도록 인가할 수 있다. 참고로 제1커맨드 신호(WEB)는 상술한 다수의 커맨드 신호들(RAS, CAS, CSB, WEB) 중 라이트 인에이블 신호(WEB)일 수 있다.
다수의 커맨드 신호(CMDs) 중 제1커맨드 신호(WEB)가 활성화된 경우 다수의 커맨드 신호(CMDs)의 조합은 라이트 커맨드를 나타내고, 다수의 커맨드 신호(CMDs) 중 제1커맨드 신호(WEB)가 비활성화된 경우 다수의 커맨드 신호(CMDs)의 조합은 라이트 커맨드를 나타낼 수 있다.
이하에서는 상술한 내용을 바탕으로 메모리 장치의 테스트 동작에 대해 설명한다. 메모리 장치의 테스트 동작은 제1 내지 제4메모리 블록(210_0 - 210_ 3)에 포함된 제1 내지 제4데이터 송수신부(211_0 - 211_3)가 정상적으로 동작하는지 확인하기 위한 테스트일 수 있다.
테스트시 제1메모리 블록(210_0)과 제2메모리 블록(210_1)의 데이터 송수신부(211_0, 211_1)는 서로 연결되고, 제3메모리 블록(210_2)과 제4메모리 블록(210_3)의 데이터 송수신부(211_2, 211_3)는 서로 연결될 수 있다. 따라서 제1메모리 블록(210_0) 및 제3메모리 블록(210_2)에서 출력된 데이터는 각각 제2메모리 블록(210_1) 및 제4메모리 블록(210_3)으로 입력되고, 제2메모리 블록(210_1) 및 제4메모리 블록(210_3)에서 출력된 데이터는 각각 제1메모리 블록(210_0) 및 제3메모리 블록(210_2)으로 입력된다.
테스트를 위해 제1 내지 제4메모리 블록(210_0 - 210_3)을 테스트 모드로 설정하기 위핸 다수의 커맨드 신호(EXT_CMDs) 및 어드레스(EXT_ADDs)가 테스트 채널(CH_T) 및 테스트 제어부(220)를 통해 제1 내지 제4채널(CH_0 - CH_3)로 인가된다. 제1 내지 제4메모리 블록(210_0 - 210_3)은 대응하는 채널을 통해 인가된 신호(CMDs, ADDs)에 응답하여 테스트 모드로 설정된다. 이때 테스트시 사용되는 테스트 데이터(T_DATA)가 테스트 채널(CH_T) 및 테스트 제어부(220)를 통해 제1 내지 제4채널(CH_0 - CH_3)로 인가되어 제1 내지 제4메모리 블록(210_0 - 210_3)에 저장될 수 있다. 테스트 데이터(T_DATA)는 테스트를 용이하게 수행하기 위해 특정한 패턴을 가질 수 있다.
메모리 장치가 테스트 모드로 설정된 후 외부로부터 라이트 커맨드 또는 리드 커맨드에 대응하는 다수의 커맨드 신호(EXT_CMDs)가 입력될 수 있다. 테스트 제어부(220)는 다수의 커맨드 신호(EXT_CMDs)를 입력받아 제1 내지 제4채널(CH_0 - CH_3)에 다수의 커맨드 신호(CMDs)를 인가하되, 제1커맨드 신호(WEB)는 서로 다른 값을 가지도록 제1 내지 제4채널(CH_0 - CH_3)에 인가할 수 있다.
예를 들어, 테스트 제어부(220)는 외부에서 입력된 다수의 커맨드 신호(EXT_CMDs)가 리드 커맨드를 나타내는 경우 제1 및 제3채널(CH_0, CH_2)에는 외부에서 입력된 커맨드 신호들(EXT_CMDs)과 동일한 커맨드 신호들(CMDs)을 전달하되, 제2 및 제4채널(CH_1, CH_3)에는 제1커맨드 신호(WEB)의 값만 달리하여 커맨드 신호들(CMDs)을 전달할 수 있다.
이 경우 제1 및 제3채널(CH_0, CH_2)에 전달된 커맨드 신호들(CMDs)은 리드 커맨드에 대응하므로, 제1 및 제3메모리 블록(210_0, 210_2)은 리드 동작을 수행하여 데이터(DATA) 및 리드 스트로브 신호(RDQS)를 출력한다. 제1 및 제3채널(CH_0, CH_2)가 출력하는 데이터는 테스트를 위해 제1 내지 제4메모리 블록(210_0 - 210_3)에 저장된 테스트 데이터(T_DATA)일 수 있다.
또한 제2 및 제4채널(CH_1, CH_3)에 전달된 커맨드 신호들(CMDs)은 라이트 커맨드에 대응하므로, 제2 및 제4메모리 블록(210_1, 210_3)은 각각 제1 및 제3메모리 블록(210_0, 210_2)에서 출력된 데이터(DATA) 및 리드 스트로브 신호(RDQS)를 입력받는다. 이때 제1 및 제3메모리 블록(210_0, 210_2)에서 출력된 리드 스트로브 신호(RDQS)가 제2 및 제4메모리 블록(210_1, 210_3)의 라이트 스트로브 신호(WDQS)가 된다. 제2 및 제4메모리 블록(210_1, 210_3)은 입력된 데이터와 자신에게 저장되어 있던 테스트 데이터(T_DATA)를 비교하고, 비교한 결과를 저장한다.
다음으로 외부에서 입력된 다수의 커맨드 신호(EXT_CMDs)가 라이트 커맨드를 나타내는 경우, 위와는 반대로 제1 및 제3메모리 블록(210_0, 210_2)은 라이트 동작을 수행하고, 제2 및 제4메모리 블록(210_1, 210_3)은 리드 동작을 수행한다. 이를 통해 제2 및 제4메모리 블록(210_1, 210_3)의 테스트 데이터(T_DATA)가 각각 제1 및 제3메모리 블록(210_0, 210_2)으로 입력되고, 제1 및 제3메모리 블록(210_0, 210_2)은 자신에게 저장된 테스트 데이터(T_DATA)와 입력된 테스트 데이터(T_DATA)를 비교한 결과를 저장한다.
위와 같은 과정이 완료되면 메모리 장치의 제1 내지 제4메모리 블록(210_0 - 210_3)에 저장된 테스트 데이터들의 비교결과(T_RESULT1 - T_RESULT4)를 메모리 장치 외부로 출력할 수 있다. 참고로 테스트시 메모리 블록들(210_0 - 210_3)은 클럭(CK)에 동기하여 동작할 수 있다.
비교결과(T_RESULT1 - T_RESULT4)를 참조하여 각 메모리 블록에 저장된 테스트 데이터(T_DATA)와 각 메모리 블록이 라이트 동작을 수행할 때 입력된 테스트 데이터(T_DATA)가 동일한 경우 각 메모리 블록(210_0 - 210_3)의 데이터 송신 동작과 데이터 수신 동작은 문제가 없다는 것을 나타낸다. 즉, 각 메모리 블록의 송수신부(211_0 - 211_3)가 정상적으로 동작한다는 것을 확인할 수 있다.
메모리 장치는 다수의 메모리 블록을 포함하는 경우에도 최소의 채널만으로 모든 메모리 블록을 동시에 테스트할 수 있다. 따라서 테스트 시간 및 비용을 줄일 수 있다.
도 3은 제1메모리 블록(210_0)의 구성도이다.
도 3에 도시된 바와 같이 제1메모리 블록(210_0)은 커맨드 수신부(301), 어드레스 수신부(302), 데이터 수신부(303), 데이터 송신부(304), 클럭 수신부(305), 커맨드 디코더(306), 모드 설정부(307), 내부 테스트 제어부(308), 스트로브 생성부(309), 셀 어레이 제어부(310) 및 셀 어레이(311)를 포함할 수 있다. 메모리 블록은 또한 스트로브 수신부(312), 스트로브 송신부(313) 및 데이터 비교부(314)를 포함할 수 있다. 참고로 제1데이터 송수신부(211_0)는 데이터 수신부(303) 및 데이터 송신부(304)를 포함하는 구성에 해당한다. 제1메모리 블록(210_0)의 구성들(301 - 314) 중 하나 이상의 구성은 클럭(CK)에 동기하여 동작할 수 있다.
도 3을 참조하여 메모리 블록에 대해 설명한다.
커맨드 입력부(301)는 다수의 커맨드 신호(CMDs)를 입력받고, 어드레스 입력부(302)는 어드레스(ADDs)를 입력받고, 데이터 수신부(303)는 데이터(DATA)를 입력받고, 데이터 송신부(304)는 내부의 데이터를 출력하고, 클럭 수신부(305)는 클럭(CK)을 입력받을 수 있다. 다수의 커맨드 신호(CMDs), 어드레스(ADDs) 및 데이터(DATA)는 멀티 비트의 신호들을 포함할 수 있다. 또한 스트로브 수신부(312)는 라이트 동작시 라이트할 데이터와 함께 입력되는 라이트 스트로브 신호(WDQS)를 수신하고, 스트로브 송신부(313)는 리드 동작시 스트로브 생성부(309)에서 생성된 리드 스트로브 신호(RDQS)를 리드된 데이터와 함께 출력할 수 있다.
커맨드 입력부(301)는 패드(C_PAD) 및 리시버(receiver, RX1)를 포함할 수 있다. 어드레스 입력부(301)는 패드(A_PAD) 및 리시버(RX2)를 포함할 수 있다.
데이터 수신부(303)는 패드(DQ_PAD)를 통해 데이터를 입력받고, 데이터 송신부(304)는 패드(DQ_PAD)를 통해 데이터를 출력한다. 데이터 수신부(303)는 리시버(RX3) 및 스트로브 신호(WDQS)에 응답하여 입력된 데이터를 래치하는 래치부(LAT)를 포함할 수 있다. 데이터 송신부(304)는 트랜스미터(transmitter, TX1) 및 선택부(SEL1)를 포함할 수 있다. 선택부(SEL1)는 테스트 인에이블 신호(TEST_EN)가 비활성화된 경우 셀 어레이(311)에서 출력된 데이터를 트랜스미터(TX1)로 전달하고, 테스트 인에이블 신호(TEST_EN)가 활성화된 경우 내부 테스트 제어부(308)에서 출력된 데이터를 트랜스미터(TX1)로 전달할 수 있다.
스트로브 수신부(312)는 패드들(WDQS_PAD1, WDQS_PAD2), 리시버들(RX4, RX5) 및 지연부(DELAY)를 포함하고, 테스트 인에이블 신호(TEST_EN)가 비활성화된 경우 'RX4'의 출력을 스트로브 신호(WDQS)로 전달하고, 테스트 인에이블 신호(TEST_EN)가 활성화된 경우 'RX5'의 출력을 스트로브 신호(WDQS)로 전달하는 선택부(SEL2)를 포함할 수 있다. 지연부(DELAY)는 'RX5'에서 출력된 신호를 소정의 지연값만큼 지연시킬 수 있다.
스트로브 송신부(313)는 패드(RDQS_PAD) 및 트랜스미터(transmitter, TX2)를 포함할 수 있다. 스트로브 송신부(313)는 리드 동작시 리드 스트로브 신호(RDQS)를 송신할 수 있다. 클럭 수신부(305)는 패드(CK_PAD) 및 리시버(RX6)를 포함하고, 외부에서 입력된 클럭(CK)을 입력받을 수 있다.
커맨드 디코더(306)는 커맨드 입력부(301)를 통해 입력된 다수의 커맨드 신호(CMDs)를 디코딩해 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 라이트 커맨드(WT), 리드 커맨드(RD) 및 모드 설정 커맨드(MODE)를 생성할 수 있다. 커맨드 디코더(306)는 상술한 커맨드들(ACT, PRE, WT, RD, MODE) 중 입력된 커맨드 신호들(CMDs)의 조합에 대응하는 커맨드를 활성화할 수 있다.
모드 설정부(307)는 모드 설정 커맨드(MODE)가 활성화되면 다수의 커맨드 신호들(CMDs) 및 어드레스(ADDs)에 응답하여 메모리 장치의 동작 모드를 설정할 수 있다. 모드 설정부(307)는 메모리 장치가 테스트 모드로 설정되면 테스트 인에이블 신호(TEST_EN)를 활성화하고, 메모리 장치가 테스트 모드가 아닌 경우 테스트 인에이블 신호(TEST_EN)를 비활성화할 수 있다.
모드 설정부(307)는 레이턴시(latency)를 설정할 수 있다. 레이턴시는 커맨드가 인가된 후 실제 동작이 시작되기까지의 대기 시간을 나타낼 수 있다. 예를 들어, 리드 커맨드가 메모리 블록에 인가된 후 메모리 블록의 내부에서 리드된 데이터가 데이터 송신부(405)를 통해 메모리 블록 외부로 출력되기 시작하는 시점까지의 대기시간을 리드 레이턴시(read latency)라 하고, 라이트 커맨드가 메모리 블록에 인가된 후 메모리 블록의 내부에 라이트될 데이터가 데이터 수신부(404)를 통해 메모리 블록 내부로 입력되기 시작하는 시점까지의 대기시간을 라이트 레이턴시(write latency)라고 한다. 모드 설정부(307)는 설정된 리드 레이턴시 및 라이트 레이턴시에 관한 정보(RL, WL)를 출력할 수 있다.
내부 테스트 제어부(308)는 테스트 제어부(220)로부터 전송된 테스트 데이터(T_DATA)를 저장하고, 테스트 인에이블 신호(TEST_EN)가 활성화된 상태에서 리드 커맨드(RD)가 입력되면 저장된 데이터를 출력(DATA_OUT1)할 수 있다. 또한 테스트 인에이블 신호(TEST_EN)가 활성화된 상태에서 라이트 커맨드(WT)가 입력되면 저장된 데이터를 출력(DATA_OUT2)하고, 출력한 데이터(DATA_OUT2)와 입력된 데이터(DATA)를 비교한 결과(T_RESULT)를 저장할 수 있다. 테스트가 완료되면 저장된 비교 결과(T_RESULT)를 메모리 장치 외부로 출력할 수 있다. 비교 결과(T_RESULT)는 데이터 송신부(304) 또는 별로로 구비된 신호 송신부(도 3에 미도시 됨)를 통해 메모리 장치(도 2)의 외부로 출력될 수 있다.
데이터 비교부(314)는 테스트 모드에서 라이트 동작시 데이터 수신부(303)를 통해 입력된 데이터(DATA)와 내부 테스트 제어부(308)에서 출력된 데이터(DATA_OUT2)를 비교하여, 비교한 결과(T_RESULT)를 생성하고 이를 내부 테스트 제어부(308)로 출력한다.
스트로브 생성부(309)는 리드 커맨드(RD)가 활성화되면, 리드 레이턴시(RL)에 대응하는 시간이 지난 후에 리드 스트로브 신호(RDQS)를 활성화한다. 리드 스트로브 신호(RDQS)는 스트로부 송신부(312)를 통해 메모리 블록 외부로 출력된다.
셀 어레이(309)는 다수의 워드라인, 다수의 비트라인 및 이들 사이에 연결된 다수의 메모리 셀을 포함한다. 셀 어레이(309)의 구조는 널리 알려져 있으므로 자세한 도시는 생략한다.
셀 어레이 제어부(310)는 커맨드들(ACT, PRE, RD, WT)에 응답하여 셀 어레이(309)에 데이터를 라이트하거나 셀 어레이(309)에 저장된 데이터를 리드 한다. 셀 어레이 제어부(310)는 액티브 커맨드(ACT)에 응답하여 어드레스(ADDs, 로우 어드레스)에 대응하는 워드라인을 액티브한다. 또한 리드 커맨드(RD)에 응답하여 어드레스(ADDs, 컬럼 어드레스)에 대응하는 비트라인의 데이터를 출력하고, 라이트 커맨드(WT)에 응답하여 어드레스(ADDs, 컬럼 어드레스)에 대응하는 비트라인에 라이트할 데이터를 전달한다. 또한 셀 어레이 제어부(310)는 프리차지 커맨드(PRE)에 응답하여 액티브된 워드라인을 프리차지한다.
상술한 내용을 바탕으로 제1메모리 블록(210_0)의 테스트 동작에 대해 설명한다.
메모리 블록이 테스트 모드로 설정되기 전 또는 후에 내부 테스트 제어부(308)에 테스트 데이터(T_DATA)가 저장된다. 테스트 데이터(T_DATA)는 데이터 수신부(303) 또는 메모리 블록에 구비된 별도의 신호 수신부(도 3에 미도시 됨)를 통해 내부 테스트 제어부(308)로 전달될 수 있다.
메모리 블록을 테스트 모드로 설정하기 위해 모드 설정 커맨드(MODE)가 활성화되고, 커맨드 신호(CMDs) 및 어드레스(ADDs)의 조합에 의해 메모리 블록이 테스트 모드로 설정된다. 메모리 블록이 테스트 모드로 설정되면 모드 설정부(307)는 테스트 인에이블 신호(TEST_EN)를 활성화한다.
모드 설정 커맨드(MODE)가 활성화된 상태에서 메모리 블록의 커맨드 신호(CMDs) 및 어드레스(ADDs)의 조합에 의해 리드 레이턴시 및 라이트 레이턴시 또한 설정될 수 있다. 이때 메모리 블록의 테스트를 위해 리드 레이턴시와 라이트 레이턴시는 동일한 값을 가지도록 설정될 수 있다. 리드 레이턴시 및 라이트 레이턴시가 설정되면 모드 설정부(307)는 리드 레이턴시(RL)와 라이트 레이턴시(WL)를 출력할 수 있다.
모드 설정이 완료된 후, 리드 커맨드(RD)가 활성화되면, 내부 테스트 제어부(308)에서 테스트 데이터(T_DATA)가 출력(DATA_OUT1)된다. 제1선택부(307)는 테스트 인에이블 신호(TEST_EN)에 응답하여 테스트 데이터(T_DATA)를 'TX1'으로 출력한다. 리드 커맨드(RD)가 활성화된 시점부터 설정된 리드 레이턴시가 지난 후에 테스트 데이터(T_DATA)가 'DQ_PAD'를 통해 출력되기 시작한다. 스트로브 생성부(309)는 리드 커맨드(RD)가 활성화된 후 리드 레이턴시가 지난 시점부터 리드 스트로브 신호(RDQS)를 활성화하며, 리드 스트로브 신호(RDQS)는 스트로브 송신부(313)를 통해 출력된다.
리드 동작이 완료된 후 소정의 시간이 지나면 라이트 커맨드(WT)가 활성화되고, 라이트 커맨드(WT)가 활성화된 시점으로부터 라이트 레이턴시가 지난 시점에 테스트 데이터(T_DATA)가 데이터 수신부(303)를 통해 입력된다. 이때 'WDQS_PAD2'를 통해 라이트 스트로브 신호(WDQS)가 함께 입력된다. 제2선택부(SEL2)는 테스트 인에이블 신호(TEST_EN)에 응답하여 'RX5'에서 출력되어 지연부(DELAY)에 의해 지연된 스트로브 신호를 선택하여 출력한다. 도 2의 설명에서 상술한 바와 같이, 제1메모리 블록(210_0)이 제2메모리 블록(210_1)에서 출력된 데이터를 저장하는 경우, 'WDQS_PAD2'로 입력되는 스트로브 신호는 제2메모리 블록(210_1)의 'RDQS_PAD'를 통해 출력된 스트로브 신호일 수 있다. 래치부(LAT)는 라이트 스트로브 신호(WDQS)에 응답하여 입력된 데이터를 래치한다.
비교부(313)는 입력된 테스트 데이터(T_DATA)와 메모리 블록에서 출력(DATA_OUT2)된 데이터를 비교하여 그 결과(T_RESULT)를 출력하며, 내부 테스트 제어부(308)는 비교 결과(T_RESULT)를 저장한다. 테스트가 완료된 후 내부 테스트 제어부(308)에 저장된 비교 결과(T_RESULT)는 메모리 장치의 외부로 출력될 수 있다. 참고로 제1메모리 블록(210_0)과 제2메모리 블록(210_1)에 동일한 테스트 데이터(T_DATA)가 저장된 경우, 비교 결과(T_RESULT)를 참조하여 제1메모리 블록(210_0)의 데이터 수신부(303) 및 데이터 송신부(304)가 정상적으로 동작하는지 확인할 수 있다.
참고로 테스트 인에이블 신호(TEST_EN)가 비활성화된 경우 메모리 블록은 노멀 동작(액티브 동작, 프리차지 동작, 리드 동작, 라이트 동작)을 수행한다. 메모리 블록이 노멀 동작을 수행하는 경우 제1선택부(SEL1)는 셀 어레이(311)에서 출력된 데이터를 선택하고, 제2선택부(SEL2)는 'WDQS_PAD1'을 통해 입력된 신호를 선택한다. 액티브 동작시 셀 어레이 제어부(310)는 어드레스(ADDs)에 대응하는 워드라인을 액티브한다. 리드 동작시 셀 어레이 제어부(310)에 의해 셀 어레이(311)에서 데이터가 출력되고, 출력된 데이터는 데이터 송신부(304)를 통해 메모리 블록 외부로 출력된다. 라이트 동작시 데이터 수신부(303)로 입력된 데이터는 'WDQS_PAD1'를 통해 입력된 라이트 스트로브 신호(WDQS)에 응답하여 래치부(LAT)에 래치되며, 셀 어레이 제어부(310)에 의해 셀 어레이(311)에 라이트된다. 프리차지 동작시 액티브된 워드라인은 셀 어레이 제어부(310)에 의해 프리차지된다.
도 2의 제2 내지 제4메모리 블록(210_1 - 210_3)도 상술한 제1메모리 블록(210_0)과 동일한 구성을 가진다. 테스트시, 제1메모리 블록(210_0)이 리드 동작을 수행할 때 제3메모리 블록(210_2)은 함께 리드 동작을 수행하고, 제2 및 제4메모리 블록(210_1, 210_3)은 라이트 동작을 수행할 수 있다. 반대로 제1메모리 블록(210_0)이 라이트 동작을 수행할 때 제3메모리 블록(210_2)은 함께 리드 동작을 수행하고, 제2 및 제4메모리 블록(210_1, 210_3)은 라이트 동작을 수행할 수 있다. 각 메모리 블록의 모드 설정 동작, 리드 동작, 라이트 동작은 상술한 바와 동일하다.
도 4a 및 도 4b는 메모리 장치의 동작을 설명하기 위한 도면이다.
도 4a는 제1메모리 블록(210_0)과 제2메모리 블록(210_1)에 신호가 인가되는 모습 및 제1메모리 블록(210_0)과 제2메모리 블록(210_1)이 어떻게 연결되는지 나타내는 도면이다. 도 4b는 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 4a에 도시된 바와 같이, 제1 및 제2메모리 블록(210_0, 210_1)에는 각각 다수의 커맨드 신호(CMDs_1, CMDs_2)가 인가되고, 제1 및 제2메모리 블록(210_0, 210_1)의 데이터 패드(DQ_PAD, DQ_PAD)는 서로 연결되고, 제1메모리 블록(210_0)의 'RDQS_PAD'와 제2메모리 블록(210_1)의 'WDQS_PAD2'와 연결되고, 제2메모리 블록(210_1)의 'RDQS_PAD'와 제1메모리 블록(210_0)의 'WDQS_PAD2'와 연결된다.
도 4b에서는 제1메모리 블록(210_0) 및 제2메모리 블록(210_1)에 입출력되는 커맨드 및 데이터의 파형을 중심으로 메모리 장치의 동작에 대해 설명한다.
'CK1'은 제1메모리 블록(210_0)이 동기하여 동작하는 클럭신호를 나타내고, 'CK2'은 제2메모리 블록(210_0)이 동기하여 동작하는 클럭신호를 나타낸다. 'TEST_EN1'는 제1메모리 블록(210_0)의 테스트 인에이블 신호(TEST_EN)를 나타내고, 'TEST_EN2'는 제2메모리 블록(210_1)의 테스트 인에이블 신호(TEST_EN)를 나타낸다.
'CMDs_1'는 제1메모리 블록(210_0)에 인가되는 커맨드 신호들을 나타내고, 'CMDs_2'는 제2메모리 블록(210_1)에 인가되는 커맨드 신호들을 나타낸다. 'RDQS1'는 제1메모리 블록(210_0)의 'RDQS_PAD'를 통해 출력되는 신호이고, 'RDQS2'는 제2메모리 블록(210_1)의 'RDQS_PAD'를 통해 출력되는 신호이다. 'WDQS1'는 제1메모리 블록(210_0)의 'WDQS'(제2선택부(SEL2)의 출력임)를 나타내고, 'WDQS2'는 제2메모리 블록(210_1)의 'WDQS'를 나타낸다.
'DATA1'는 제1메모리 블록(210_0)의 'DQ_PAD'를 통해 입출력되는 데이터를 나타내고, 'DATA2'는 제2메모리 블록(210_1)의 'DQ_PAD'를 통해 입출력되는 데이터를 나타낸다. 'T_DATA1'는 제1메모리 블록(210_0)에 저장된 테스트 데이터(T_DATA)를 나타내고, 'T_DATA2'는 제2메모리 블록(210_1)에 저장된 테스트 데이터(T_DATA)를 나타낸다.
제1 및 제2메모리 블록(210_0, 210_1)이 모두 테스트 모드로 설정되면 테스트 인에이블 신호(TEST_EN1, TEST_EN2)가 활성화된다. 테스트 모드에서 제1메모리 블록(210_0)에는 리드 커맨드(RD)인가되고, 동시에 제2메모리 블록(210_1)에는 라이트 커맨드(WT)가 인가된다. 제1메모리 블록(210_0)은 리드 커맨드(RD)가 인가된 시점부터 리드 레이턴시(RL)가 지난 시점에 제1리드 스트로브 신호(RDQS1)와 테스트 데이터(T_DATA1)를 출력한다.
제2메모리 블록(210_1)은 라이트 커맨드(WT)가 인가된 시점부터 라이트 레이턴시(WL)가 지난 시점에 테스트 데이터(T_DATA1)를 제2라이트 스트로브 신호(WDQS2)에 기하여 입력받고, 입력받은 데이터(T_DATA1)와 저장된 테스트 데이터(T_DATA2)와 비교하고, 비교 결과를 저장한다. 여기서 제1메모리 블록(210_0)의 리드 레이턴시와 제2메모리 블록(210_1)의 라이트 레이턴시가 동일하게 설정되므로, 제2메모리 블록(210_1)은 제1리드 스트로브 신호(RDQS1)를 라이트 스트로브 신호(WDQS2)로 입력받아 사용할 수 있다.
다만 리드 스트로브 신호의 경우 메모리 블록에서 출력되는 데이터와 동일한 위상을 가지지만, 라이트 스트로브 신호의 경우 메모리 블록으로 입력되는 데이터와 0.25 * tCK(1 * tCK는 클럭(CK)의 1주기에 해당함)의 위상차이가 나야할 수 있다. 이때 제1리드 스트로브 신호(RDQS1)는 데이터(DATA1)와 동일한 위상을 가지므로 제2메모리 블록(210_2)의 내부에서 상술한 지연부(DELAY)를 이용하여 제1리드 스트로브 신호(RDQS1)를 0.25 * tCK만큼 지연시켜 제2라이트 스트로브 신호(WDQS2)를 생성할 수 있다. 이는 제2메모리 블록(210_1)의 데이터를 제1메모리 블록(210_0)으로 전송하는 경우에도 마찬가지로 적용될 수 있다. 지연부(DELAY)의 지연값은 설계에 따라 달라질 수 있다.
위 동작이 완료되면, 다음으로 제1메모리 블록(210_0)에는 라이트 커맨드(WT)인가되고, 동시에 제2메모리 블록(210_1)에는 리드 커맨드(RD)가 인가되고, 위와 유사한 과정을 거쳐 제2메모리 블록(210_1)의 테스트 데이터(T_DATA2)가 제1메모리 블록(210_0)으로 전송되고, 제1메모리 블록(210_0)의 내부에서는 입력된 데이터(T_DATA2)와 저장된 테스트 데이터(T_DATA1)를 비교한 결과를 저장한다.
도 5는 본 발명의 일실시예에 따른 메모리 시스템의 구성도이다.
도 5에 도시된 바와 같이, 메모리 시스템은 제1메모리 장치(510) 및 제2메모리 장치(520)를 포함할 수 있다. 제1메모리 장치(510)는 다수의 제1메모리 블록(511_0 - 511_N), 제1테스트 제어부(512) 및 다수의 제1채널(CH0_0 - CH0_N)을 포함할 수 있다. 제2메모리 장치(520)는 다수의 제2메모리 블록(521_0 - 521_N), 제2테스트 제어부(522) 및 다수의 제1채널(CH1_0 - CH1_N)을 포함할 수 있다.
도 5를 참조하여 메모리 시스템에 대해 설명한다.
도 2의 메모리 장치의 경우 동일한 메모리 장치에 포함된 메모리 블럭들 사이에 데이터를 입출력하여 테스트를 수행하였다면, 도 5의 메모리 시스템은 서로 다른 메모리 장치에 포함된 메모리 블럭들 사이에 데이터를 입출력하여 테스트를 수행할 수 있다.
제1 및 제2메모리 장치(510 및 520)는 도 2의 메모리 장치와 동일한 메모리 장치일 수 있다. 다만 다수의 제1메모리 블록(511_0 - 511_N) 및 다수의 제2메모리 블록((521_0 - 521_N)은 서로 대응하고, 테스트시 제1 및 제2테스트 제어부(512, 512)은 서로 대응하는 제1메모리 블록 및 제2메모리 블록은 서로 다른 동작을 하도록 제어할 수 있다.
예를 들어, 테스트시 제1테스트 제어부(512)가 다수의 제1메모리 블록(511_0 - 511_N)이 리드 동작을 수행하도록 제어하면, 동시에 제2테스트 제어부(522)는 다수의 제2메모리 블록(521_0 - 521_N)이 라이트 동작을 수행하도록 제어할 수 있다. 반대로 테스트시 제1테스트 제어부(512)가 다수의 제1메모리 블록(511_0 - 511_N)이 라이트 동작을 수행하도록 제어하면, 동시에 제2테스트 제어부(522)는 다수의 제2메모리 블록(521_0 - 521_N)이 리드 동작을 수행하도록 제어할 수 있다.
또한 테스트시 제1테스트 제어부(512)가 다수의 제1메모리 블록(511_0 - 511_N) 중 홀수번째 제1메모리 블록들(511_0, 511_2, ...)이 리드 동작을 수행하도록 제어하고, 짝수번째 제1메모리 블록들(511_1, 511_3, ...)이 라이트 동작을 수행하도록 제어하는 경우 제2테스트 제어부(522)는 다수의 제2메모리 블록(521_0 - 521_N) 중 홀수번째 제2메모리 블록들(521_0, 521_2, ...)이 라이트 동작을 수행하도록 제어하고, 홀수번째 제2메모리 블록들(521_1, 521_3, ...)이 리드 동작을 수행하도록 제어할 수 있다. 이외에도 다양한 방법으로 서로 대응하는 제1 및 제2메모리 블록이 서로 다른 동작을 수행하도록 하여 테스트를 진행할 수 있다.
각 메모리 블록들(511_0 - 511_N, 521_0 - 521_N)의 세부적인 구성 및 동작은 도 2 내지 도 4의 설명에서 상술한 바와 동일하다. 테스트가 완료되면 제1메모리 장치(510) 및 제2메모리 장치(520)의 각 메모리 블록(511_0 - 511_N, 521_0 - 521_N)으로부터 데이터를 비교한 결과(T_RESULT0_0 - T_RESULT0_N, T_RESULT1_0 - T_RESULT1_N)를 출력하여 각 메모리 블록들의 데이터 송수신부(도 2의 메모리 장치의 데이터 송수신부(211_0 - 211_3))에 대응함)가 정상적으로 동작하는지 판단할 수 있다.
메모리 시스템는 각 메모리 장치가 다수의 메모리 블록을 포함하는 경우에도 최소의 채널만으로 모든 메모리 블록을 동시에 테스트할 수 있다. 따라서 테스트 시간 및 비용을 줄일 수 있다.
도 6은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 6에 도시된 메모리 장치의 동작 방법은 2이상의 메모리 블록을 포함하는 메모리에서 사용될 수 있다.
도 2 및 도 6을 참조하여 메모리 장치의 동작 방법에 대해 설명한다.
메모리 장치는 제1메모리 블록(210_0) 및 제2메모리 블록(210_1) 및 각 메모리 블록에 다수의 커맨드 신호(CMDs)를 전송하기 위한 채널(CH_0, CH_1)을 포함할 수 있다. 제1메모리 블록(210_0)의 데이터 송수신부(211_0)와 제2메모리 블록(210_1)의 데이터 송수신부(211_1)는 서로 연결될 수 있다.
테스트를 위해 제1 및 제2메모리 블록(210_0, 210_1)은 테스트 모드로 설정될 수 있다(테스트 모드 설정 단계(S610)라 함). 테스트 모드가 설정된 후 제1메모리 블록(210_0) 및 제2메모리 블록(210_1)에는 다수의 커맨드 신호(CMDs)가 인가되며, 다수의 커맨드 신호(CMDs) 중 라이트와 리드를 구별하는 제1커맨드 신호(WEB)를 서로 다른 값으로 인가될 수 있다(제1커맨드 신호 단계(S620)라 함).
이때 제1메모리 블록(210_0)으로 인가되는 제1커맨드 신호(WEB)는 비활성화되고, 제2메모리 블록(210_1)으로 인가되는 제2커맨드 신호(WEB)는 활성화될 수 있다. 따라서 제1메모리 블록(210_0)은 리드 동작을 수행하고, 제2메모리 블록(210_1)은 라이트 동작을 수행한다(제1리드/라이트 수행단계(S630)라 함). 제1메모리 블록(210_0)에서 리드된 데이터는 제2메모리 블록(210_1)으로 입력되고, 제2메모리 블록(210_1) 내부에서는 입력된 데이터와 자신에게 저장된 테스트 데이터를 비교하여, 그 결과가 저장될 수 있다.
다음으로 제1 및 제2메모리 블록(210_0, 210_1)으로 다수의 커맨드 신호(CMDs)를 인가하되, 제1메모리 블록(210_0)으로 인가되는 제1커맨드 신호(WEB)는 활성화되고, 제2메모리 블록(210_1)으로 인가되는 제2커맨드 신호(WEB)는 비활성화될 수 있다(제2커맨드 신호 단계(S640)라 함). 따라서 제1메모리 블록(210_0)은 라이트 동작을 수행하고, 제2메모리 블록(210_1)은 리드 동작을 수행한다(제2리드/라이트 수행단계(S650)라 함). 제2메모리 블록(210_1)에서 리드된 데이터는 제1메모리 블록(210_0)으로 입력되고, 제1메모리 블록(210_0) 내부에서는 입력된 데이터와 자신에게 저장된 테스트 데이터를 비교하여, 그 결과가 저장될 수 있다.
이때 제1 및 제2메모리 블록(210_0, 210_1) 중 리드 동작을 수행하는 메모리 블록은 제1스트로브 신호(RDQS)에 동기하여 테스트 데이터를 출력하고, 제1 및 제2메모리 블록(210_0 - 210_1) 중 라이트 동작을 수행하는 메모리 블록은 제1스트로브 신호(RDQS)를 소정의 지연값만큼 지연시킨 제2스트로브 신호(WDQS)에 동기하여 테스트 데이터를 입력받을 수 있다.
테스트가 완료되면 제1및 제2메모리 블록(210_0, 210_1)은 입력된 데이터와 자신에게 저장된 테스트 데이터를 비교한 결과(T_RESULT1, T_RESULT2)를 출력할 수 있다(테스트 결과 출력 단계(S660)라 함).
메모리 장치의 동작 방법은 다수의 메모리 블록을 포함하는 경우에도 최소의 채널만으로 모든 메모리 블록을 동시에 테스트할 수 있다. 따라서 테스트 시간 및 비용을 줄일 수 있다.
간략한 도시를 위해 다수의 신호가 입출력되는 패드, 리시버, 트랜스미터, 신호 라인들을 1개로 도시하였으나, 1개로 도시된 패드, 리시버, 트랜스미터, 신호 라인 등은 실제로는 다수의 패드, 리시버, 트랜스미터, 신호 라인을 포함하는 것일 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (19)

  1. 제1채널을 통해 신호를 송수신하는 제1메모리 블록;
    제2채널을 통해 신호를 송수신하는 제2메모리 블록; 및
    테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 제1채널 및 상기 제2채널로 인가하되, 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호는 상기 제1채널과 상기 제2채널에 서로 다른 값으로 인가하는 테스트 제어부를 포함하고,
    테스트시 상기 제1메모리 블록 및 상기 제2메모리 블록 중 하나의 메모리 블록은 리드 동작을 수행하고, 나머지 메모리 블록은 라이트 동작을 수행하고, 리드 동작을 수행하는 메모리 블록에서 출력된 데이터는 라이트 동작을 수행하는 메모리 블록으로 입력되는 메모리 장치.
  2. 제 1항에 있어서,
    상기 다수의 커맨드 신호는
    로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 및 라이트 인에이블 신호를 포함하고, 상기 제1커맨드 신호는 상기 라이트 인에이블 신호인 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1메모리 블록 및 제2메모리 블록은
    다수의 메모리 셀을 포함하는 셀 어레이;
    상기 메모리 블록의 외부에서 데이터를 입력받는 데이터 수신부;
    상기 셀 어레이의 데이터를 출력하되, 테스트시 테스트 데이터를 출력하는 데이터 송신부; 및
    테스트시 상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 리드 동작에 대응하면 테스트 데이터를 상기 데이터 송신부를 통해 출력하고, 상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 라이트 동작에 대응하면 상기 데이터 수신부를 통해 입력된 데이터와 상기 테스트 데이터를 비교한 결과를 저장하는 내부 테스트 제어부
    를 포함하는 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록은
    상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 리드 동작에 대응하면, 제1스트로브 신호를 생성하고 상기 제1스트로브 신호에 동기하여 상기 테스트 데이터를 출력하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록은
    상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 라이트 동작에 대응하면, 제2스트로브 신호에 동기하여 상기 테스트 데이터를 입력받되, 상기 제2스트로브 신호는 상기 제1스트로브 신호를 소정의 지연값만큼 지연하여 생성된 스트로브 신호인 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1스트로브 신호는
    리드 동작에 대응하는 상기 다수의 커맨드 신호가 인가된 시점부터 제1레이턴시만큼 지난 시점에 활성화되고,
    상기 제2스트로브 신호는
    라이트 동작에 대응하는 상기 다수의 커맨드 신호가 인가된 시점부터 제2레이턴시만큼 지난 시점에 활성화되고,
    상기 제1레이턴시와 상기 제2레이턴시는 동일한 값으로 설정되는 메모리 장치.
  7. 제 1항에 있어서,
    제3채널을 통해 신호를 송수신하는 제1메모리 블록; 및
    제4채널을 통해 신호를 송수신하는 제2메모리 블록를 더 포함하고,
    상기 테스트 제어부는 테스트시 상기 다수의 커맨드 신호를 상기 제3채널 및 상기 제4채널로 인가하되, 상기 제1커맨드 신호는 상기 제3채널과 상기 제4채널에 서로 다른 값으로 인가하고,
    테스트시 상기 제3메모리 블록 및 상기 제4메모리 블록 중 하나의 메모리 블록은 리드 동작을 수행하고, 나머지 메모리 블록은 라이트 동작을 수행하고, 리드 동작을 수행하는 메모리 블록에서 출력된 데이터가 라이트 동작을 수행하는 메모리 블록으로 입력되는 메모리 장치.
  8. 제 3항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록 중 이전에 리드 동작을 수행한 메모리 블록은 라이트 동작을 수행하고, 이전에 라이트 동작을 수행한 메모리 블록들은 리드 동작을 수행하고,
    상기 제1메모리 블록 및 상기 제2메모리 블록이 모두 리드 및 라이트 동작을 수행한 경우, 상기 제1메모리 블록 및 상기 제2메모리 블록의 내부 테스트 제어부에 저장된 값을 외부로 출력하는 메모리 장치.
  9. 다수의 제1채널 중 대응하는 제1채널을 통해 신호를 송수신하는 다수의 제1메모리 블록 및 테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 다수의 제1채널로 인가하는 제1테스트 제어부를 포함하는 제1메모리 장치; 및
    다수의 제2채널 중 대응하는 제2채널을 통해 신호를 송수신하고, 상기 다수의 제1메모리 블록에 각각 대응하는 다수의 제2메모리 블록 및 테스트시 외부에서 입력된 다수의 커맨드 신호를 상기 다수의 제2채널로 인가하는 제2테스트 제어부를 포함하는 제2메모리 장치를 포함하고,
    상기 제1테스트 제어부 및 상기 제2테스트 제어부는 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호를 상기 제1채널들과 상기 제2채널들에 서로 다른 값으로 인가하고, 테스트시 상기 제1메모리 블록들 및 상기 제2메모리 블록들 중 하나의 메모리 블록들은 리드 동작을 수행하고, 나머지 메모리 블록들은 라이트 동작을 수행하고, 리드 동작을 수행하는 메모리 블록들에서 출력된 데이터는 라이트 동작을 수행하는 메모리 블록들 중 대응하는 메모리 블록으로 입력되는 메모리 시스템.
  10. 제 9항에 있어서,
    상기 다수의 커맨드 신호는
    로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 및 라이트 인에이블 신호를 포함하고, 상기 제1커맨드 신호는 상기 라이트 인에이블 신호인 메모리 시스템.
  11. 제 9항에 있어서,
    상기 제1메모리 블록들 및 제2메모리 블록들은
    다수의 메모리 셀을 포함하는 셀 어레이;
    상기 메모리 블록의 외부에서 데이터를 입력받는 데이터 수신부;
    상기 셀 어레이의 데이터를 출력하되, 테스트시 테스트 데이터를 출력하는 데이터 송신부; 및
    테스트시 상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 리드 동작에 대응하면 상기 테스트 데이터를 상기 데이터 송신부를 통해 출력하고, 상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 라이트 동작에 대응하면 상기 데이터 수신부를 통해 입력된 데이터와 상기 테스트 데이터를 비교한 결과를 저장하는 내부 테스트 제어부
    를 포함하는 메모리 시스템.
  12. 제 11항에 있어서,
    상기 제1메모리 블록들 및 상기 제2메모리 블록들은
    상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 리드 동작에 대응하면, 제1스트로브 신호를 생성하고 상기 제1스트로브 신호에 동기하여 상기 테스트 데이터를 출력하는 메모리 시스템.
  13. 제 12항에 있어서,
    상기 제1메모리 블록들 및 상기 제2메모리 블록들은
    상기 채널로 전달된 상기 다수의 커맨드 신호의 조합이 라이트 동작에 대응하면, 제2스트로브 신호에 동기하여 상기 테스트 데이터를 입력받되, 상기 제2스트로브 신호는 상기 제1스트로브 신호를 소정의 지연값만큼 지연하여 생성된 스트로브 신호인 메모리 시스템.
  14. 제 13항에 있어서,
    상기 제1스트로브 신호는
    리드 동작에 대응하는 상기 다수의 커맨드 신호가 인가된 시점부터 제1레이턴시만큼 지난 시점에 활성화되고,
    상기 제2스트로브 신호는
    라이트 동작에 대응하는 상기 다수의 커맨드 신호가 인가된 시점부터 제2레이턴시만큼 지난 시점에 활성화되고,
    상기 제1레이턴시와 상기 제2레이턴시는 동일한 값으로 설정되는 메모리 시스템.
  15. 제1메모리 블록 및 제2메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
    제1메모리 블록 및 제2메모리 블록에 다수의 커맨드 신호를 인가하되, 상기 다수의 커맨드 신호 중 라이트와 리드를 구별하는 제1커맨드 신호를 서로 다른 값으로 인가하여, 상기 제1메모리 블록은 리드 동작을 수행하도록 하고, 상기 제2메모리 블록은 라이트 동작을 수행하도록 하는 단계;
    상기 제1메모리 블록에서 출력된 데이터를 상기 제2메모리 블록으로 입력하는 단계;
    상기 제1메모리 블록 및 상기 제2메모리 블록에 다수의 커맨드 신호를 인가하되, 상기 제1커맨드 신호를 서로 다른 값으로 인가하여, 상기 제2메모리 블록은 리드 동작을 수행하도록 하고, 상기 제1메모리 블록은 라이트 동작을 수행하도록 하는 단계; 및
    상기 제2메모리 블록에서 출력된 데이터를 상기 제1메모리 블록으로 입력하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  16. 제 15항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록 중 리드 동작을 수행하는 메모리 블록은 테스트 데이터를 출력하고,
    상기 제1메모리 블록 및 상기 제2메모리 블록 중 라이트 동작을 수행하는 메모리 블록은 입력된 데이터와 자신에게 저장된 테스트 데이터를 비교한 결과를 저장하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록 중 리드 동작을 수행하는 메모리 블록은 제1스트로브 신호에 동기하여 상기 테스트 데이터를 출력하고,
    상기 제1메모리 블록 및 상기 제2메모리 블록 중 라이트 동작을 수행하는 메모리 블록은 상기 제1스트로브 신호를 소정의 지연값만큼 지연시킨 제2스트로브 신호에 동기하여 상기 테스트 데이터를 입력받는 메모리 장치의 동작 방법.
  18. 제 16항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록은
    상기 입력된 데이터와 상기 자신에게 저장된 테스트 데이터를 비교한 결과를 출력하는 메모리 장치의 동작 방법.
  19. 제 15항에 있어서,
    상기 제1메모리 블록 및 상기 제2메모리 블록은
    상기 메모리 블록의 외부에서 데이터를 입력받는 데이터 수신부; 및
    상기 메모리 블록의 내부의 데이터를 출력하는 데이터 송신부를 포함하고, 리드 동작시 상기 데이터 송신부를 통해 데이터를 출력하고, 라이트 동작시 상기 데이터 수신부를 통해 데이터를 입력받는 메모리 장치의 동작 방법.
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